JPS5842544B2 - メモリ−カ−ドのブロック選択装置 - Google Patents
メモリ−カ−ドのブロック選択装置Info
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- JPS5842544B2 JPS5842544B2 JP14887776A JP14887776A JPS5842544B2 JP S5842544 B2 JPS5842544 B2 JP S5842544B2 JP 14887776 A JP14887776 A JP 14887776A JP 14887776 A JP14887776 A JP 14887776A JP S5842544 B2 JPS5842544 B2 JP S5842544B2
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- Japan
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- memory
- block
- board
- memory block
- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はICメモリー等のメモリーをnKバイト毎にブ
ロック構成し、一枚の基板に数ブロツク構成できるもの
となしてブロック毎にメモリー領域を増加できるメモリ
ーカードに関するものである。
ロック構成し、一枚の基板に数ブロツク構成できるもの
となしてブロック毎にメモリー領域を増加できるメモリ
ーカードに関するものである。
特に、本発明はこのメモリーカードに関して、メモリー
ブロックの増加を制約なしにある程度自由に行い得るも
のとしたところに特徴がある。
ブロックの増加を制約なしにある程度自由に行い得るも
のとしたところに特徴がある。
それは、メモリーカードを構成する基板にメモリーブロ
ックの状態を示す回路を装備させてこの回路から中央処
理装置(CPU)側のメモリープブック選択回路に対し
てその状態信号を送り、メモリーカードのメモリーブロ
ック状態に応じたメモリーブロック指定ができるものと
なしている。
ックの状態を示す回路を装備させてこの回路から中央処
理装置(CPU)側のメモリープブック選択回路に対し
てその状態信号を送り、メモリーカードのメモリーブロ
ック状態に応じたメモリーブロック指定ができるものと
なしている。
例えばメモリーカード構成が1ブロツク8にバイトとし
て1枚の基板に4ブロツクまでつまり32にバイト(以
下KBと略す)まで増設可能となっているとすると、3
2KB以上に増設する場合には更に基板を追加増設する
ものである。
て1枚の基板に4ブロツクまでつまり32にバイト(以
下KBと略す)まで増設可能となっているとすると、3
2KB以上に増設する場合には更に基板を追加増設する
ものである。
そして、従来このメモリーブロックを選択する場合には
、例えばあるプログラムが5KBの容量また他のプログ
ラムがl0KBの容量となっているとすると、CPU内
でメモリーカードの絶対アドレス(メモリーカードの物
理的アドレス)に変換して所定のメモリーブロックを指
定する信号とアドレス信号を夫々メモリーカードに送っ
てアドレス指定をするものであり、メモリーカードは1
ブロツク8KBであるので5KBのプログラムをメモリ
ーカードの第1番目のメモリーブロックに書込みまたl
0KBの容量を前記のアドレスの次に続いて書込みつま
り第1番目のメモリーブロックと第2番目のメモリーブ
ロックにまたがって書込むものである。
、例えばあるプログラムが5KBの容量また他のプログ
ラムがl0KBの容量となっているとすると、CPU内
でメモリーカードの絶対アドレス(メモリーカードの物
理的アドレス)に変換して所定のメモリーブロックを指
定する信号とアドレス信号を夫々メモリーカードに送っ
てアドレス指定をするものであり、メモリーカードは1
ブロツク8KBであるので5KBのプログラムをメモリ
ーカードの第1番目のメモリーブロックに書込みまたl
0KBの容量を前記のアドレスの次に続いて書込みつま
り第1番目のメモリーブロックと第2番目のメモリーブ
ロックにまたがって書込むものである。
即ち、上記したCPU側はプログラムのステップ順に従
ってメモリーカードの絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロック領域を選択し
てメモリーカード側に指示するだけで、メモリーブロッ
クの状態に関係なく行われていた。
ってメモリーカードの絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロック領域を選択し
てメモリーカード側に指示するだけで、メモリーブロッ
クの状態に関係なく行われていた。
前記の例において、最初のプログラムの容量が5KBま
でであるのでこの各ステップは第1番目のメモリーブロ
ックを指示するだけであり、同様に次のプログラムの容
量が1OKBであるから3KBまでのステップは第1番
目のメモリーブロックが指示され、そしてその後は第1
番目のメモリーブロックの容量以上になるので自動的に
以後のステップは第2番目のメモリーブロックが指示さ
れるものであった。
でであるのでこの各ステップは第1番目のメモリーブロ
ックを指示するだけであり、同様に次のプログラムの容
量が1OKBであるから3KBまでのステップは第1番
目のメモリーブロックが指示され、そしてその後は第1
番目のメモリーブロックの容量以上になるので自動的に
以後のステップは第2番目のメモリーブロックが指示さ
れるものであった。
これを図に基づいて今少し説明すると、第1図に従来の
メモリーカードにおけるメモリーブロックの選択方式を
示し、大別して中央処理装置(CPU)1とメモリ一部
2から構成される。
メモリーカードにおけるメモリーブロックの選択方式を
示し、大別して中央処理装置(CPU)1とメモリ一部
2から構成される。
また、前記メモリ一部2は8KBを1つのメモリーブロ
ック4として1枚の基板(メモリーカード)5に4つの
メモリーブロック4A、4B。
ック4として1枚の基板(メモリーカード)5に4つの
メモリーブロック4A、4B。
4C,4Dを夫々増設でき、そして2枚の基板5A、5
Bまで増設できるものを示している。
Bまで増設できるものを示している。
従ってメモリ一部2は8KBから最大容量64KBまで
増設可能となっている。
増設可能となっている。
上記基板5Aはコネクター6Aを介してCPU1に接続
され、また基板5Bはコネクター6Bを介してCPUI
に接続されている。
され、また基板5Bはコネクター6Bを介してCPUI
に接続されている。
CPIJlはメモリーブロック指定信号を出力するE。
−E7の出力ラインとその他の信号つまりアドレス、デ
ータ、R/W等のための信号ラインDを有し、前記メモ
リーブロック指定のためのE。
ータ、R/W等のための信号ラインDを有し、前記メモ
リーブロック指定のためのE。
〜E3はコネクター6Aを介して対応するメモリーブロ
ック4A〜4Dに夫々接続されている。
ック4A〜4Dに夫々接続されている。
つまり、Eoは4Aに、Elは4Bに、E2は4Cにと
言った状態に接続されている。
言った状態に接続されている。
また、E4〜E7はコネクター6Bを介して対応するメ
モリーブロック4E〜4Hに夫々接続されている。
モリーブロック4E〜4Hに夫々接続されている。
更に信号線りはコネクター6A、6Bを夫々穴して基板
5A、5Bに接続されている。
5A、5Bに接続されている。
この様な構成において、メモリーブロック4Aが指定さ
れる場合にはCPUIからのE。
れる場合にはCPUIからのE。
のラインにのみ論理「1」の信号が出力されてメモリー
ブロック4Aが指定され、同様にElのラインが「1」
になるとメモリーブロック4Bが指定されるものである
。
ブロック4Aが指定され、同様にElのラインが「1」
になるとメモリーブロック4Bが指定されるものである
。
前記CPUIは上述した様にプログラムのステップ順に
従ってメモリ一部2の絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロックを指示するだ
けであるから、第2図に示す様にメモリ一部2の構成が
基板5Aにメモリーブロック4A、4Bだけ装備されま
た基板5Bにメモリーブロック4Eだけ装備された容量
24KBのものになっていた場合に、例えばあるプログ
ラムがl0KBの容量でありまた他のプログラムもl0
KBの容量であったとしてこれをメモリ一部2に書込む
とすると、CPU1はメモリ一部2の絶対アドレスに変
換してそれに対応する出力ラインE。
従ってメモリ一部2の絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロックを指示するだ
けであるから、第2図に示す様にメモリ一部2の構成が
基板5Aにメモリーブロック4A、4Bだけ装備されま
た基板5Bにメモリーブロック4Eだけ装備された容量
24KBのものになっていた場合に、例えばあるプログ
ラムがl0KBの容量でありまた他のプログラムもl0
KBの容量であったとしてこれをメモリ一部2に書込む
とすると、CPU1はメモリ一部2の絶対アドレスに変
換してそれに対応する出力ラインE。
−E7に指示信号を出力するだけであるから、最初のl
0KBの容量のプログラムに対してE。
0KBの容量のプログラムに対してE。
ラインを「1」にしてメモリーブロック4Aを指示し、
メモリーブロック4Aの容量以上になるとE1ラインを
「1」にしてメモリーブロック4Bを指示して続いて書
込む。
メモリーブロック4Aの容量以上になるとE1ラインを
「1」にしてメモリーブロック4Bを指示して続いて書
込む。
次にもう一つのl0KBの容量のプログラムに対しては
E1ラインを「1」にしてメモリーブロック4Bを指示
して上記のプログラムの書込みの後に続いて書込まれ、
このメモリーブロック4Bの容量以上になるとE2ライ
ンを「1」にしてメモリーブロックを指示するものであ
るが、このE2ラインに接続されたメモリーブロックが
ないので書込みができないものとなる。
E1ラインを「1」にしてメモリーブロック4Bを指示
して上記のプログラムの書込みの後に続いて書込まれ、
このメモリーブロック4Bの容量以上になるとE2ライ
ンを「1」にしてメモリーブロックを指示するものであ
るが、このE2ラインに接続されたメモリーブロックが
ないので書込みができないものとなる。
これを換言すると、従来ではCPU1がメモリ一部2の
絶対アドレスに変換してそれに対応する出力ラインE。
絶対アドレスに変換してそれに対応する出力ラインE。
−E7に指示信号を出すだけであるから、第2図に示す
様なメモリーブロック4の増設は行なえず、必ず第3図
に示す様にメモリーブロックをラインE。
様なメモリーブロック4の増設は行なえず、必ず第3図
に示す様にメモリーブロックをラインE。
、E、 、E2・・・・・・に対応した順序で接続して
増設させるしかなかった。
増設させるしかなかった。
つまり、1ブロツク8KBで4ブロツク構成からなる基
板(メモリーカード)5を2枚まで接続できるものにあ
っては下記の表に示す通りのメモリーブロックの増設し
かできなかった。
板(メモリーカード)5を2枚まで接続できるものにあ
っては下記の表に示す通りのメモリーブロックの増設し
かできなかった。
このため、従来では上記表に示す通りのメモリーブロッ
ク増設しかできないので、その増設方法が非常に限定さ
れることになって種々の不都合が生じていた。
ク増設しかできないので、その増設方法が非常に限定さ
れることになって種々の不都合が生じていた。
例えば基板に24KB(3個のメモリーブロック)の容
量としたメモリーカードを既に装備しており、32KB
のメモリー容量にしたい場合には前記基板を取外して新
たに32KBの容量をもつメモリーカードに交換しなけ
ればならなかった。
量としたメモリーカードを既に装備しており、32KB
のメモリー容量にしたい場合には前記基板を取外して新
たに32KBの容量をもつメモリーカードに交換しなけ
ればならなかった。
何故なら、24KBの容量の基板に今1つ8KBの容量
をもつ基板を追加させようとすると上記第2図に示した
メモリーブロック配置と同様となって、これができない
ものであった。
をもつ基板を追加させようとすると上記第2図に示した
メモリーブロック配置と同様となって、これができない
ものであった。
したがい、このメモリーブロックの増設には高価となり
また作業性も非常に悪いという種々の問題を有していた
。
また作業性も非常に悪いという種々の問題を有していた
。
本発明は上記の欠点を除去し、例えば24KBの容量と
なった基板に単に8KBの容量をもつ基板を追加するだ
けで32KBのメモリー容量に増設できると言った自由
度のあるメモリーブロックの増設を可能したものである
。
なった基板に単に8KBの容量をもつ基板を追加するだ
けで32KBのメモリー容量に増設できると言った自由
度のあるメモリーブロックの増設を可能したものである
。
第4図は本発明の構成を示す図であり、1は中央処理装
置(CPU)、2はメモリ一部、3は前記CPUI内に
装備させたメモリー選択回路である。
置(CPU)、2はメモリ一部、3は前記CPUI内に
装備させたメモリー選択回路である。
前記メモリ一部2は8KBを1つのメモリ−ブロック4
として1枚の基板(メモリーカード)5に4つのメモリ
ーブロック4A、4B、4C。
として1枚の基板(メモリーカード)5に4つのメモリ
ーブロック4A、4B、4C。
4Dを夫々増設でき、そして2枚の基板5A。
5Bまで増設できるものを示している。
上記基板5Aはコネクター6Aを介してCPU1のメモ
リー選択回路3に接続されまた基板5Bはコネクター6
Bを介してCPU1のメモリー選択回路3に接続されて
いる。
リー選択回路3に接続されまた基板5Bはコネクター6
Bを介してCPU1のメモリー選択回路3に接続されて
いる。
メモリー選択回路3はメモリーブロック指定信号を出力
するE。
するE。
−B7の出力ラインとその他の信号つまりアドレス、デ
ータ、R/W等のための信号ラインDを有し、前記メモ
リーブロック指定のためのE。
ータ、R/W等のための信号ラインDを有し、前記メモ
リーブロック指定のためのE。
−B3はコネクター6Aを介して対応するメモリーブロ
ック4A〜4Dに夫々接続され、またE4〜E7はコネ
クター6Bを介して対応するメモリープ田ツク4E〜4
Hに夫々接続され更に信号線りはコネクター5A、6B
を夫々介して基板5A、5Bに接続されている。
ック4A〜4Dに夫々接続され、またE4〜E7はコネ
クター6Bを介して対応するメモリープ田ツク4E〜4
Hに夫々接続され更に信号線りはコネクター5A、6B
を夫々介して基板5A、5Bに接続されている。
上記した基板5A、5Bには夫々の基板のメモリーブロ
ック状態をメモリー選択回路3へ指示させるブロック数
指定回路7A、7Bを装備している。
ック状態をメモリー選択回路3へ指示させるブロック数
指定回路7A、7Bを装備している。
このブロック数指定回路7A、7BはB。
jBlなる出力ラインを有し、このB。
、B1の信号状態によりメモリーブロック状態を指示す
るものとなっている。
るものとなっている。
第5図は上記ブロック数指定回路の具体的構成を示し、
Bo、B1のラインはこの端末をプリント配線で夫々ア
ースに接続しまた途中において夫夫■CCの電圧源に接
続されている。
Bo、B1のラインはこの端末をプリント配線で夫々ア
ースに接続しまた途中において夫夫■CCの電圧源に接
続されている。
従って、プリント配線のB/ 、 B//(7)部分を
接続状態或は断線状態にすることによってB。
接続状態或は断線状態にすることによってB。
、B1に4通りの異なる出力状態を得ることができる。
つまり、B′、F軸部分がともに接続状態であるとB。
。B1は論理rOJ 、rOJであり、B′のみ断線さ
せると論理rlJ 、rOJ、B“のみ断線させると論
理「O」 、「1」、B′とB//Gともに断線させる
と論理「1」、「1」となる。
せると論理rlJ 、rOJ、B“のみ断線させると論
理「O」 、「1」、B′とB//Gともに断線させる
と論理「1」、「1」となる。
これらの論理状態を基板5のメモリーブロック状態と対
応させると下記の表の如くなる。
応させると下記の表の如くなる。
従って、第4図における基板5Aに装備されたブロック
数指定回路7Aの出力ラインB。
数指定回路7Aの出力ラインB。
、B1は夫々コネクター6Aを介してメモリー選択回路
3に導入され、また基板5Bに装備されたブロック数指
定回路7Bの出力ラインB。
3に導入され、また基板5Bに装備されたブロック数指
定回路7Bの出力ラインB。
、B1は該基板5Bが基板5A側のブロック数指定回路
7Aによる状態信号B。
7Aによる状態信号B。
、B1に影響されるだけであるからメモリー選択回路3
に導入する必要はない。
に導入する必要はない。
また、第4図においてメモリー選択回路3へ導入される
S。
S。
−87はCPU1でメモリ一部2の絶対アドレスに変換
した後のブロック選択信号である。
した後のブロック選択信号である。
前記メモリー選択回路3はブロック数指定回路7Aから
の出力ラインB。
の出力ラインB。
、B1の条件によってブロック選択信号S。
−87をメモリーブロック指定信号E。
−B7に変換するものであり、これを第6図に示してい
る。
る。
第6図において、ブロック数指定回路7Aの出力B。
、B□が「0」、「0」つまり上記した表に示す如く基
板5Aのメモリーブロック数が1つの場合に「So」の
信号に対しては出力ラインE。
板5Aのメモリーブロック数が1つの場合に「So」の
信号に対しては出力ラインE。
が選択され、「Sl」の信号に対しては出力ラインE4
が、「B2」に対してB5、「B3」に対してB6、r
s4Jに対してB7が夫々選択される。
が、「B2」に対してB5、「B3」に対してB6、r
s4Jに対してB7が夫々選択される。
また、Bo、 B1が「1」 、「0」の場合には、基
板5Aのメモリーブロック数が2つであり、rsOJに
対してE。
板5Aのメモリーブロック数が2つであり、rsOJに
対してE。
、「Sl」に対してEl、「B2」に対してB4、「B
3」に対してB5、「B4」に対してB6、「S、」に
対してB7が夫々選択される。
3」に対してB5、「B4」に対してB6、「S、」に
対してB7が夫々選択される。
以下B。
、B1が「O」、「1」及び「1」「1」に対しては第
6図の如くである。
6図の如くである。
上記第6図に示した動作を行うメモリー選択回路3の具
体的構成を第7図に示している。
体的構成を第7図に示している。
第1図において、ブロック数指定回路からの出力ライン
B。
B。
、B1は夫々ゲート10〜13に導入されており、Bo
、B1が夫々rOJ 、rOJの時にゲート11が導
通しまたrOJ 、rlJではゲート13が導通し、「
1」 「O」ではゲート10が導通し、更にrlJ
rlJではゲート12が導通するものである。
、B1が夫々rOJ 、rOJの時にゲート11が導
通しまたrOJ 、rlJではゲート13が導通し、「
1」 「O」ではゲート10が導通し、更にrlJ
rlJではゲート12が導通するものである。
前記ゲート11の出力はゲート14〜17の一方の入力
側に夫々導入され、ゲート10の出力はゲート18〜2
1の一方の入力側に更にゲート13の出力はゲ゛−ト2
2〜25の一方の入力側に、ゲ゛−ト12の出力はゲー
ト26〜29の一方の入力側に夫々入力されている。
側に夫々導入され、ゲート10の出力はゲート18〜2
1の一方の入力側に更にゲート13の出力はゲ゛−ト2
2〜25の一方の入力側に、ゲ゛−ト12の出力はゲー
ト26〜29の一方の入力側に夫々入力されている。
そして、ブロック選択信号S。
は出力ラインE。に接続され、信号S1は出力ラインE
1とゲート14の他方の入力側に夫々接続され、更に信
号S2は出力ラインE2とゲート15及び18の他方の
入力側に、信号S3は出力ラインE3とゲート16.1
9及び22の他方の入力側に夫々接続される。
1とゲート14の他方の入力側に夫々接続され、更に信
号S2は出力ラインE2とゲート15及び18の他方の
入力側に、信号S3は出力ラインE3とゲート16.1
9及び22の他方の入力側に夫々接続される。
また、信号S4はゲート17 、20 、23 、26
の他方の入力端に、信号S、はゲート21,24゜27
の他方の入力側に、信号S6はゲート25゜28の他方
の入力側に更に信号S7はゲート29の他方の入力側に
接続されている。
の他方の入力端に、信号S、はゲート21,24゜27
の他方の入力側に、信号S6はゲート25゜28の他方
の入力側に更に信号S7はゲート29の他方の入力側に
接続されている。
他方、ゲ゛−ト14,18,22.26の出力がゲート
30を介して出力ラインE4に接続され、ゲート15,
19,23,27の出力がゲート31を介して出力ライ
ンE、に接続され、ゲート16.20,24,2Bの出
力がゲート32を介σ して出力ラインE6に接続され、ゲート17゜21 、
25 、29の出力がゲ゛−ト33を介して出力ライン
E7に接続されている。
30を介して出力ラインE4に接続され、ゲート15,
19,23,27の出力がゲート31を介して出力ライ
ンE、に接続され、ゲート16.20,24,2Bの出
力がゲート32を介σ して出力ラインE6に接続され、ゲート17゜21 、
25 、29の出力がゲ゛−ト33を介して出力ライン
E7に接続されている。
従って、出力ラインB。
、B1がrol 、rOJの時にはゲート11が導通し
てゲート14〜ITが有効となり、信号S。
てゲート14〜ITが有効となり、信号S。
があると出力ラインE。が選択され、また信号S1があ
ると出力ラインE4が、信号S2があると出力ラインE
5が、信号S3があると出力ラインE6が、信号S4が
あると出力ラインE7が選択される。
ると出力ラインE4が、信号S2があると出力ラインE
5が、信号S3があると出力ラインE6が、信号S4が
あると出力ラインE7が選択される。
つまり、上記した第6図に示した動作が順次行われるも
のとなる。
のとなる。
而してこの動作について今少し説明すると、第8図に示
す様にメモリ一部2の構成が基板5Aにメモリーブロッ
ク4A、4Bが装備されて16KBの容量となし、更に
基板5Bにメモリーブロック4Eが装備されて8KBだ
け容量を増加させた場合に、基板5Aのブロック数指定
回路7Aからの出力ラインB。
す様にメモリ一部2の構成が基板5Aにメモリーブロッ
ク4A、4Bが装備されて16KBの容量となし、更に
基板5Bにメモリーブロック4Eが装備されて8KBだ
け容量を増加させた場合に、基板5Aのブロック数指定
回路7Aからの出力ラインB。
、B1をIll 、rojの論理状態にする。
つまり、第5図のB。ラインのB′の部分を切断させる
。
。
このため、第7図においてゲート10が導通してゲート
18〜21を有効とする。
18〜21を有効とする。
この場合、あるプログラムがl0KBの容量でありまた
他のプログラムもl0KBの容量であったとしてこれを
メモリ一部2へ書込むとする。
他のプログラムもl0KBの容量であったとしてこれを
メモリ一部2へ書込むとする。
先ず、CPU1はメモリ一部2の絶対アドレスに変換し
てそれに対応するブロック選択信号S。
てそれに対応するブロック選択信号S。
〜S7を出力する。
つまり、最初のl0KBの容量のプログラムに対してS
。
。
が「1」になってメモリー選択回路3は第7図に示す様
にラインE。
にラインE。
を選択し、メモリーブロック4Aを指定して書込む。
このメモリーブロック4Aの容量8KB以上になると、
Slが「1」になってメモリー選択回路3は第7図に示
す様にラインE1を選択し、メモリーブロック4Bを指
定して書込む。
Slが「1」になってメモリー選択回路3は第7図に示
す様にラインE1を選択し、メモリーブロック4Bを指
定して書込む。
次に、もう一つのl0KBの容量のプログラムに対して
CPU1が同様にメモリ一部2の絶対アドレスに変換す
ることにより、S、が「1」になってメモリー選択回路
3は上記同様にラインE1を選択し、メモリーブロック
4Bを指定して上記の書込みの後に続いて書込みを行う
。
CPU1が同様にメモリ一部2の絶対アドレスに変換す
ることにより、S、が「1」になってメモリー選択回路
3は上記同様にラインE1を選択し、メモリーブロック
4Bを指定して上記の書込みの後に続いて書込みを行う
。
そして、メモリーブロック4Bの容量8KB以上になる
と、B2が「1」になってブロック選択回路3は第1図
に示す様にラインE2とゲート18及び30を介してラ
インE4とを選択する。
と、B2が「1」になってブロック選択回路3は第1図
に示す様にラインE2とゲート18及び30を介してラ
インE4とを選択する。
しかしながら、ラインE2にはメモリーブロックが存在
しないので、結局ラインE4が指定されて基板5Bのメ
モリーブロック4Eに書込みが行われるものとなる。
しないので、結局ラインE4が指定されて基板5Bのメ
モリーブロック4Eに書込みが行われるものとなる。
即ち、これは第2図で示した様に従来の方式ではできな
かったメモリーブロックの増設構成を可能としたもので
ある。
かったメモリーブロックの増設構成を可能としたもので
ある。
従って、上記第8図に示したメモリーブロックの増設構
成以下に下記の表に示す様な増設構成ができるものとな
る。
成以下に下記の表に示す様な増設構成ができるものとな
る。
この表と上述した従来の増設構成の表とを比較すれば、
本発明によるものの方がメモリー増設構成が自由にでき
ること明白となっている。
本発明によるものの方がメモリー増設構成が自由にでき
ること明白となっている。
上記実施例においては基板5A、5Bの2つのメモリー
カードを増設する場合について述べたが、基板を3つ或
は4つと増設することも可能であり、この場合には2枚
目或は2枚目と3枚目の基板にあるメモリー数指定回路
からの出力ラインB。
カードを増設する場合について述べたが、基板を3つ或
は4つと増設することも可能であり、この場合には2枚
目或は2枚目と3枚目の基板にあるメモリー数指定回路
からの出力ラインB。
。B1を夫々メモリー選択回路に接続させる。
又、上記基板には夫々メモリー数指定回路を装備させて
いるが、第4図に示す場合に二枚目の基板5Bについて
は特にメモリー数指定回路を必要としないが基板を増設
する際にどの基板を取付けてもよいように各基板に前記
回路を装備させて取扱い便利にしたものである。
いるが、第4図に示す場合に二枚目の基板5Bについて
は特にメモリー数指定回路を必要としないが基板を増設
する際にどの基板を取付けてもよいように各基板に前記
回路を装備させて取扱い便利にしたものである。
以上の様に本発明にあっては、メモリーをnKバイト毎
にブロック構成して基板にこのメモIJ −ブロックを
増設可能になしたメモリーカードを有し、中央処理装置
からメモリーカードのメモリーブロックに対してブロッ
ク指定信号を送って所定のメモリーブロックにアドレス
指定するものにあって、メモリーカードを構成する基板
にメモリーブロックの状態を示す状態信号を導出する回
路手段を装備させると共にCPU側に前記状態信号を導
入してメモリーブロックの状態に応じてメモリーブロッ
クを指定する出力ラインを切換えるメモリー選択回路を
装備させたものであり、このためメモリー選択回路はメ
モリーブロックの状態を考慮してメモリーブロック指定
を行うことからメモリーブロックの増設がかなり自由に
なってこのブロックの増設が簡単にしかも安価な手段に
よって行い得る等の極めて有益な効果を奏する。
にブロック構成して基板にこのメモIJ −ブロックを
増設可能になしたメモリーカードを有し、中央処理装置
からメモリーカードのメモリーブロックに対してブロッ
ク指定信号を送って所定のメモリーブロックにアドレス
指定するものにあって、メモリーカードを構成する基板
にメモリーブロックの状態を示す状態信号を導出する回
路手段を装備させると共にCPU側に前記状態信号を導
入してメモリーブロックの状態に応じてメモリーブロッ
クを指定する出力ラインを切換えるメモリー選択回路を
装備させたものであり、このためメモリー選択回路はメ
モリーブロックの状態を考慮してメモリーブロック指定
を行うことからメモリーブロックの増設がかなり自由に
なってこのブロックの増設が簡単にしかも安価な手段に
よって行い得る等の極めて有益な効果を奏する。
第1図は従来のメモリーカードのメモリーブロック選択
装置の構成図、第2図及び第3図は従来の装置における
メモリーブロックの選択動作を示す構成図、第4図は本
発明のメモリーカードのメモリ−ブロック選択装置を示
す構成図、第5図は本発明装置に係るメモリー数指定回
路の具体的構成を示す回路図、第6図は本発明装置に係
るメモリー選択回路の動作を示す構成図、第7図は前記
第6図の動作を具体的構成を示す回路図、第8図は本発
明装置の動作を示す構成図である。 1・・・・・・中央処理装置(CPU)、2・・・・・
・メモリ一部、3・・・・・・メモリー選択回路、4・
・・・・・メモリーブロック、5・・・・・・基板(メ
モリーカード)、6A及び6B・・・・・・コネクター
、7A及び7B・・・・・・メモリー数指定回路、Eo
−E7・・・・・・メモリーブロック指定信号を出力す
る出力ライン、5o−87・・・・・・メモリ一部の絶
対アドレスに変換した後のブロック選択信号。
装置の構成図、第2図及び第3図は従来の装置における
メモリーブロックの選択動作を示す構成図、第4図は本
発明のメモリーカードのメモリ−ブロック選択装置を示
す構成図、第5図は本発明装置に係るメモリー数指定回
路の具体的構成を示す回路図、第6図は本発明装置に係
るメモリー選択回路の動作を示す構成図、第7図は前記
第6図の動作を具体的構成を示す回路図、第8図は本発
明装置の動作を示す構成図である。 1・・・・・・中央処理装置(CPU)、2・・・・・
・メモリ一部、3・・・・・・メモリー選択回路、4・
・・・・・メモリーブロック、5・・・・・・基板(メ
モリーカード)、6A及び6B・・・・・・コネクター
、7A及び7B・・・・・・メモリー数指定回路、Eo
−E7・・・・・・メモリーブロック指定信号を出力す
る出力ライン、5o−87・・・・・・メモリ一部の絶
対アドレスに変換した後のブロック選択信号。
Claims (1)
- 1 メモリーをnKバイト毎にブロック構成して基板に
このメモリーブロックを増設可能になしたメモリーカー
ドを有し、中央処理装置(CPU)からメモリーカード
のメモリーブロックにアドレス指定するものにおいて、
メモリーカードを構成する基板にメモリーブロックの状
態を示す状態信号を導出する回路手段を装備させると共
にCPU側に前記状態信号を導入してメモリーブロック
の状態に応じてメモリーブロックを指定する出力ライン
を切換えるメモリー選択回路を装備させてなることを特
徴とするメモリーカードのブロック選択装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14887776A JPS5842544B2 (ja) | 1976-12-10 | 1976-12-10 | メモリ−カ−ドのブロック選択装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14887776A JPS5842544B2 (ja) | 1976-12-10 | 1976-12-10 | メモリ−カ−ドのブロック選択装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5372533A JPS5372533A (en) | 1978-06-28 |
JPS5842544B2 true JPS5842544B2 (ja) | 1983-09-20 |
Family
ID=15462710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14887776A Expired JPS5842544B2 (ja) | 1976-12-10 | 1976-12-10 | メモリ−カ−ドのブロック選択装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5842544B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55101178A (en) * | 1979-01-25 | 1980-08-01 | Nec Corp | Memory unit |
JPS59104779A (ja) * | 1982-12-03 | 1984-06-16 | Fujitsu Ltd | メモリアレイカ−ド選択制御方式 |
US4545010A (en) * | 1983-03-31 | 1985-10-01 | Honeywell Information Systems Inc. | Memory identification apparatus and method |
JPS6137198U (ja) * | 1984-08-08 | 1986-03-07 | 株式会社明電舎 | 可変容量メモリにおける不実装領域認識装置 |
-
1976
- 1976-12-10 JP JP14887776A patent/JPS5842544B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5372533A (en) | 1978-06-28 |
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