JPS5842544B2 - メモリ−カ−ドのブロック選択装置 - Google Patents

Description

【発明の詳細な説明】 本発明はＩＣメモリー等のメモリーをｎＫバイト毎にブ
ロック構成し、一枚の基板に数ブロツク構成できるもの
となしてブロック毎にメモリー領域を増加できるメモリ
ーカードに関するものである。

特に、本発明はこのメモリーカードに関して、メモリー
ブロックの増加を制約なしにある程度自由に行い得るも
のとしたところに特徴がある。

それは、メモリーカードを構成する基板にメモリーブロ
ックの状態を示す回路を装備させてこの回路から中央処
理装置（ＣＰＵ）側のメモリープブック選択回路に対し
てその状態信号を送り、メモリーカードのメモリーブロ
ック状態に応じたメモリーブロック指定ができるものと
なしている。

例えばメモリーカード構成が１ブロツク８にバイトとし
て１枚の基板に４ブロツクまでつまり３２にバイト（以
下ＫＢと略す）まで増設可能となっているとすると、３
２ＫＢ以上に増設する場合には更に基板を追加増設する
ものである。

そして、従来このメモリーブロックを選択する場合には
、例えばあるプログラムが５ＫＢの容量また他のプログ
ラムがｌ０ＫＢの容量となっているとすると、ＣＰＵ内
でメモリーカードの絶対アドレス（メモリーカードの物
理的アドレス）に変換して所定のメモリーブロックを指
定する信号とアドレス信号を夫々メモリーカードに送っ
てアドレス指定をするものであり、メモリーカードは１
ブロツク８ＫＢであるので５ＫＢのプログラムをメモリ
ーカードの第１番目のメモリーブロックに書込みまたｌ
０ＫＢの容量を前記のアドレスの次に続いて書込みつま
り第１番目のメモリーブロックと第２番目のメモリーブ
ロックにまたがって書込むものである。

即ち、上記したＣＰＵ側はプログラムのステップ順に従
ってメモリーカードの絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロック領域を選択し
てメモリーカード側に指示するだけで、メモリーブロッ
クの状態に関係なく行われていた。

前記の例において、最初のプログラムの容量が５ＫＢま
でであるのでこの各ステップは第１番目のメモリーブロ
ックを指示するだけであり、同様に次のプログラムの容
量が１ＯＫＢであるから３ＫＢまでのステップは第１番
目のメモリーブロックが指示され、そしてその後は第１
番目のメモリーブロックの容量以上になるので自動的に
以後のステップは第２番目のメモリーブロックが指示さ
れるものであった。

これを図に基づいて今少し説明すると、第１図に従来の
メモリーカードにおけるメモリーブロックの選択方式を
示し、大別して中央処理装置（ＣＰＵ）１とメモリ一部
２から構成される。

また、前記メモリ一部２は８ＫＢを１つのメモリーブロ
ック４として１枚の基板（メモリーカード）５に４つの
メモリーブロック４Ａ、４Ｂ。

４Ｃ，４Ｄを夫々増設でき、そして２枚の基板５Ａ、５
Ｂまで増設できるものを示している。

従ってメモリ一部２は８ＫＢから最大容量６４ＫＢまで
増設可能となっている。

上記基板５Ａはコネクター６Ａを介してＣＰＵ１に接続
され、また基板５Ｂはコネクター６Ｂを介してＣＰＵＩ
に接続されている。

ＣＰＩＪｌはメモリーブロック指定信号を出力するＥ。

−Ｅ７の出力ラインとその他の信号つまりアドレス、デ
ータ、Ｒ／Ｗ等のための信号ラインＤを有し、前記メモ
リーブロック指定のためのＥ。

〜Ｅ３はコネクター６Ａを介して対応するメモリーブロ
ック４Ａ〜４Ｄに夫々接続されている。

つまり、Ｅｏは４Ａに、Ｅｌは４Ｂに、Ｅ２は４Ｃにと
言った状態に接続されている。

また、Ｅ４〜Ｅ７はコネクター６Ｂを介して対応するメ
モリーブロック４Ｅ〜４Ｈに夫々接続されている。

更に信号線りはコネクター６Ａ、６Ｂを夫々穴して基板
５Ａ、５Ｂに接続されている。

この様な構成において、メモリーブロック４Ａが指定さ
れる場合にはＣＰＵＩからのＥ。

のラインにのみ論理「１」の信号が出力されてメモリー
ブロック４Ａが指定され、同様にＥｌのラインが「１」
になるとメモリーブロック４Ｂが指定されるものである
。

前記ＣＰＵＩは上述した様にプログラムのステップ順に
従ってメモリ一部２の絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロックを指示するだ
けであるから、第２図に示す様にメモリ一部２の構成が
基板５Ａにメモリーブロック４Ａ、４Ｂだけ装備されま
た基板５Ｂにメモリーブロック４Ｅだけ装備された容量
２４ＫＢのものになっていた場合に、例えばあるプログ
ラムがｌ０ＫＢの容量でありまた他のプログラムもｌ０
ＫＢの容量であったとしてこれをメモリ一部２に書込む
とすると、ＣＰＵ１はメモリ一部２の絶対アドレスに変
換してそれに対応する出力ラインＥ。

−Ｅ７に指示信号を出力するだけであるから、最初のｌ
０ＫＢの容量のプログラムに対してＥ。

ラインを「１」にしてメモリーブロック４Ａを指示し、
メモリーブロック４Ａの容量以上になるとＥ１ラインを
「１」にしてメモリーブロック４Ｂを指示して続いて書
込む。

次にもう一つのｌ０ＫＢの容量のプログラムに対しては
Ｅ１ラインを「１」にしてメモリーブロック４Ｂを指示
して上記のプログラムの書込みの後に続いて書込まれ、
このメモリーブロック４Ｂの容量以上になるとＥ２ライ
ンを「１」にしてメモリーブロックを指示するものであ
るが、このＥ２ラインに接続されたメモリーブロックが
ないので書込みができないものとなる。

これを換言すると、従来ではＣＰＵ１がメモリ一部２の
絶対アドレスに変換してそれに対応する出力ラインＥ。

−Ｅ７に指示信号を出すだけであるから、第２図に示す
様なメモリーブロック４の増設は行なえず、必ず第３図
に示す様にメモリーブロックをラインＥ。

、Ｅ、 、Ｅ２・・・・・・に対応した順序で接続して
増設させるしかなかった。

つまり、１ブロツク８ＫＢで４ブロツク構成からなる基
板（メモリーカード）５を２枚まで接続できるものにあ
っては下記の表に示す通りのメモリーブロックの増設し
かできなかった。

このため、従来では上記表に示す通りのメモリーブロッ
ク増設しかできないので、その増設方法が非常に限定さ
れることになって種々の不都合が生じていた。

例えば基板に２４ＫＢ（３個のメモリーブロック）の容
量としたメモリーカードを既に装備しており、３２ＫＢ
のメモリー容量にしたい場合には前記基板を取外して新
たに３２ＫＢの容量をもつメモリーカードに交換しなけ
ればならなかった。

何故なら、２４ＫＢの容量の基板に今１つ８ＫＢの容量
をもつ基板を追加させようとすると上記第２図に示した
メモリーブロック配置と同様となって、これができない
ものであった。

したがい、このメモリーブロックの増設には高価となり
また作業性も非常に悪いという種々の問題を有していた
。

本発明は上記の欠点を除去し、例えば２４ＫＢの容量と
なった基板に単に８ＫＢの容量をもつ基板を追加するだ
けで３２ＫＢのメモリー容量に増設できると言った自由
度のあるメモリーブロックの増設を可能したものである
。

第４図は本発明の構成を示す図であり、１は中央処理装
置（ＣＰＵ）、２はメモリ一部、３は前記ＣＰＵＩ内に
装備させたメモリー選択回路である。

前記メモリ一部２は８ＫＢを１つのメモリ−ブロック４
として１枚の基板（メモリーカード）５に４つのメモリ
ーブロック４Ａ、４Ｂ、４Ｃ。

４Ｄを夫々増設でき、そして２枚の基板５Ａ。

５Ｂまで増設できるものを示している。

上記基板５Ａはコネクター６Ａを介してＣＰＵ１のメモ
リー選択回路３に接続されまた基板５Ｂはコネクター６
Ｂを介してＣＰＵ１のメモリー選択回路３に接続されて
いる。

メモリー選択回路３はメモリーブロック指定信号を出力
するＥ。

−Ｂ７の出力ラインとその他の信号つまりアドレス、デ
ータ、Ｒ／Ｗ等のための信号ラインＤを有し、前記メモ
リーブロック指定のためのＥ。

−Ｂ３はコネクター６Ａを介して対応するメモリーブロ
ック４Ａ〜４Ｄに夫々接続され、またＥ４〜Ｅ７はコネ
クター６Ｂを介して対応するメモリープ田ツク４Ｅ〜４
Ｈに夫々接続され更に信号線りはコネクター５Ａ、６Ｂ
を夫々介して基板５Ａ、５Ｂに接続されている。

上記した基板５Ａ、５Ｂには夫々の基板のメモリーブロ
ック状態をメモリー選択回路３へ指示させるブロック数
指定回路７Ａ、７Ｂを装備している。

このブロック数指定回路７Ａ、７ＢはＢ。

ｊＢｌなる出力ラインを有し、このＢ。

、Ｂ１の信号状態によりメモリーブロック状態を指示す
るものとなっている。

第５図は上記ブロック数指定回路の具体的構成を示し、
Ｂｏ、Ｂ１のラインはこの端末をプリント配線で夫々ア
ースに接続しまた途中において夫夫■ＣＣの電圧源に接
続されている。

従って、プリント配線のＢ／ 、 Ｂ／／（７）部分を
接続状態或は断線状態にすることによってＢ。

、Ｂ１に４通りの異なる出力状態を得ることができる。

つまり、Ｂ′、Ｆ軸部分がともに接続状態であるとＢ。

。Ｂ１は論理ｒＯＪ 、ｒＯＪであり、Ｂ′のみ断線さ
せると論理ｒｌＪ 、ｒＯＪ、Ｂ“のみ断線させると論
理「Ｏ」 、「１」、Ｂ′とＢ／／Ｇともに断線させる
と論理「１」、「１」となる。

これらの論理状態を基板５のメモリーブロック状態と対
応させると下記の表の如くなる。

従って、第４図における基板５Ａに装備されたブロック
数指定回路７Ａの出力ラインＢ。

、Ｂ１は夫々コネクター６Ａを介してメモリー選択回路
３に導入され、また基板５Ｂに装備されたブロック数指
定回路７Ｂの出力ラインＢ。

、Ｂ１は該基板５Ｂが基板５Ａ側のブロック数指定回路
７Ａによる状態信号Ｂ。

、Ｂ１に影響されるだけであるからメモリー選択回路３
に導入する必要はない。

また、第４図においてメモリー選択回路３へ導入される
Ｓ。

−８７はＣＰＵ１でメモリ一部２の絶対アドレスに変換
した後のブロック選択信号である。

前記メモリー選択回路３はブロック数指定回路７Ａから
の出力ラインＢ。

、Ｂ１の条件によってブロック選択信号Ｓ。

−８７をメモリーブロック指定信号Ｅ。

−Ｂ７に変換するものであり、これを第６図に示してい
る。

第６図において、ブロック数指定回路７Ａの出力Ｂ。

、Ｂ□が「０」、「０」つまり上記した表に示す如く基
板５Ａのメモリーブロック数が１つの場合に「Ｓｏ」の
信号に対しては出力ラインＥ。

が選択され、「Ｓｌ」の信号に対しては出力ラインＥ４
が、「Ｂ２」に対してＢ５、「Ｂ３」に対してＢ６、ｒ
ｓ４Ｊに対してＢ７が夫々選択される。

また、Ｂｏ、 Ｂ１が「１」 、「０」の場合には、基
板５Ａのメモリーブロック数が２つであり、ｒｓＯＪに
対してＥ。

、「Ｓｌ」に対してＥｌ、「Ｂ２」に対してＢ４、「Ｂ
３」に対してＢ５、「Ｂ４」に対してＢ６、「Ｓ、」に
対してＢ７が夫々選択される。

以下Ｂ。

、Ｂ１が「Ｏ」、「１」及び「１」「１」に対しては第
６図の如くである。

上記第６図に示した動作を行うメモリー選択回路３の具
体的構成を第７図に示している。

第１図において、ブロック数指定回路からの出力ライン
Ｂ。

、Ｂ１は夫々ゲート１０〜１３に導入されており、Ｂｏ
、Ｂ１が夫々ｒＯＪ 、ｒＯＪの時にゲート１１が導
通しまたｒＯＪ 、ｒｌＪではゲート１３が導通し、「
１」 「Ｏ」ではゲート１０が導通し、更にｒｌＪ
ｒｌＪではゲート１２が導通するものである。

前記ゲート１１の出力はゲート１４〜１７の一方の入力
側に夫々導入され、ゲート１０の出力はゲート１８〜２
１の一方の入力側に更にゲート１３の出力はゲ゛−ト２
２〜２５の一方の入力側に、ゲ゛−ト１２の出力はゲー
ト２６〜２９の一方の入力側に夫々入力されている。

そして、ブロック選択信号Ｓ。

は出力ラインＥ。に接続され、信号Ｓ１は出力ラインＥ
１とゲート１４の他方の入力側に夫々接続され、更に信
号Ｓ２は出力ラインＥ２とゲート１５及び１８の他方の
入力側に、信号Ｓ３は出力ラインＥ３とゲート１６．１
９及び２２の他方の入力側に夫々接続される。

また、信号Ｓ４はゲート１７ 、２０ 、２３ 、２６
の他方の入力端に、信号Ｓ、はゲート２１，２４゜２７
の他方の入力側に、信号Ｓ６はゲート２５゜２８の他方
の入力側に更に信号Ｓ７はゲート２９の他方の入力側に
接続されている。

他方、ゲ゛−ト１４，１８，２２．２６の出力がゲート
３０を介して出力ラインＥ４に接続され、ゲート１５，
１９，２３，２７の出力がゲート３１を介して出力ライ
ンＥ、に接続され、ゲート１６．２０，２４，２Ｂの出
力がゲート３２を介σ して出力ラインＥ６に接続され、ゲート１７゜２１ 、
２５ 、２９の出力がゲ゛−ト３３を介して出力ライン
Ｅ７に接続されている。

従って、出力ラインＢ。

、Ｂ１がｒｏｌ 、ｒＯＪの時にはゲート１１が導通し
てゲート１４〜ＩＴが有効となり、信号Ｓ。

があると出力ラインＥ。が選択され、また信号Ｓ１があ
ると出力ラインＥ４が、信号Ｓ２があると出力ラインＥ
５が、信号Ｓ３があると出力ラインＥ６が、信号Ｓ４が
あると出力ラインＥ７が選択される。

つまり、上記した第６図に示した動作が順次行われるも
のとなる。

而してこの動作について今少し説明すると、第８図に示
す様にメモリ一部２の構成が基板５Ａにメモリーブロッ
ク４Ａ、４Ｂが装備されて１６ＫＢの容量となし、更に
基板５Ｂにメモリーブロック４Ｅが装備されて８ＫＢだ
け容量を増加させた場合に、基板５Ａのブロック数指定
回路７Ａからの出力ラインＢ。

、Ｂ１をＩｌｌ 、ｒｏｊの論理状態にする。

つまり、第５図のＢ。ラインのＢ′の部分を切断させる
。

このため、第７図においてゲート１０が導通してゲート
１８〜２１を有効とする。

この場合、あるプログラムがｌ０ＫＢの容量でありまた
他のプログラムもｌ０ＫＢの容量であったとしてこれを
メモリ一部２へ書込むとする。

先ず、ＣＰＵ１はメモリ一部２の絶対アドレスに変換し
てそれに対応するブロック選択信号Ｓ。

〜Ｓ７を出力する。

つまり、最初のｌ０ＫＢの容量のプログラムに対してＳ
。

が「１」になってメモリー選択回路３は第７図に示す様
にラインＥ。

を選択し、メモリーブロック４Ａを指定して書込む。

このメモリーブロック４Ａの容量８ＫＢ以上になると、
Ｓｌが「１」になってメモリー選択回路３は第７図に示
す様にラインＥ１を選択し、メモリーブロック４Ｂを指
定して書込む。

次に、もう一つのｌ０ＫＢの容量のプログラムに対して
ＣＰＵ１が同様にメモリ一部２の絶対アドレスに変換す
ることにより、Ｓ、が「１」になってメモリー選択回路
３は上記同様にラインＥ１を選択し、メモリーブロック
４Ｂを指定して上記の書込みの後に続いて書込みを行う
。

そして、メモリーブロック４Ｂの容量８ＫＢ以上になる
と、Ｂ２が「１」になってブロック選択回路３は第１図
に示す様にラインＥ２とゲート１８及び３０を介してラ
インＥ４とを選択する。

しかしながら、ラインＥ２にはメモリーブロックが存在
しないので、結局ラインＥ４が指定されて基板５Ｂのメ
モリーブロック４Ｅに書込みが行われるものとなる。

即ち、これは第２図で示した様に従来の方式ではできな
かったメモリーブロックの増設構成を可能としたもので
ある。

従って、上記第８図に示したメモリーブロックの増設構
成以下に下記の表に示す様な増設構成ができるものとな
る。

この表と上述した従来の増設構成の表とを比較すれば、
本発明によるものの方がメモリー増設構成が自由にでき
ること明白となっている。

上記実施例においては基板５Ａ、５Ｂの２つのメモリー
カードを増設する場合について述べたが、基板を３つ或
は４つと増設することも可能であり、この場合には２枚
目或は２枚目と３枚目の基板にあるメモリー数指定回路
からの出力ラインＢ。

。Ｂ１を夫々メモリー選択回路に接続させる。

又、上記基板には夫々メモリー数指定回路を装備させて
いるが、第４図に示す場合に二枚目の基板５Ｂについて
は特にメモリー数指定回路を必要としないが基板を増設
する際にどの基板を取付けてもよいように各基板に前記
回路を装備させて取扱い便利にしたものである。

以上の様に本発明にあっては、メモリーをｎＫバイト毎
にブロック構成して基板にこのメモＩＪ −ブロックを
増設可能になしたメモリーカードを有し、中央処理装置
からメモリーカードのメモリーブロックに対してブロッ
ク指定信号を送って所定のメモリーブロックにアドレス
指定するものにあって、メモリーカードを構成する基板
にメモリーブロックの状態を示す状態信号を導出する回
路手段を装備させると共にＣＰＵ側に前記状態信号を導
入してメモリーブロックの状態に応じてメモリーブロッ
クを指定する出力ラインを切換えるメモリー選択回路を
装備させたものであり、このためメモリー選択回路はメ
モリーブロックの状態を考慮してメモリーブロック指定
を行うことからメモリーブロックの増設がかなり自由に
なってこのブロックの増設が簡単にしかも安価な手段に
よって行い得る等の極めて有益な効果を奏する。

【図面の簡単な説明】

第１図は従来のメモリーカードのメモリーブロック選択
装置の構成図、第２図及び第３図は従来の装置における
メモリーブロックの選択動作を示す構成図、第４図は本
発明のメモリーカードのメモリ−ブロック選択装置を示
す構成図、第５図は本発明装置に係るメモリー数指定回
路の具体的構成を示す回路図、第６図は本発明装置に係
るメモリー選択回路の動作を示す構成図、第７図は前記
第６図の動作を具体的構成を示す回路図、第８図は本発
明装置の動作を示す構成図である。 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・メモリ一部、３・・・・・・メモリー選択回路、４・
・・・・・メモリーブロック、５・・・・・・基板（メ
モリーカード）、６Ａ及び６Ｂ・・・・・・コネクター
、７Ａ及び７Ｂ・・・・・・メモリー数指定回路、Ｅｏ
−Ｅ７・・・・・・メモリーブロック指定信号を出力す
る出力ライン、５ｏ−８７・・・・・・メモリ一部の絶
対アドレスに変換した後のブロック選択信号。

Claims (1)

【特許請求の範囲】
1. １ メモリーをｎＫバイト毎にブロック構成して基板に
   このメモリーブロックを増設可能になしたメモリーカー
   ドを有し、中央処理装置（ＣＰＵ）からメモリーカード
   のメモリーブロックにアドレス指定するものにおいて、
   メモリーカードを構成する基板にメモリーブロックの状
   態を示す状態信号を導出する回路手段を装備させると共
   にＣＰＵ側に前記状態信号を導入してメモリーブロック
   の状態に応じてメモリーブロックを指定する出力ライン
   を切換えるメモリー選択回路を装備させてなることを特
   徴とするメモリーカードのブロック選択装置。