JP3182906B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Description
【0001】
【産業上の利用分野】本発明は、外部にメモリを接続可
能なマイクロコンピュータに関し、特に外部のメモリに
アクセスするためのデータバス端子のバス幅を選択する
手段(以下、バスサイジング機能と称する)を有するマ
イクロコンピュータの構成に関する。
能なマイクロコンピュータに関し、特に外部のメモリに
アクセスするためのデータバス端子のバス幅を選択する
手段(以下、バスサイジング機能と称する)を有するマ
イクロコンピュータの構成に関する。
【0002】
【従来の技術】マイクロコンピュータの高速化の手法と
して、外部のメモリにアクセスするバス幅を大きくする
ことが一般に行われる。例えはバス幅を8ビット長から
16ビット長に変更することで、最高2倍のバス性能を
引出すことが可能である。
して、外部のメモリにアクセスするバス幅を大きくする
ことが一般に行われる。例えはバス幅を8ビット長から
16ビット長に変更することで、最高2倍のバス性能を
引出すことが可能である。
【0003】しかし、バス幅を増やせば、バスを制御す
る為の部品点数の増大、配線パターンの増加を招き、シ
ステムコストが高くなる。しかもバス幅の大きなメモリ
は価格が高く、入手も困難である。そのため、性能の高
いシステムでは大きなバス幅を選択し、価格の安いシス
テムでは小さなバス幅を選択できるよう、バスサイジン
グ機能を内蔵してマイクロコンピュータが各社から提供
されている。
る為の部品点数の増大、配線パターンの増加を招き、シ
ステムコストが高くなる。しかもバス幅の大きなメモリ
は価格が高く、入手も困難である。そのため、性能の高
いシステムでは大きなバス幅を選択し、価格の安いシス
テムでは小さなバス幅を選択できるよう、バスサイジン
グ機能を内蔵してマイクロコンピュータが各社から提供
されている。
【0004】この様なバスサイジング機能を内蔵した製
品の一例を、図を用いて説明する。
品の一例を、図を用いて説明する。
【0005】図6は、従来のバスサイジング機能を有す
るマイクロコンピュータの、外部メモリのアクセスに関
わる構成を示すとともに、従来例のマイクロコンピュー
タにバス幅16ビット長のROMとバス幅8ビット長の
RAMとを接続する場合の構成を示すブロック図であ
る。
るマイクロコンピュータの、外部メモリのアクセスに関
わる構成を示すとともに、従来例のマイクロコンピュー
タにバス幅16ビット長のROMとバス幅8ビット長の
RAMとを接続する場合の構成を示すブロック図であ
る。
【0006】従来例のマイクロコンピューター1cは、
8ビット長の下位アドレスとデータの時分割バス端子
(以下、AD(7−0)と称する)2と、8ビット長の
上位アドレスとデータの時分割バス端子(以下、AD
(15−8)と称する)3と、アドレス・ラッチ・タイ
ミング信号(以下、ASTBと称する)4と、リード信
号(以下、RDと称する)5と、偶数番地へのライト信
号(以下、LWRと称する)6と、奇数番地へのライト
信号(以下、HWRと称す)7と、バス幅指定端子(以
下、BWと称する)と、初期化端子(以下、RSTと称
する)9とを有している。
8ビット長の下位アドレスとデータの時分割バス端子
(以下、AD(7−0)と称する)2と、8ビット長の
上位アドレスとデータの時分割バス端子(以下、AD
(15−8)と称する)3と、アドレス・ラッチ・タイ
ミング信号(以下、ASTBと称する)4と、リード信
号(以下、RDと称する)5と、偶数番地へのライト信
号(以下、LWRと称する)6と、奇数番地へのライト
信号(以下、HWRと称す)7と、バス幅指定端子(以
下、BWと称する)と、初期化端子(以下、RSTと称
する)9とを有している。
【0007】AD(7−0)2は、ROM15、RAM
16にアクセスする場合に、アクセスするアドレスの下
位8ビットを出力し、偶数アドレスへのアクセス時に8
ビットデータを入出力する端子で、下位バス10を介し
てROM15、RAM16に接続している。但し、バス
幅が8ビット長の場合には、奇数アドレスアクセス時、
偶数アドレスアクセス時とも、AD(7−0)2がデー
タを入出力する。
16にアクセスする場合に、アクセスするアドレスの下
位8ビットを出力し、偶数アドレスへのアクセス時に8
ビットデータを入出力する端子で、下位バス10を介し
てROM15、RAM16に接続している。但し、バス
幅が8ビット長の場合には、奇数アドレスアクセス時、
偶数アドレスアクセス時とも、AD(7−0)2がデー
タを入出力する。
【0008】AD(15−8)3は、アドレスの上位8
ビットを出力し、奇数番地の8ビットデータを入出力す
る端子で、上位バス11を介してROM15に接続して
いる。但しバス幅が8ビットの場合にはAD(15−
8)3は上位アドレスの出力のみを行う。
ビットを出力し、奇数番地の8ビットデータを入出力す
る端子で、上位バス11を介してROM15に接続して
いる。但しバス幅が8ビットの場合にはAD(15−
8)3は上位アドレスの出力のみを行う。
【0009】ASTB端子は、AD(7−0)2とAD
(15−8)3とが出力するアドレスを取り込むタイミ
ング信号を出力する端子で、アドレスラッチ12に接続
している。
(15−8)3とが出力するアドレスを取り込むタイミ
ング信号を出力する端子で、アドレスラッチ12に接続
している。
【0010】RD端子は、メモリからのデータ出力タイ
ミング信号を出力する端子で、ROM15とRAM16
とに接続している。
ミング信号を出力する端子で、ROM15とRAM16
とに接続している。
【0011】LWR端子、HWR端子は、それぞれメモ
リの偶数アドレスと奇数アドレスへのデータの書き込み
タイミング信号を出力する端子である。但しバス幅が8
ビットの場合には、奇数アドレスへの書き込み時、偶数
アドレスへの書き込み時とも、LWR6が書き込みタイ
ミングを示す。
リの偶数アドレスと奇数アドレスへのデータの書き込み
タイミング信号を出力する端子である。但しバス幅が8
ビットの場合には、奇数アドレスへの書き込み時、偶数
アドレスへの書き込み時とも、LWR6が書き込みタイ
ミングを示す。
【0012】LWR端子は、RAM16に接続してい
る。RAM16のバス幅が8ビットの為、HWR端子
は、何にも接続しない。
る。RAM16のバス幅が8ビットの為、HWR端子
は、何にも接続しない。
【0013】BW端子は、アクセスするメモリのバス幅
が16ビット長か8ビット長かを選択する端子で、BW
端子レベルによりAD(7−0)2、AD(15−8)
3、LWR6、HWR7はバス幅に対応した動作を行
う。BW端子には、デーコーダ13が生成する選択信号
を入力している。
が16ビット長か8ビット長かを選択する端子で、BW
端子レベルによりAD(7−0)2、AD(15−8)
3、LWR6、HWR7はバス幅に対応した動作を行
う。BW端子には、デーコーダ13が生成する選択信号
を入力している。
【0014】RST9は、マイクロコンピュータ1cの
初期化信号を入力する端子である。
初期化信号を入力する端子である。
【0015】アドレスラッチ12は、AD(7−0)
2、AD(15−8)3上のアドレスをASTB4のタ
イミングにしたがって取り込み、ROM15、RAM1
6に出力する。
2、AD(15−8)3上のアドレスをASTB4のタ
イミングにしたがって取り込み、ROM15、RAM1
6に出力する。
【0016】デコーダ13は、ROM15とRAM16
のいずれかを選択するアドレスデコーダで、ROM1
5、RAM16に選択信号を出力すると共に、BW端子
にバス幅指定の為に選択信号を出力する。
のいずれかを選択するアドレスデコーダで、ROM1
5、RAM16に選択信号を出力すると共に、BW端子
にバス幅指定の為に選択信号を出力する。
【0017】ROM15はバス幅16ビット長のRO
M、RAM16はバス幅8ビット長のRAMである。
M、RAM16はバス幅8ビット長のRAMである。
【0018】次に従来例の動作を説明する。
【0019】RST9に入力する初期化信号を解除する
と、従来のマイクロコンピュータ1cは、ROM15に
格納したプログラムを実行する前に、ROM15の10
0H番地に予め格納しているバス幅指定情報をBW17
から取り込んで、バス幅を初期化する。
と、従来のマイクロコンピュータ1cは、ROM15に
格納したプログラムを実行する前に、ROM15の10
0H番地に予め格納しているバス幅指定情報をBW17
から取り込んで、バス幅を初期化する。
【0020】図7はROM15の100番地に格納する
情報の一例である。
情報の一例である。
【0021】バス幅指定情報図7(a)が00B(Bi
nary code)の状態ではバス幅は8ビット長固
定、01Bでは16ビット長固定、10BではBW17
が“0”のときに8ビット長、“1”のときに16ビッ
ト長とダイナミックにバス幅を変更する。
nary code)の状態ではバス幅は8ビット長固
定、01Bでは16ビット長固定、10BではBW17
が“0”のときに8ビット長、“1”のときに16ビッ
ト長とダイナミックにバス幅を変更する。
【0022】本実施例では、バス幅16ビット長のRO
M15と、バス幅8ビット長のRAM16とを接続して
いるため、10Bを予め格納しておく。
M15と、バス幅8ビット長のRAM16とを接続して
いるため、10Bを予め格納しておく。
【0023】バス幅の初期化後、マイクロコンピュータ
1cは、ROM15に格納しているプログラム図7
(b)を実行する。
1cは、ROM15に格納しているプログラム図7
(b)を実行する。
【0024】プログラムの実行に伴いマイクロコンピュ
ーター1cは、ROM15にRAM16に対してプログ
ラムの読み出し、データの読み出し、書き込みのための
アクセスを行う。
ーター1cは、ROM15にRAM16に対してプログ
ラムの読み出し、データの読み出し、書き込みのための
アクセスを行う。
【0025】ROM15,RAM16に対するアクセス
動作を、図8に示すタイミングチャートを用いて説明す
る。
動作を、図8に示すタイミングチャートを用いて説明す
る。
【0026】ROM15又はRAM16に対するアクセ
ス時には、まずAD(15−8)3、AD(7−0)2
にアクセスアドレスを出力してASTB4を出力する。
ス時には、まずAD(15−8)3、AD(7−0)2
にアクセスアドレスを出力してASTB4を出力する。
【0027】アドレスラッチ12はこの時のアドレスを
取り込んで保持し、デコーダ13、ROM15、RAM
16に供給する。
取り込んで保持し、デコーダ13、ROM15、RAM
16に供給する。
【0028】デコーダ13は、ROM15へのアクセス
か否かを判定し、ROM15へのアクセスならばBW端
子に“1”をそうでなければ“0”を出力するととも
に、ROM15,RAM16のチップセレクトを行う。
か否かを判定し、ROM15へのアクセスならばBW端
子に“1”をそうでなければ“0”を出力するととも
に、ROM15,RAM16のチップセレクトを行う。
【0029】図6のROM15およびRAM16のCS
端子がチップセレクト端子であり、ROM15とRAM
16では正転、反転の関係にある。
端子がチップセレクト端子であり、ROM15とRAM
16では正転、反転の関係にある。
【0030】ROM15へのアクセス時には、BW端子
から“1”を入力するのでバス幅は16ビット長とな
り、AD(15−8)3、AD(7−0)2共にアドレ
スとデータを時分割で入出力しアクセスを完了する。
から“1”を入力するのでバス幅は16ビット長とな
り、AD(15−8)3、AD(7−0)2共にアドレ
スとデータを時分割で入出力しアクセスを完了する。
【0031】RAM16へのアクセス時には、BW端子
から“0”を入力するのでバス幅は8ビット長となり、
AD(15−8)3はアドレスを出力し続け、AD(7
−0)2はアドレスとデータを時分割で入出力しアクセ
スを完了する。
から“0”を入力するのでバス幅は8ビット長となり、
AD(15−8)3はアドレスを出力し続け、AD(7
−0)2はアドレスとデータを時分割で入出力しアクセ
スを完了する。
【0032】また、マイクロコンピュータ1cは、アク
セスが読み出し(リード)か書き込み(ライト)かによ
り、RD5、LWR6のいずれかを出力する。
セスが読み出し(リード)か書き込み(ライト)かによ
り、RD5、LWR6のいずれかを出力する。
【0033】このような従来のマイクロコンピュータ1
cにおいては、バス幅の異なるメモリを接続する場合に
バス幅指定端子BWが必ず専用の端子として確保される
必要があった。
cにおいては、バス幅の異なるメモリを接続する場合に
バス幅指定端子BWが必ず専用の端子として確保される
必要があった。
【0034】また、BW端子の状態により、AD(15
−8)3、AD(7−0)2、LWR6の動作が変化す
るので、アドレス出力タイミングの期間中に端子レベル
を決定し、マイクロコンピュータ1c内でバス幅の切り
換えを完了する必要が有り、タイミング設計時の配慮を
必要とした。
−8)3、AD(7−0)2、LWR6の動作が変化す
るので、アドレス出力タイミングの期間中に端子レベル
を決定し、マイクロコンピュータ1c内でバス幅の切り
換えを完了する必要が有り、タイミング設計時の配慮を
必要とした。
【0035】
【発明が解決しようとする課題】従来のバスサイジング
機能を有すマイクロコンピュータでは、上述したように
異なるバス幅を持つメモリを接続する場合には、必ず専
用のバス幅指定端子が必要であった。この時バス幅指定
端子には、アクセスの度にバス幅を指定する端子レベル
を入力してやる必要が有るため、他の機能端子として使
用することができず、バスサイジング機能を持たない製
品と較べて使用可能な端子が減少してしまうという欠点
が有った。
機能を有すマイクロコンピュータでは、上述したように
異なるバス幅を持つメモリを接続する場合には、必ず専
用のバス幅指定端子が必要であった。この時バス幅指定
端子には、アクセスの度にバス幅を指定する端子レベル
を入力してやる必要が有るため、他の機能端子として使
用することができず、バスサイジング機能を持たない製
品と較べて使用可能な端子が減少してしまうという欠点
が有った。
【0036】またバス幅指定端子は、遅くともアドレス
とデータの時分割バスがアドレス出力を中断し、ライト
信号を出力するタイミングまでに端子レベルを決定し、
マイクロコンピュータ内でバス幅の切り換えを完了する
必要が有るので、アドレスラッチ、アドレスデコーダ等
の外部回路はタイミング設計時に遅延時間などを配慮し
て設計する必要があった。
とデータの時分割バスがアドレス出力を中断し、ライト
信号を出力するタイミングまでに端子レベルを決定し、
マイクロコンピュータ内でバス幅の切り換えを完了する
必要が有るので、アドレスラッチ、アドレスデコーダ等
の外部回路はタイミング設計時に遅延時間などを配慮し
て設計する必要があった。
【0037】本発明の目的は、上述の欠点を除去するこ
とにより、バスサイジング機能に使用するバス幅指定端
子を他の機能端子と兼用可能にし、更にタイミング設計
が容易なバスサイジング機能を備えたマイクロコンピュ
ータを提供することにある。
とにより、バスサイジング機能に使用するバス幅指定端
子を他の機能端子と兼用可能にし、更にタイミング設計
が容易なバスサイジング機能を備えたマイクロコンピュ
ータを提供することにある。
【0038】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、外部メモリに対するアクセス手段の一部とし
て所定のバス幅をもつアドレスおよびデータの時分割バ
スが接続される外部バス端子群と、電源投入時に内部回
路を初期化するための初期化信号を入力する初期化端子
と、複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能なバス幅指定フラグ手段と、アクセスしようとする
前記外部メモリのアドレスおよび前記バス幅指定フラグ
手段で生成したバス幅情報の状態に応じて前記外部メモ
リのリード、ライトのタイミングを制御するバス幅選択
制御手段と、前記初期化後の通常動作時は任意の信号入
出力の専用端子であり、さらにこの端子に前記初期化信
号が解除された直後のみ前記バス幅指定フラグ手段を初
期状態のバス幅指定値に設定するための一定電圧を与え
る少なくとも抵抗手段が電源電位または接地電位に接続
された入力端子となるバス幅指定端子と、を備えること
を特徴とする。
ュータは、外部メモリに対するアクセス手段の一部とし
て所定のバス幅をもつアドレスおよびデータの時分割バ
スが接続される外部バス端子群と、電源投入時に内部回
路を初期化するための初期化信号を入力する初期化端子
と、複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能なバス幅指定フラグ手段と、アクセスしようとする
前記外部メモリのアドレスおよび前記バス幅指定フラグ
手段で生成したバス幅情報の状態に応じて前記外部メモ
リのリード、ライトのタイミングを制御するバス幅選択
制御手段と、前記初期化後の通常動作時は任意の信号入
出力の専用端子であり、さらにこの端子に前記初期化信
号が解除された直後のみ前記バス幅指定フラグ手段を初
期状態のバス幅指定値に設定するための一定電圧を与え
る少なくとも抵抗手段が電源電位または接地電位に接続
された入力端子となるバス幅指定端子と、を備えること
を特徴とする。
【0039】また、前記バス幅指定フラグ手段は、前記
初期化信号を解除した直後に前記バス幅指定端子に与え
られる2値論理レベルのうちの一方レベルに応じてセッ
トされ他方レベルに応じてリセットされる書き換え可能
なフラグからなり、前記バス幅選択制御手段は、内部バ
ス上のアドレス情報および前記バス幅指定フラグ手段の
設定値に応じて前記バス幅情報を生成するバス幅判定回
路と、このバス幅判定回路の出力情報と前記内部バス上
の情報とに応じて前記外部バス上のデータの入出力と前
記外部メモリのリード、ライトのタイミングを制御する
制御信号群を出力するための制御動作を行うバス制御回
路と、からなる。
初期化信号を解除した直後に前記バス幅指定端子に与え
られる2値論理レベルのうちの一方レベルに応じてセッ
トされ他方レベルに応じてリセットされる書き換え可能
なフラグからなり、前記バス幅選択制御手段は、内部バ
ス上のアドレス情報および前記バス幅指定フラグ手段の
設定値に応じて前記バス幅情報を生成するバス幅判定回
路と、このバス幅判定回路の出力情報と前記内部バス上
の情報とに応じて前記外部バス上のデータの入出力と前
記外部メモリのリード、ライトのタイミングを制御する
制御信号群を出力するための制御動作を行うバス制御回
路と、からなる。
【0040】さらに、前記通常動作時は任意の信号入出
力の専用端子であり、前記初期化信号が解除された直後
のみ前記バス幅指定フラグを初期状態のバス幅指定値に
初期化するための前記バス幅指定端子を有することによ
り、前記バス幅を選択するバスサイジング機能を内蔵し
ないマイクロコンピュータとのピン互換性を保持するこ
ともできる。
力の専用端子であり、前記初期化信号が解除された直後
のみ前記バス幅指定フラグを初期状態のバス幅指定値に
初期化するための前記バス幅指定端子を有することによ
り、前記バス幅を選択するバスサイジング機能を内蔵し
ないマイクロコンピュータとのピン互換性を保持するこ
ともできる。
【0041】さらにまた、所定のバス幅をもつアドレス
およびデータの時分割バスをアドレスバスとデータバス
とにそれぞれ分離して構成するとき、データを入出力す
る外部バス端子は前記データを時分割で入出力するデー
タ時分割バス端子とすることもできる。また、少なくと
も3種類以上の前記バス幅をもつ前記外部メモリを接続
することができ、かつ前記バス幅指定端子を2本以上設
け、さらに複数の前記バス幅指定フラグ手段を前記外部
メモリ領域の1領域当たり2ビット以上設けるとともに
複数の前記バス幅指定端子を他の機能端子として使用す
ることもできる。さらに、前記バス幅指定端子から前記
バス幅指定フラグに設定される前記初期状態のバス幅設
定情報は、前記外部メモリのアクセスタイミングとは非
同期である。
およびデータの時分割バスをアドレスバスとデータバス
とにそれぞれ分離して構成するとき、データを入出力す
る外部バス端子は前記データを時分割で入出力するデー
タ時分割バス端子とすることもできる。また、少なくと
も3種類以上の前記バス幅をもつ前記外部メモリを接続
することができ、かつ前記バス幅指定端子を2本以上設
け、さらに複数の前記バス幅指定フラグ手段を前記外部
メモリ領域の1領域当たり2ビット以上設けるとともに
複数の前記バス幅指定端子を他の機能端子として使用す
ることもできる。さらに、前記バス幅指定端子から前記
バス幅指定フラグに設定される前記初期状態のバス幅設
定情報は、前記外部メモリのアクセスタイミングとは非
同期である。
【0042】本発明のマイクロコンピュータの他の特徴
は、外部メモリに対するアクセス手段の一部として所定
のバス幅をもつアドレスおよびデータの時分割バスが接
続される外部バス端子群と、電源投入時に内部回路を初
期化するための初期化信号を入力する初期化端子と、前
記初期化後の通常動作時は任意の信号入出力の専用端子
であり、さらにこの端子に前記初期化信号が解除された
直後のみ初期状態のバス幅指定値に設定するための一定
電圧を与える少なくとも抵抗手段が電源電位または接地
電位に接続された入力端子となるバス幅指定端子と、前
記初期化信号に応答して内蔵のCPUにより初期化され
かつ複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能な前記バス幅指定フラグ手段と、前記バス幅指定端
子の端子レベルを初期状態のバス幅指定情報として前記
初期化信号の解除タイミングに同期して取り込み保持す
るラッチ手段と、内部バス上のアドレス情報および前記
バス幅指定フラグ手段の設定値に応じて前記バス幅情報
を生成するバス幅判定回路と、前記初期化信号で初期化
されるとともに前記CPUによりアクティブ状態に設定
される書き換え可能なバス幅指定許可フラグ手段と、こ
のバス幅指定許可フラグ手段が初期状態の時には前記ラ
ッチ手段が出力する前記初期状態のバス幅指定情報を選
択出力し、前記バス幅指定許可フラグ手段が前記アクテ
ィブ状態に設定された時には前記バス幅判定回路の出力
信号であってバス幅初期化後の実行プログラムで設定さ
れたバス幅指定情報を選択出力するセレクト手段と、こ
のセレクト手段の出力情報と前記内部バス上の情報とに
応じて前記外部バス上のデータの入出力と前記外部メモ
リのリード、ライトの各タイミング制御用の制御信号群
を出力するための制御動作を行うバス制御回路と、を備
えて構成されることにある。また、前記バス幅指定フラ
グ手段の初期化を、前記バス幅指定端子から与えられる
一定電圧に代えて前記CPUから行うことにより、前記
バス幅を選択するバスサイジング機能が、前記メモリ領
域を任意の領域数に分割して前記バス幅を制御する場合
または任意のアドレス空間を有する場合のいずれかに適
用される。
は、外部メモリに対するアクセス手段の一部として所定
のバス幅をもつアドレスおよびデータの時分割バスが接
続される外部バス端子群と、電源投入時に内部回路を初
期化するための初期化信号を入力する初期化端子と、前
記初期化後の通常動作時は任意の信号入出力の専用端子
であり、さらにこの端子に前記初期化信号が解除された
直後のみ初期状態のバス幅指定値に設定するための一定
電圧を与える少なくとも抵抗手段が電源電位または接地
電位に接続された入力端子となるバス幅指定端子と、前
記初期化信号に応答して内蔵のCPUにより初期化され
かつ複数の領域に分割された前記外部メモリの各アドレ
ス空間の領域に対応した前記バス幅を指定する書き換え
可能な前記バス幅指定フラグ手段と、前記バス幅指定端
子の端子レベルを初期状態のバス幅指定情報として前記
初期化信号の解除タイミングに同期して取り込み保持す
るラッチ手段と、内部バス上のアドレス情報および前記
バス幅指定フラグ手段の設定値に応じて前記バス幅情報
を生成するバス幅判定回路と、前記初期化信号で初期化
されるとともに前記CPUによりアクティブ状態に設定
される書き換え可能なバス幅指定許可フラグ手段と、こ
のバス幅指定許可フラグ手段が初期状態の時には前記ラ
ッチ手段が出力する前記初期状態のバス幅指定情報を選
択出力し、前記バス幅指定許可フラグ手段が前記アクテ
ィブ状態に設定された時には前記バス幅判定回路の出力
信号であってバス幅初期化後の実行プログラムで設定さ
れたバス幅指定情報を選択出力するセレクト手段と、こ
のセレクト手段の出力情報と前記内部バス上の情報とに
応じて前記外部バス上のデータの入出力と前記外部メモ
リのリード、ライトの各タイミング制御用の制御信号群
を出力するための制御動作を行うバス制御回路と、を備
えて構成されることにある。また、前記バス幅指定フラ
グ手段の初期化を、前記バス幅指定端子から与えられる
一定電圧に代えて前記CPUから行うことにより、前記
バス幅を選択するバスサイジング機能が、前記メモリ領
域を任意の領域数に分割して前記バス幅を制御する場合
または任意のアドレス空間を有する場合のいずれかに適
用される。
【0043】
【実施例】本発明の第1の実施例を、図面を参照して説
明する。
明する。
【0044】図1は、本発明の第1の実施例であるマイ
クロコンピュータの端子構成と、バス幅の異なるメモリ
を接続する場合の構成とを示すブロック図である。
クロコンピュータの端子構成と、バス幅の異なるメモリ
を接続する場合の構成とを示すブロック図である。
【0045】AD(7−0)2、AD(15−8)3、
ASTB4、RD5、LWR6、HWR7、RST9、
アドレスラッチ12、ROM15、RAM16の構成と
動作は、従来例と同じなので説明を省略する。
ASTB4、RD5、LWR6、HWR7、RST9、
アドレスラッチ12、ROM15、RAM16の構成と
動作は、従来例と同じなので説明を省略する。
【0046】本実施例のマイクロコンピュータ1aは、
AD(7−0)2、AD(15−8)3、ASTB端
子、RD5、LWR端子、HWR端子、RST9の他
に、初期状態におけるバス幅指定端子(以下BWDと称
する)8を有している。
AD(7−0)2、AD(15−8)3、ASTB端
子、RD5、LWR端子、HWR端子、RST9の他
に、初期状態におけるバス幅指定端子(以下BWDと称
する)8を有している。
【0047】BWD8は、RST9に入力する初期化信
号を解除した直後のバス幅を指定する信号を入力する端
子であり、プルアップ抵抗を介して“1”レベルを入力
している。また、BWD8は本実施例では入出力ポート
としての機能を兼用している。
号を解除した直後のバス幅を指定する信号を入力する端
子であり、プルアップ抵抗を介して“1”レベルを入力
している。また、BWD8は本実施例では入出力ポート
としての機能を兼用している。
【0048】デコーダ13は、ROM15、RAM16
に選択信号を出力する。
に選択信号を出力する。
【0049】図6に示した従来例ではデコーダ13の出
力がBW端子にも接続されていたが、本実施例では、デ
コーダ13はBWD8には接続しない。
力がBW端子にも接続されていたが、本実施例では、デ
コーダ13はBWD8には接続しない。
【0050】次に本発明のマイクロコンピューター1a
の動作を説明する。
の動作を説明する。
【0051】RST9に入力する初期化信号が解除され
ると、マイクロコンピュータ1aは、BWD8の端子レ
ベルを読み込んで、バス幅を初期化する。
ると、マイクロコンピュータ1aは、BWD8の端子レ
ベルを読み込んで、バス幅を初期化する。
【0052】初期化信号を解除した時のBWD8の端子
レベルが“0”場合には、AD(7−0)2、AD(1
5−8)3は、バス幅8ビット長となる。
レベルが“0”場合には、AD(7−0)2、AD(1
5−8)3は、バス幅8ビット長となる。
【0053】本実施例では、プログラムを格納している
ROM15がバス幅16ビット長なのでBWD8をプル
アップしている。
ROM15がバス幅16ビット長なのでBWD8をプル
アップしている。
【0054】バス幅を初期化した後マイクロコンピュー
タ1aは、ROM15に格納しているプログラムを実行
する。プログラムには、バス幅を設定するためのプログ
ラムが含まれる。
タ1aは、ROM15に格納しているプログラムを実行
する。プログラムには、バス幅を設定するためのプログ
ラムが含まれる。
【0055】次に、本実施例のマイクロコンピュータ1
a内部の構成と動作を、図面を参照して説明する。
a内部の構成と動作を、図面を参照して説明する。
【0056】図2は、本実施例のマイクロコンピュータ
1aの内部の構成を示すブロック図である。
1aの内部の構成を示すブロック図である。
【0057】本実施例のマイクロコンピューター1a
は、CPU23と、内部バス24、バス制御回路25、
バス幅指定フラグ26、バス幅判定回路27を内蔵して
いる。
は、CPU23と、内部バス24、バス制御回路25、
バス幅指定フラグ26、バス幅判定回路27を内蔵して
いる。
【0058】CPU23は内部バス24を介してバス制
御回路25、バス幅指定フログ26、バス幅指定回路2
7に接続している。
御回路25、バス幅指定フログ26、バス幅指定回路2
7に接続している。
【0059】バス制御回路25は、外部のメモリへのア
クセス時に、内部バス24とバス幅判定回路27の状態
に応じて、AD(7−0)2、AD(15−8)3、A
STB4、RD5、LWR6、HWR7のタイミング及
び入出力を制御する。
クセス時に、内部バス24とバス幅判定回路27の状態
に応じて、AD(7−0)2、AD(15−8)3、A
STB4、RD5、LWR6、HWR7のタイミング及
び入出力を制御する。
【0060】特にAD(7−0)2、AD(15−8)
3、LWR6、HWR7は、バス幅判定回路27が出力
するバス幅情報に基づいた制御を行う。
3、LWR6、HWR7は、バス幅判定回路27が出力
するバス幅情報に基づいた制御を行う。
【0061】バス幅指定フラグ26は、RST9の初期
化信号を解除した時のBWD8の端子レベルに応じてセ
ットとリセットをする書き換え可能なフラグで、バス幅
判定回路27に各フラグの状態を出力する。
化信号を解除した時のBWD8の端子レベルに応じてセ
ットとリセットをする書き換え可能なフラグで、バス幅
判定回路27に各フラグの状態を出力する。
【0062】バス幅判定回路27は、内部バス24上の
アドレス情報とバス幅指定フラグ26の状態に応じてバ
ス幅情報を生成し、バス制御回路25に出力する。
アドレス情報とバス幅指定フラグ26の状態に応じてバ
ス幅情報を生成し、バス制御回路25に出力する。
【0063】次に、内部動作を説明する。
【0064】図3にバス幅指定フラグ26(図3
(a))とメモリ空間のアドレス領域(図3(b))と
の対応を示す。本実施例では、バス幅指定フラグ26の
ビット0がROM15を配置しているアドレス領域(0
000Hから7FFFH)に、ビット1がRAM16を
配置しているアドレス領域(8000HからFFFF
H)にそれぞれ対応している。
(a))とメモリ空間のアドレス領域(図3(b))と
の対応を示す。本実施例では、バス幅指定フラグ26の
ビット0がROM15を配置しているアドレス領域(0
000Hから7FFFH)に、ビット1がRAM16を
配置しているアドレス領域(8000HからFFFF
H)にそれぞれ対応している。
【0065】前述したように、従来のマイクロコンピュ
ータのバスサイジングではアクセスの度にバス幅を指定
する端子レベルを入力してやる必要があったが、本発明
では以下に述べるようにその度に指定する必要がない。
すなわち、RST9に入力する初期化信号の解除に同期
して、本実施例のマイクロコンピュータ1aは、BWD
8の端子レベルに応じてバス幅指定フラグ26を初期化
する。初期化信号の解除時にBWD8の端子レベルが
“1”ならば、バス幅指定フラグ26を11Bに、端子
レベルが“0”ならば00Bに初期化する。
ータのバスサイジングではアクセスの度にバス幅を指定
する端子レベルを入力してやる必要があったが、本発明
では以下に述べるようにその度に指定する必要がない。
すなわち、RST9に入力する初期化信号の解除に同期
して、本実施例のマイクロコンピュータ1aは、BWD
8の端子レベルに応じてバス幅指定フラグ26を初期化
する。初期化信号の解除時にBWD8の端子レベルが
“1”ならば、バス幅指定フラグ26を11Bに、端子
レベルが“0”ならば00Bに初期化する。
【0066】バス幅指定ブラグ26が“1”の場合に
は、対応する領域へのアクセス時にAD(5−8)2、
AD(15−8)3はバス幅16ビット長となり、
“0”の場合には、8ビット長となる。
は、対応する領域へのアクセス時にAD(5−8)2、
AD(15−8)3はバス幅16ビット長となり、
“0”の場合には、8ビット長となる。
【0067】バス幅初期化後、マイクロコンピュータ1
aは、AD(15−8)3、AD(7−0)2に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ26の設定命令が含まれており、CPU23
は内部バス24を介して、RAM16を配置しているア
ドレス領域に対応したバス幅指定フラグ26のビット1
に“0”を設定する。
aは、AD(15−8)3、AD(7−0)2に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ26の設定命令が含まれており、CPU23
は内部バス24を介して、RAM16を配置しているア
ドレス領域に対応したバス幅指定フラグ26のビット1
に“0”を設定する。
【0068】バス幅指定フラグ26の設定命令実行後
は、プログラムによって任意のアドレス領域をアクセス
することが可能になる。
は、プログラムによって任意のアドレス領域をアクセス
することが可能になる。
【0069】マイクロコンピュータ1aがROM15,
RAM16にアクセスする場合のタイミングチャートを
図4に示す。
RAM16にアクセスする場合のタイミングチャートを
図4に示す。
【0070】ROM15,RAM16へのアクセスが発
生すると、CUP23はアクセスするアドレスを内部バ
ス24に出力し、データを入出力する。
生すると、CUP23はアクセスするアドレスを内部バ
ス24に出力し、データを入出力する。
【0071】バス幅判定回路27は、内部バス24上の
アドレスとバス幅指定フラグ26の各フラグの状態から
バス幅情報を生成し、バス制御回路25に出力する。
アドレスとバス幅指定フラグ26の各フラグの状態から
バス幅情報を生成し、バス制御回路25に出力する。
【0072】バス制御回路25は、バス幅判定回路27
のバス幅情報に応じてAD(7−0)2、AD(15−
8)3、ASTB4、RD5、LWR6、HWR7のタ
イミング及び入出力を制御する。
のバス幅情報に応じてAD(7−0)2、AD(15−
8)3、ASTB4、RD5、LWR6、HWR7のタ
イミング及び入出力を制御する。
【0073】BWD8の端子レベルは初期化信号の解除
時にのみ使用するので、初期化信号を解除した後は、ど
のような端子レベルであっても構わない。
時にのみ使用するので、初期化信号を解除した後は、ど
のような端子レベルであっても構わない。
【0074】従って、BWD8は初期化信号解除後、入
出力ポート等バス幅指定以外の機能を有する端子として
使用することが可能である。バス幅指定以外の機能はこ
こでは直接関係しないので図中では省略してある。
出力ポート等バス幅指定以外の機能を有する端子として
使用することが可能である。バス幅指定以外の機能はこ
こでは直接関係しないので図中では省略してある。
【0075】また、外部メモリのアクセスに同期する必
要が無いので交流的な配慮の必要が無い。そのためシス
テムの構成が容易である。
要が無いので交流的な配慮の必要が無い。そのためシス
テムの構成が容易である。
【0076】本実施例のマイクロコンピュータ1aは、
初期状態のバス幅を指定する端子BWD8を有している
が、初期状態のバス幅を8ビット長、又は16ビット長
に固定して、BWD8を内蔵しない構成も可能である。
初期状態のバス幅を指定する端子BWD8を有している
が、初期状態のバス幅を8ビット長、又は16ビット長
に固定して、BWD8を内蔵しない構成も可能である。
【0077】また、BWD8がバス幅選択機能のみ有す
る構成とする場合にも、バスサイジング機能の実現には
なんら支障が無い。
る構成とする場合にも、バスサイジング機能の実現には
なんら支障が無い。
【0078】また、本実施例では、アドレスとデータの
時分割バスを例として挙げているが、アドレスバスとデ
ータバスを分離した場合、データを時分割で入出力する
場合にも本発明が有効なのは、言うまでも無い。
時分割バスを例として挙げているが、アドレスバスとデ
ータバスを分離した場合、データを時分割で入出力する
場合にも本発明が有効なのは、言うまでも無い。
【0079】次に本発明の第2の実施例を、図を参照し
て説明する。
て説明する。
【0080】図5は、本実施例のマイクロコンピュータ
1bの内部の構成を示すブロク図である。
1bの内部の構成を示すブロク図である。
【0081】第2の実施例の第1の実施例との主な相違
点は、BWD8がバス幅指定フラグ26の初期値を決め
るのではなく、BWDラッチ32とセレクタ31を介し
てバス制御回路25を制御してバス幅の初期状態を決め
る点、及びバス幅指定フラグ26の有効か無効かを制御
するフラグを有する点である。
点は、BWD8がバス幅指定フラグ26の初期値を決め
るのではなく、BWDラッチ32とセレクタ31を介し
てバス制御回路25を制御してバス幅の初期状態を決め
る点、及びバス幅指定フラグ26の有効か無効かを制御
するフラグを有する点である。
【0082】本実施例のマイクロコンピュータ1bの端
子構成、外部のメモリ接続の構成、及びメモリアクセス
時の動作は第1の実施例とまったく同じなので説明を省
略する。
子構成、外部のメモリ接続の構成、及びメモリアクセス
時の動作は第1の実施例とまったく同じなので説明を省
略する。
【0083】次にまず、本実施例のマイクロコンピュー
タ内部の構成を説明する。本実施例のマイクロコンピュ
ータ1bは、CUP23、内部バス24、バス制御回路
25、バス幅判定回路27、バス幅指定フラグ29、バ
ス幅指定許可フラグ30、セレクタ31、BWDラッチ
32を内蔵している。 CPU23、内部バス24、バ
ス制御回路25、バス幅判定回路27の構成は第1の実
施例と同様なので説明を省略する。
タ内部の構成を説明する。本実施例のマイクロコンピュ
ータ1bは、CUP23、内部バス24、バス制御回路
25、バス幅判定回路27、バス幅指定フラグ29、バ
ス幅指定許可フラグ30、セレクタ31、BWDラッチ
32を内蔵している。 CPU23、内部バス24、バ
ス制御回路25、バス幅判定回路27の構成は第1の実
施例と同様なので説明を省略する。
【0084】バス幅指定フラグ29は書き換え可能なフ
ラグで、バス幅指定回路27に各フラグの状態を出力す
る。
ラグで、バス幅指定回路27に各フラグの状態を出力す
る。
【0085】バス幅指定許可フラグ30は書き換え可能
なフラグで、セレクタ31を制御し、RST端子9に入
力する初期化信号で初期化される。
なフラグで、セレクタ31を制御し、RST端子9に入
力する初期化信号で初期化される。
【0086】セレクタ31は、バス幅判定回路27が出
力するバス幅指定情報と、BWDラッチ32が出力する
バス幅指定情報のいずれかを、バス幅指定許可フラグ3
0の状態に応じて選択し、バス制御回路25に出力す
る。
力するバス幅指定情報と、BWDラッチ32が出力する
バス幅指定情報のいずれかを、バス幅指定許可フラグ3
0の状態に応じて選択し、バス制御回路25に出力す
る。
【0087】BWDラッチ32は、BWD8の端子レベ
ルをRST9に入力する初期化信号の解除時に取り込ん
で保持し、セレクタ31に出力する。
ルをRST9に入力する初期化信号の解除時に取り込ん
で保持し、セレクタ31に出力する。
【0088】次に、内部動作を説明する。
【0089】RST9に入力する初期化信号の解除に同
期して、本実施例のマイクロコンピュータ1bは、バス
幅指定許可フラグ30を初期化するとともに、BWD8
の端子レベルをBWDラッチ32に取り込む。
期して、本実施例のマイクロコンピュータ1bは、バス
幅指定許可フラグ30を初期化するとともに、BWD8
の端子レベルをBWDラッチ32に取り込む。
【0090】その結果セレクタ31がバス制御回路25
にBWD8の端子レベルをバス幅情報として出力するの
で、バス制御回路25は、AD(15−8)3、AD
(7−0)2をBWD8で指定したバス幅となるよう制
御する。本実施例においても第1の実施例と同様に、B
WD8をプルアップしておけば、初期状態としてバス幅
が16ビット長となる。
にBWD8の端子レベルをバス幅情報として出力するの
で、バス制御回路25は、AD(15−8)3、AD
(7−0)2をBWD8で指定したバス幅となるよう制
御する。本実施例においても第1の実施例と同様に、B
WD8をプルアップしておけば、初期状態としてバス幅
が16ビット長となる。
【0091】バス幅初期化後、マイクロコンピュータ1
bは、AD(15−8)3、AD(7−0)2に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ29の設定命令とバス幅指定とバス幅指定許
可フラグ30の設定命令とが含まれている。
bは、AD(15−8)3、AD(7−0)2に入力す
るプログラムを実行する。プログラムの中には、バス幅
指定フラグ29の設定命令とバス幅指定とバス幅指定許
可フラグ30の設定命令とが含まれている。
【0092】バス幅指定許可フラグ30を“1”にする
と、バス制御回路25は、バス幅指定回路27が内部バ
ス24上のアドレスとバス幅指定フラグ29の状態とに
応じて出力するバス幅指定情報に従って、バス幅を制御
する。
と、バス制御回路25は、バス幅指定回路27が内部バ
ス24上のアドレスとバス幅指定フラグ29の状態とに
応じて出力するバス幅指定情報に従って、バス幅を制御
する。
【0093】従って、CPU23はまずバス幅指定フラ
グ29を設定し、次にバス幅指定許可フラグ30を
“1”に設定する。
グ29を設定し、次にバス幅指定許可フラグ30を
“1”に設定する。
【0094】バス幅指定フラグ29の状態とバス幅の関
係は、バス幅指定フラグ29がBWD8の状態に応じて
初期化されない点を除けば、第1の実施例と同様であ
る。
係は、バス幅指定フラグ29がBWD8の状態に応じて
初期化されない点を除けば、第1の実施例と同様であ
る。
【0095】バス幅指定許可フラグ30の設定命令実行
後は、プログラムによって任意のアドレス領域をアクセ
スすることが可能になる。
後は、プログラムによって任意のアドレス領域をアクセ
スすることが可能になる。
【0096】バス幅指定許可グラフ30の設定後の、マ
イクロコンピュータ1bによるROM15,RAM16
へのアクセスは、第1の実施例と同様である。
イクロコンピュータ1bによるROM15,RAM16
へのアクセスは、第1の実施例と同様である。
【0097】本実施例に於いてもBWD8の端子レベル
は初期化信号の解除時にのみ使用するので、初期化信号
を解除した後は、どの様な端子レベルであっても構わな
い。外部メモリのアクセスに同期する必要が無いので、
タイミング設計が容易である。
は初期化信号の解除時にのみ使用するので、初期化信号
を解除した後は、どの様な端子レベルであっても構わな
い。外部メモリのアクセスに同期する必要が無いので、
タイミング設計が容易である。
【0098】また、本実施例では第1の実施例と異なり
バス幅指定フラグ29を初期化する必要が無いので、バ
ス幅指定フラグ29の構成を単純にすることができる。
バス幅指定フラグ29を初期化する必要が無いので、バ
ス幅指定フラグ29の構成を単純にすることができる。
【0099】
【発明の効果】本発明のマイクロコンピュータは、メモ
リの複数の領域に対してそれぞれバス幅を定めるバス幅
指定フラグと、初期化信号の解除時にバス幅の初期化状
態を指定する端子を備えることにより、バス幅の異なる
メモリを接続する応用において、バス幅指定端子は初期
化信号を解除した直後のみバス幅指定の端子として使用
し、初期化後の通常動作時にはバス幅指定以外の他の信
号の入出力端子として専用となる。つまり、初期化解除
直後はバス幅指定端子として機能し、通常動作時は入出
力ポート等の端子として機能するように使い分けを可能
にしている。
リの複数の領域に対してそれぞれバス幅を定めるバス幅
指定フラグと、初期化信号の解除時にバス幅の初期化状
態を指定する端子を備えることにより、バス幅の異なる
メモリを接続する応用において、バス幅指定端子は初期
化信号を解除した直後のみバス幅指定の端子として使用
し、初期化後の通常動作時にはバス幅指定以外の他の信
号の入出力端子として専用となる。つまり、初期化解除
直後はバス幅指定端子として機能し、通常動作時は入出
力ポート等の端子として機能するように使い分けを可能
にしている。
【0100】これは、低価格の実現のために少ない端子
数で多くの機能端子を実現している産業用、民生用のシ
ングルチップ・マイクロコンピュータに於いて特に有効
である。
数で多くの機能端子を実現している産業用、民生用のシ
ングルチップ・マイクロコンピュータに於いて特に有効
である。
【0101】また、専用のバス幅指定端子を必要としな
いことで、バスサイジング機能を内蔵しないマイクロコ
ンピュータとのピン互換性を保持したまま、バスサイジ
ング機能を内蔵することが出来るという効果を有してい
る。
いことで、バスサイジング機能を内蔵しないマイクロコ
ンピュータとのピン互換性を保持したまま、バスサイジ
ング機能を内蔵することが出来るという効果を有してい
る。
【0102】即ち応用装置に於いて、バスサイジング機
能を内蔵しないマイクロコンピュータを本発明を用いた
マイクロコンピュータに置き換える場合に、ピン互換性
が保たれているので、従来の設計資産を効果的に使用
し、容易に応用装置の性能向上を図ることが可能とな
る。
能を内蔵しないマイクロコンピュータを本発明を用いた
マイクロコンピュータに置き換える場合に、ピン互換性
が保たれているので、従来の設計資産を効果的に使用
し、容易に応用装置の性能向上を図ることが可能とな
る。
【0103】さらに、8ビット長,16ビット長,32
ビット長のように3種類以上のバス幅のメモリを接続可
能なマイクロコンピュータにおいては、従来の構成で
は、2本以上のバス幅指定端子を専用に設ける必要が有
ったのに対し、本発明では、バス幅の初期状態を指定す
る端子を2本以上設け、バス幅指定フラグを1領域当た
り2ビット以上設けることにより、バス幅の初期状態指
定端子を他の機能端子として使用可能になり、2本以上
端子を追加したのと同様の効果を得ることができる。
ビット長のように3種類以上のバス幅のメモリを接続可
能なマイクロコンピュータにおいては、従来の構成で
は、2本以上のバス幅指定端子を専用に設ける必要が有
ったのに対し、本発明では、バス幅の初期状態を指定す
る端子を2本以上設け、バス幅指定フラグを1領域当た
り2ビット以上設けることにより、バス幅の初期状態指
定端子を他の機能端子として使用可能になり、2本以上
端子を追加したのと同様の効果を得ることができる。
【0104】また、バス幅指定端子に対して、外部回路
のタイミング設計時に遅延時間を考慮する必要が無いた
め、アドレスラッチ、デコーダの設計の自由度が増すと
いう副次的な効果も有する。
のタイミング設計時に遅延時間を考慮する必要が無いた
め、アドレスラッチ、デコーダの設計の自由度が増すと
いう副次的な効果も有する。
【0105】また、第2の実施例では、バス幅指定フラ
グをバス幅設定端子を介して初期化する必要が無いの
で、バス幅指定フラグの構成を単純にすることができ
る。従って、メモリをより細かい領域に分割してバス幅
を制御する必要が有る場合や、広いアドレス空間を有す
る場合に、容易にマイクロコンピュータを構成できると
いう効果が有り、回路の増加を最小限に抑えることがで
きるという効果を有する。
グをバス幅設定端子を介して初期化する必要が無いの
で、バス幅指定フラグの構成を単純にすることができ
る。従って、メモリをより細かい領域に分割してバス幅
を制御する必要が有る場合や、広いアドレス空間を有す
る場合に、容易にマイクロコンピュータを構成できると
いう効果が有り、回路の増加を最小限に抑えることがで
きるという効果を有する。
【図1】本発明の第1の実施例におけるマイクロコンピ
ュータの端子構成とメモリ接続を示すブロック図であ
る。
ュータの端子構成とメモリ接続を示すブロック図であ
る。
【図2】第1の実施例におけるマイクロコンピュータの
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図3】第1の実施例におけるマイクロコンピュータの
バス幅指定フラグの設定とメモリ領域の対応図である。
バス幅指定フラグの設定とメモリ領域の対応図である。
【図4】第1の実施例におけるマイクロコンピュータの
メモリアクセス時のタイミングチャートである。
メモリアクセス時のタイミングチャートである。
【図5】第2の実施例におけるマイクロコンピュータの
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図6】従来例におけるマイクロコンピュータの端子構
成とメモリ接続を示すブロック図である。
成とメモリ接続を示すブロック図である。
【図7】従来例におけるマイクロコンピュータのバス幅
指定情報の設定図である。
指定情報の設定図である。
【図8】従来例におけるマイクロコンピュータのメモリ
アクセス時のタイミングチャートである。
アクセス時のタイミングチャートである。
【符号の説明】 1a,1b,1c マイクロコンピュータ 2 アドレスバスAD(7〜0)端子 3 アドレスバスAD(15〜8)端子 4 アドレス・ラッチ・タイミング信号ASTB 5 リード信号RD 6 偶数番地へのライト信号LWR 7 奇数番地へのライト信号HWR 8 バス幅指定端子BWD 9 初期化端子 10 下位バス 11 上位バス 12 アドレスラッチ 13 デコーダ 14 プルアップ抵抗 15 ROM 16 RAM 23 CPU 24 内部バス 25 バス制御回路 26 バス幅指定フラグ 27 バス幅指定回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 13/16,13/28 G06F 13/36,13/38
Claims (8)
- 【請求項1】 外部メモリに対するアクセス手段の一部
として所定のバス幅をもつアドレスおよびデータの時分
割バスが接続される外部バス端子群と、電源投入時に内
部回路を初期化するための初期化信号を入力する初期化
端子と、複数の領域に分割された前記外部メモリの各ア
ドレス空間の領域に対応した前記バス幅を指定する書き
換え可能なバス幅指定フラグ手段と、アクセスしようと
する前記外部メモリのアドレスおよび前記バス幅指定フ
ラグ手段で生成したバス幅情報の状態に応じて前記外部
メモリのリード、ライトのタイミングを制御するバス幅
選択制御手段と、前記初期化後の通常動作時は任意の信
号入出力の専用端子であり、さらにこの端子に前記初期
化信号が解除された直後のみ前記バス幅指定フラグ手段
を初期状態のバス幅指定値に設定するための一定電圧を
与える少なくとも抵抗手段が電源電位または接地電位に
接続された入力端子となるバス幅指定端子と、を備える
ことを特徴とするマイクロコンピュータ。 - 【請求項2】 前記バス幅指定フラグ手段は、前記初期
化信号を解除した直後に前記バス幅指定端子に与えられ
る2値論理レベルのうちの一方レベルに応じてセットさ
れ他方レベルに応じてリセットされる書き換え可能なフ
ラグであり、前記バス幅選択制御手段は、内部バス上の
アドレス情報および前記バス幅指定フラグ手段の設定値
に応じて前記バス幅情報を生成するバス幅判定回路と、
このバス幅判定回路の出力情報と前記内部バス上の情報
とに応じて前記外部バス上のデータの入出力と前記外部
メモリのリード、ライトのタイミングを制御する制御信
号群を出力するための制御動作を行うバス制御回路と、
からなる請求項1記載のマイクロコンピュータ。 - 【請求項3】 前記通常動作時は任意の信号入出力の専
用端子であり、前記初期化信号が解除された直後のみ前
記バス幅指定フラグを初期状態のバス幅指定値に初期化
するための前記バス幅指定端子を有することにより、前
記バス幅を選択するバスサイジング機能を内蔵しないマ
イクロコンピュータとのピン互換性を保持する請求項1
記載のマイクロコンピュータ。 - 【請求項4】 所定のバス幅をもつアドレスおよびデー
タの時分割バスをアドレスバスとデータバスとにそれぞ
れ分離して構成するとき、データを入出力する外部バス
端子は前記データを時分割で入出力するデータ時分割バ
ス端子とする請求項1記載のマイクロコンピュータ。 - 【請求項5】 少なくとも3種類以上の前記バス幅をも
つ前記外部メモリを接続することができ、かつ前記バス
幅指定端子を2本以上設け、さらに複数の前記バス幅指
定フラグ手段を前記外部メモリ領域の1領域当たり2ビ
ット以上設けるとともに複数の前記バス幅指定端子を他
の機能端子として使用する請求項1記載のマイクロコン
ピュータ。 - 【請求項6】 前記バス幅指定端子から前記バス幅指定
フラグに設定される前記初期状態のバス幅設定情報は、
前記外部メモリのアクセスタイミングとは非同期である
請求項1記載のマイクロコンピュータ。 - 【請求項7】 外部メモリに対するアクセス手段の一部
として所定のバス幅をもつアドレスおよびデータの時分
割バスが接続される外部バス端子群と、電源投入時に内
部回路を初期化するための初期化信号を入力する初期化
端子と、前記初期化後の通常動作時は任意の信号入出力
の専用端子であり、さらにこの端子に前記初期化信号が
解除された直後のみ初期状態のバス幅指定値に設定する
ための一定電圧を与える少なくとも抵抗手段が電源電位
または接地電位に接続された入力端子となるバス幅指定
端子と、前記初期化信号に応答して内蔵のCPUにより
初期化されかつ複数の領域に分割された前記外部メモリ
の各アドレス空間の領域に対応した前記バス幅を指定す
る書き換え可能な前記バス幅指定フラグ手段と、前記バ
ス幅指定端子の端子レベルを初期状態のバス幅指定情報
として前記初期化信号の解除タイミングに同期して取り
込み保持するラッチ手段と、内部バス上のアドレス情報
および前記バス幅指定フラグ手段の設定値に応じて前記
バス幅情報を生成するバス幅判定回路と、前記初期化信
号で初期化されるとともに前記CPUによりアクティブ
状態に設定される書き換え可能なバス幅指定許可フラグ
手段と、このバス幅指定許可フラグ手段が初期状態の時
には前記ラッチ手段が出力する前記初期状態のバス幅指
定情報を選択出力し、前記バス幅指定許可フラグ手段が
前記アクティブ状態に設定された時には前記バス幅判定
回路の出力信号であってバス幅初期化後の実行プログラ
ムで設定されたバス幅指定情報を選択出力するセレクト
手段と、このセレクト手段の出力情報と前記内部バス上
の情報とに応じて前記外部バス上のデータの入出力と前
記外部メモリのリード、ライトの各タイミング制御用の
制御信号群を出力するための制御動作を行うバス制御回
路と、を備えて構成されることを特徴とするマイクロコ
ンピュータ。 - 【請求項8】 前記バス幅指定フラグ手段の初期化を、
前記バス幅指定端子から与えられる一定電圧に代えて前
記CPUから行うことにより、前記バス幅を選択するバ
スサイジング機能が、前記メモリ領域を任意の領域数に
分割して前記バス幅を制御する場合または任意のアドレ
ス空間を有する場合のいずれかに適用される請求項7記
載のマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23578292A JP3182906B2 (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23578292A JP3182906B2 (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0683765A JPH0683765A (ja) | 1994-03-25 |
JP3182906B2 true JP3182906B2 (ja) | 2001-07-03 |
Family
ID=16991168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23578292A Expired - Fee Related JP3182906B2 (ja) | 1992-09-03 | 1992-09-03 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3182906B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101935605B1 (ko) * | 2018-08-01 | 2019-01-04 | (주)이지기술 | Ict 스마트팜 작물 재배 자동화 시스템 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6738587B2 (ja) * | 2016-12-07 | 2020-08-12 | 株式会社平和 | 遊技機 |
JP6823756B2 (ja) * | 2020-10-19 | 2021-02-03 | 株式会社平和 | 遊技機 |
-
1992
- 1992-09-03 JP JP23578292A patent/JP3182906B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101935605B1 (ko) * | 2018-08-01 | 2019-01-04 | (주)이지기술 | Ict 스마트팜 작물 재배 자동화 시스템 |
Also Published As
Publication number | Publication date |
---|---|
JPH0683765A (ja) | 1994-03-25 |
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