JPS6315620B2 - - Google Patents
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- Publication number
- JPS6315620B2 JPS6315620B2 JP54149834A JP14983479A JPS6315620B2 JP S6315620 B2 JPS6315620 B2 JP S6315620B2 JP 54149834 A JP54149834 A JP 54149834A JP 14983479 A JP14983479 A JP 14983479A JP S6315620 B2 JPS6315620 B2 JP S6315620B2
- Authority
- JP
- Japan
- Prior art keywords
- priority
- input
- output
- storage device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Bus Control (AREA)
- Logic Circuits (AREA)
Description
本発明は電子計算機等に用いられる優先回路に
関する。 入力端子に対して各々の異なる優先順位を持つ
複数の入力端子に信号が加わつた時、最も高い順
先順位を有する入力端子に対応した出力端子に信
号が出力される優先入力順位判定回路の従来例を
第１図に示す。互に異なる優先順位を持つ３本の
入力端子１，２，３の優先順位が１＞２＞３であ
るとき入力端子１，２，３と各入力端子に対応し
た出力端子１１，１２，１３の真理値表は次の様
になる。
関する。 入力端子に対して各々の異なる優先順位を持つ
複数の入力端子に信号が加わつた時、最も高い順
先順位を有する入力端子に対応した出力端子に信
号が出力される優先入力順位判定回路の従来例を
第１図に示す。互に異なる優先順位を持つ３本の
入力端子１，２，３の優先順位が１＞２＞３であ
るとき入力端子１，２，３と各入力端子に対応し
た出力端子１１，１２，１３の真理値表は次の様
になる。
【表】
入力２及び入力３に示した×印は、論理１又は
０いずれの場合も成り立つ事を示す。優先順位の
高い入力信号が論理１であると、より低い優先順
位の信号にかかわらず出力が決定される事がわか
る。この例では入力の優先順位は１＞２＞３であ
るから、入力１が論理１であれば１に対応した出
力１１は論理１であるが、他の論理出力１２，１
３は論理０となる。第１図の回路では、優先順位
は１＞２＞３であり、最も高い優先順位の入力１
が論理１であると出力１１は論理１であるが他の
アンドゲート１２，１３の入力に入力１の反転出
力１４による論理０が加わるためアンドゲート出
力１２＝１３＝論理０となる。第１図に示す優先
入力順位判定回路では、優先順位の決定された入
力端子に所定の入力信号を接続すれば良い。しか
しその反面入力信号の優先順位を変更しようとす
るとたとえば、優先順位を１＞２＞３を２＞１＞
３とするには第２図の様に接続を変更しなければ
ならず、電子部品を搭載したプリント基板上の配
線を変更する事は事実上不可能に近く、またプリ
ント板の入力端子線を変更するのは非常に繁雑で
ある。 本発明の目的は優先順位を任意に設定する事が
できるとともに、優先順位の異なる複数の入力信
号が同時に入力されても定められた優先順位に従
つて判定出力を出すことが可能な優先回路を提供
することである。 本発明によれば、ｎ（ｎ≧２）個の優先入力信
号の組み合わせがアドレスとして印加され、これ
に応答してｎ個の判定出力信号を出力する記憶装
置と、該記憶装置の各アドレスに前記優先入力信
号の優先順位に従つた真理値表を書き込む回路と
を有し、前記記憶装置に印加される前記優先入力
信号の組み合せによつて指定されたアドレスに記
憶されているＮ個の情報が前記判定出力信号とし
て出力されることを特徴とする優先回路が得られ
る。 上記記憶装置の真理値表は任意に書き換えるこ
とができ、かつ優先順位の異なる複数の入力信号
が記憶装置に同時に印加されたとしても、その中
で最も順位が高いと定められた信号だけが真理値
表に従つて判定出力として出力されるから、同時
に多重の入力信号の存在を許し、かつそれを正し
く判定することができる。 次に本発明の実施例を説明する。 第３図は本発明の一実施例を示すブロツク図で
ある。後述の記憶装置２０″のアドレス切換回路
４０″は、後述の記憶装置２０″の読み書き制御信
号（以下Ｒ／Ｗ信号）１８″により優先入力１″〜
３″側又は書き込みアドレス信号３１″〜３３″側
の信号を選択し記憶装置２０″のアドレス入力へ
伝える。Ｒ／Ｗ信号１８″が読み出し（＝論理１）
のとき、優先入力信号１″〜３″をアンドグート４
７″〜４９″→オアゲート４１″〜４３″を通して選
択された信号を記憶装置２０″のアドレス入力に
加え、優先入力信号１″〜３″の優先順位に従つた
真理値表を記憶している記憶装置２０″の内容が
読み出され、優先入力信号１１″〜１３″の判定出
力を１１″〜１３″に出力する。Ｒ／Ｗ信号１８″
が書き込み（＝論理０）のとき、インバータ
19″の出力が論理１となり、アドレス切換回路４
０″は、書き込みアドレス信号３１″〜３３″をア
ンドゲート４４″〜４６″→オアゲート４１″〜４
３″を通して記憶装置２０″のアドレス入力に加わ
る。このとき記憶装置２０″はＲ／Ｗ信号１８″が
書き込みであるので、書き込みアドレス信号３
１″〜３３″で制御されたアドレスに書き込みデー
タ２１″〜２３″が書き込まれる。第１図、第２図
と同様な優先順位判定出力を得るには、第４図、
第５図に示す様な真理値表に示したデータを記憶
装置に書き込めば良い。第４図の真理値表を記憶
させたとき、入力１″が論理１であれば他の入力
２″，入力３″がどの様な組合せのときにも、出力
３１″＝１，出力３２″＝０，出力３３″＝０とな
り、他の入力の組合せのときも第１図の回路と同
様な判定出力が得られる事がわかる。この様に記
憶装置に記憶させた優先順位判定の真理値表を変
更する事により入力信号の優先順位を簡単に変更
する事が可能である。 以上の説明で明らかな様に優先順位判定回路を
書換え可能な記憶装置で構成する事により配線等
の変更なく簡単に素早く優先順位を変更する事が
できる。
０いずれの場合も成り立つ事を示す。優先順位の
高い入力信号が論理１であると、より低い優先順
位の信号にかかわらず出力が決定される事がわか
る。この例では入力の優先順位は１＞２＞３であ
るから、入力１が論理１であれば１に対応した出
力１１は論理１であるが、他の論理出力１２，１
３は論理０となる。第１図の回路では、優先順位
は１＞２＞３であり、最も高い優先順位の入力１
が論理１であると出力１１は論理１であるが他の
アンドゲート１２，１３の入力に入力１の反転出
力１４による論理０が加わるためアンドゲート出
力１２＝１３＝論理０となる。第１図に示す優先
入力順位判定回路では、優先順位の決定された入
力端子に所定の入力信号を接続すれば良い。しか
しその反面入力信号の優先順位を変更しようとす
るとたとえば、優先順位を１＞２＞３を２＞１＞
３とするには第２図の様に接続を変更しなければ
ならず、電子部品を搭載したプリント基板上の配
線を変更する事は事実上不可能に近く、またプリ
ント板の入力端子線を変更するのは非常に繁雑で
ある。 本発明の目的は優先順位を任意に設定する事が
できるとともに、優先順位の異なる複数の入力信
号が同時に入力されても定められた優先順位に従
つて判定出力を出すことが可能な優先回路を提供
することである。 本発明によれば、ｎ（ｎ≧２）個の優先入力信
号の組み合わせがアドレスとして印加され、これ
に応答してｎ個の判定出力信号を出力する記憶装
置と、該記憶装置の各アドレスに前記優先入力信
号の優先順位に従つた真理値表を書き込む回路と
を有し、前記記憶装置に印加される前記優先入力
信号の組み合せによつて指定されたアドレスに記
憶されているＮ個の情報が前記判定出力信号とし
て出力されることを特徴とする優先回路が得られ
る。 上記記憶装置の真理値表は任意に書き換えるこ
とができ、かつ優先順位の異なる複数の入力信号
が記憶装置に同時に印加されたとしても、その中
で最も順位が高いと定められた信号だけが真理値
表に従つて判定出力として出力されるから、同時
に多重の入力信号の存在を許し、かつそれを正し
く判定することができる。 次に本発明の実施例を説明する。 第３図は本発明の一実施例を示すブロツク図で
ある。後述の記憶装置２０″のアドレス切換回路
４０″は、後述の記憶装置２０″の読み書き制御信
号（以下Ｒ／Ｗ信号）１８″により優先入力１″〜
３″側又は書き込みアドレス信号３１″〜３３″側
の信号を選択し記憶装置２０″のアドレス入力へ
伝える。Ｒ／Ｗ信号１８″が読み出し（＝論理１）
のとき、優先入力信号１″〜３″をアンドグート４
７″〜４９″→オアゲート４１″〜４３″を通して選
択された信号を記憶装置２０″のアドレス入力に
加え、優先入力信号１″〜３″の優先順位に従つた
真理値表を記憶している記憶装置２０″の内容が
読み出され、優先入力信号１１″〜１３″の判定出
力を１１″〜１３″に出力する。Ｒ／Ｗ信号１８″
が書き込み（＝論理０）のとき、インバータ
19″の出力が論理１となり、アドレス切換回路４
０″は、書き込みアドレス信号３１″〜３３″をア
ンドゲート４４″〜４６″→オアゲート４１″〜４
３″を通して記憶装置２０″のアドレス入力に加わ
る。このとき記憶装置２０″はＲ／Ｗ信号１８″が
書き込みであるので、書き込みアドレス信号３
１″〜３３″で制御されたアドレスに書き込みデー
タ２１″〜２３″が書き込まれる。第１図、第２図
と同様な優先順位判定出力を得るには、第４図、
第５図に示す様な真理値表に示したデータを記憶
装置に書き込めば良い。第４図の真理値表を記憶
させたとき、入力１″が論理１であれば他の入力
２″，入力３″がどの様な組合せのときにも、出力
３１″＝１，出力３２″＝０，出力３３″＝０とな
り、他の入力の組合せのときも第１図の回路と同
様な判定出力が得られる事がわかる。この様に記
憶装置に記憶させた優先順位判定の真理値表を変
更する事により入力信号の優先順位を簡単に変更
する事が可能である。 以上の説明で明らかな様に優先順位判定回路を
書換え可能な記憶装置で構成する事により配線等
の変更なく簡単に素早く優先順位を変更する事が
できる。
第１図および第２図は従来の優先回路を示す
図、第３図は本発明の一実施例を示す回路図、第
４図および第５図は第３図の回路に対する動作例
を示す図である。 １，２，３……入力端子、１１〜１３……出力
端子。
図、第３図は本発明の一実施例を示す回路図、第
４図および第５図は第３図の回路に対する動作例
を示す図である。 １，２，３……入力端子、１１〜１３……出力
端子。
Claims (1)
- １ ｎ（ｎ≧２）個の優先入力信号の組み合わせ
がアドレスとして印加され、これに応答してｎ個
の判定出力信号を出力する記憶装置と、該記憶装
置の各アドレスに前記優先入力信号の優先順位に
従つた真理値表を書き込む回路とを有し、前記記
憶装置に印加される前記優先入力信号の組み合せ
によつて指定されたアドレスに記憶されているＮ
個の情報が前記判定出力信号として出力されるこ
とを特徴とする優先回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983479A JPS5672745A (en) | 1979-11-19 | 1979-11-19 | Priority circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983479A JPS5672745A (en) | 1979-11-19 | 1979-11-19 | Priority circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5672745A JPS5672745A (en) | 1981-06-17 |
| JPS6315620B2 true JPS6315620B2 (ja) | 1988-04-05 |
Family
ID=15483674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14983479A Granted JPS5672745A (en) | 1979-11-19 | 1979-11-19 | Priority circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5672745A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478329A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Interruption controller |
| JPH01222342A (ja) * | 1988-03-02 | 1989-09-05 | Pfu Ltd | データ処理装置 |
| JPH02247736A (ja) * | 1989-03-22 | 1990-10-03 | Sharp Corp | マスクプログラマブル割り込みコントローラ |
-
1979
- 1979-11-19 JP JP14983479A patent/JPS5672745A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5672745A (en) | 1981-06-17 |
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