JPH05159042A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、画像データの転送に時間をかけず
に高速な画像データ処理を行うことを目的とする。 【構成】 この発明は、複数の画像処理部１７，１８を
バスに選択的に接続する複数のバススイッチ２１〜２
４，２６〜２９と、複数の画像処理部１７，１８に対応
して設けられ、マイクロコンピュータ１１からの命令を
格納してこの命令で各々対応する複数の画像処理部１
７，１８及び複数のバススイッチ２１〜２４，２６〜２
９を制御することによって、複数の画像処理部１７，１
８を互いに選択的に接続させて複数の画像処理部１７，
１８に各々相手のメモリ３３，３４から処理元の画像デ
ータを読み取らせて処理させた後に自己のメモリ３３，
３４に格納させる複数のコントロールレジスタ１９，２
０とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の画像処理部を有す
る画像処理装置に関する。

【０００２】

【従来の技術】従来、画像処理装置には、画像データを
複数の画像処理部に順次に転送しながら各画像処理部で
画像データの各処理を分割して順次に行うものがある。
この画像処理装置では、例えば、画像データの２値化処
理，フィルタ処理，座標変換処理等の処理を複数の画像
処理部で行う。また、高速な画像データ処理を行う場合
は、通常、各画像処理部内にメモリを設けてこのメモリ
に処理元（処理前）の画像データと処理後の画像データ
とを格納している。

【０００３】

【発明が解決しようとする課題】上記画像処理装置で
は、画像データを複数の画像処理部に順次に転送しなが
ら各画像処理部で画像データの各処理を分割して順次に
行うので、ある画像処理部で処理してメモリに格納した
画像データを次の画像処理部で処理する場合に、その画
像データを前者の画像処理部におけるメモリから後者の
画像処理部へ転送しなければならず、画像データの転送
に時間がかかって画像データの処理が遅くなる。

【０００４】本発明は上記欠点を改善し、画像データの
転送に時間がかからなくて高速な画像データ処理を行う
ことができる画像処理装置を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、処理元の画像データと処理
後の画像データとを格納するメモリを各々有する複数の
画像処理部と、この複数の画像処理部に画像データを順
次に処理させるマイクロコンピュータとを具備した画像
処理装置において、前記複数の画像処理部をバスに選択
的に接続する複数のバススイッチと、前記複数の画像処
理部に対応して設けられ、前記マイクロコンピュータか
らの命令を格納してこの命令で各々対応する前記複数の
画像処理部及び前記複数のバススイッチを制御すること
によって、前記複数の画像処理部を互いに選択的に接続
させて前記複数の画像処理部に各々相手のメモリから処
理元の画像データを読み取らせて処理させた後に自己の
メモリに格納させる複数のコントロールレジスタとを備
えたものである。

【０００６】

【作用】複数のコントロールレジスタがマイクロコンピ
ュータからの命令を格納してこの命令で各々対応する複
数の画像処理部及び複数のバススイッチを制御すること
によって、複数の画像処理部を互いに選択的に接続させ
て複数の画像処理部に各々相手のメモリから処理元の画
像データを読み取らせて処理させた後に自己のメモリに
格納させる。

【０００７】

【実施例】図１は本発明の一実施例を示す。この実施例
は、マイクロコンピュータ（以下ＣＰＵと呼ぶ）１１、
複数のバス１２〜１４、複数の画像処理回路１５，１６
により構成され、画像処理回路１５，１６はそれぞれ画
像処理部１７，１８、コントロールレジスタ１９，２０
およびバススイッチ２１〜２５，２６〜３０により構成
される。画像処理部１７，１８はそれぞれ画像処理演算
回路３１，３２、フレームメモリ３３，３４、ソースア
ドレス発生回路３５，３６およびディスティネーション
アドレス発生回路３７，３８により構成される。バス１
２はＣＰＵ１１が各画像処理部１７，１８に対して命令
を出したりコントロールレジスタ１９，２０の値を読ん
だりするために使用する制御用バスであり、ＣＰＵ１１
とコントロールレジスタ１９，２０とが接続されてい
る。バス１３は画像データをＣＰＵ１１、画像処理部１
７，１８の各間でやり取りするために使用されるバスで
あり、バス１４と同等なバスである。バス１４は画像デ
ータをＣＰＵ１１、画像処理部１７，１８の各間でやり
取りするために使用されるバスであり、バス１３が使用
されているときに使用される。

【０００８】バス１３はＣＰＵ１１が接続され、かつバ
ススイッチ２１を介して画像処理演算回路３１及びソー
スアドレス発生回路３５が接続されるとともに、バスス
イッチ２３を介してフレームメモリ３３が接続される。
さらに、バス１３はバススイッチ２６を介して画像処理
演算回路３２及びソースアドレス発生回路３６が接続さ
れ、バススイッチ２８を介してフレームメモリ３４が接
続される。また、バス１４はＣＰＵ１１が接続され、か
つバススイッチ２２を介して画像処理演算回路３１及び
ソースアドレス発生回路３５が接続されるとともに、バ
ススイッチ２４を介してフレームメモリ３３が接続され
る。さらに、バス１４はバススイッチ２７を介して画像
処理演算回路３２及びソースアドレス発生回路３６が接
続され、バススイッチ２９を介してフレームメモリ３４
が接続される。

【０００９】ＣＰＵ１１はシステム全体の制御とバス１
２〜１４の調停を行い、画像処理部１７，１８は画像デ
ータの２値化処理，フィルタ処理，座標変換処理等の処
理を複数の処理に分割して各処理をＣＰＵ１１からの命
令により１つの処理づつ行う機能を個別に有している。
コントロールレジスタ１９，２０はＣＰＵ１１からの命
令を格納してこの命令により画像処理部１７，１８およ
びバススイッチ２１〜２５，２６〜３０を制御する。ソ
ースアドレス発生回路３５，３６は処理すべき処理元
（処理前）の画像データ、例えばカメラから入力された
画像データのフレームメモリ３３，フレームメモリ３４
に対する格納先のアドレスを指定するためのアドレス発
生回路であり、ディスティネーションアドレス発生回路
３７，３８は処理後の画像データのフレームメモリ３
３，３４に対する格納先のアドレスを指定するためのア
ドレス発生回路である。画像処理演算回路３１，３２は
画像データの２値化処理，フィルタ処理，座標変換処理
等の処理を複数の処理に分割して各処理をＣＰＵ１１か
らの命令により１つの処理づつ行う機能を個別に有し、
フレームメモリ３３，３４は画像データを格納するため
のメモリである。

【００１０】バススイッチ２１，２６はソースアドレス
発生回路３５，３６から発生したアドレス信号及びバス
コントロール信号をバス１３へ出力し、バス１３からの
データ信号を画像処理演算回路３１，３２へ入力するた
めのバススイッチである。バススイッチ２５，３０はデ
ィスティネーションアドレス発生回路３７，３８から発
生したアドレス信号及びバスコントロール信号をフレー
ムメモリ３３，３４へ入力し、画像処理演算回路３１，
３２から出力された処理結果の画像データをフレームメ
モリ３３，３４へ入力するためのバススイッチである。
バススイッチ２３，２８はバス１３からのアドレス・デ
ータ・コントロール信号をフレームメモリ３３，３４へ
入力し、フレームメモリ３３，３４からのアドレス・デ
ータ・コントロール信号をバス１３へ出力するためのバ
ススイッチである。

【００１１】バススイッチ２２，２７はソースアドレス
発生回路３５，３６から発生したアドレス信号及びバス
コントロール信号をバス１４へ出力し、バス１４からの
データ信号を画像処理演算回路３１，３２へ入力するた
めのバススイッチである。バススイッチ２４，２９はバ
ス１４からのアドレス・データ・コントロール信号をフ
レームメモリ３３，３４へ入力し、フレームメモリ３
３，３４からのアドレス・データ・コントロール信号を
バス１４へ出力するためのバススイッチである。

【００１２】次にこの実施例の動作について説明する。
ＣＰＵ１１は各画像処理回路１５，１６におけるコント
ロールレジスタ１９，２０へバス１２を介して命令を出
力して格納させる。各画像処理回路１５，１６ではコン
トロールレジスタ１９，２０はＣＰＵ１１により格納さ
れた命令によりバススイッチ２１〜２５，２６〜３０を
オン／オフ制御するとともに、ソースアドレス発生回路
３５，３６にアドレス信号及びバスコントロール信号を
発生させたりディスティネーションアドレス発生回路３
７，３８にアドレス信号及びバスコントロール信号を発
生させたりし、さらに画像処理演算回路３１，３２に画
像データの演算処理を行わせる。

【００１３】この場合、通常はバススイッチ２２，２
４，２７，２９がオフでバス１３にソースアドレス発生
回路３５，３６や画像処理演算回路３１，３２、フレー
ムメモリ３３，３４が接続されていない。そして、例え
ば、バススイッチ２１がコントロールレジスタ１９から
の命令によりオンとなって画像処理演算回路３１がコン
トロールレジスタ１９からの命令によりＣＰＵ１１から
バス１３，バススイッチ２１を介して入力された画像デ
ータについて処理をする。さらに、バススイッチ２５が
コントロールレジスタ１９からの命令によりオンとなっ
て画像処理演算回路３１が処理結果の画像データをバス
スイッチ２５を介してフレームメモリ３３ヘディスティ
ネーションアドレス発生回路３７からのアドレス信号及
びバスコントロール信号に従って格納する。

【００１４】同様に、バススイッチ２６がコントロール
レジスタ２０からの命令によりオンとなって画像処理演
算回路３２がコントロールレジスタ２０からの命令によ
りＣＰＵ１１からバス１３，バススイッチ２６を介して
入力された画像データについて処理をする。さらに、バ
ススイッチ３０がコントロールレジスタ２０からの命令
によりオンとなって画像処理演算回路３２が処理結果の
画像データをバススイッチ３０を介してフレームメモリ
３４ヘディスティネーションアドレス発生回路３８から
のアドレス信号及びバスコントロール信号に従って格納
する。

【００１５】また、ＣＰＵ１１は図２に示すようにバス
１２を介してコントロールレジスタ１９へ命令を出力し
てバススイッチ２１をオンさせ、かつ、バス１２を介し
てコントロールレジスタ２０へ命令を出力してバススイ
ッチ２８をオンさせる。次に、ＣＰＵ１１は画像処理演
算回路３１に対して画像処理部１８内のフレームメモリ
３４からの画像データを演算処理させてその結果をフレ
ームメモリ３３に格納させるように命令をバス１２を介
してコントロールレジスタ１９へ命令を出力し、バス１
２を介してコントロールレジスタ１９へ命令を出力して
バススイッチ２５をオンさせる。そして、ソースアドレ
ス発生回路３５がコントロールレジスタ１９からの命令
によりアドレス信号及びバスコントロール信号を発生
し、このアドレス信号及びバスコントロール信号がバス
スイッチ２１，バス１３，バススイッチ２８を介してフ
レームメモリ３４に出力されてフレームメモリ３４のア
ドレスが指定される。

【００１６】フレームメモリ３４はその指定されたアド
レスから画像データを読み出し、この画像データがバス
スイッチ２８，バス１３，バススイッチ２１を介して画
像処理演算回路３１へ入力される。画像処理演算回路３
１はその入力された画像データについてコントロールレ
ジスタ１９からの命令による処理を行う。ディスティネ
ーションアドレス発生回路３７はコントロールレジスタ
１９からの命令によりアドレス信号及びバスコントロー
ル信号を発生し、このアドレス信号及びバスコントロー
ル信号がバススイッチ２５を介してフレームメモリ３３
に出力されてフレームメモリ３３のアドレスが指定され
る。画像処理演算回路３１は処理後の画像データをバス
スイッチ２５を介してフレームメモリ３３へディスティ
ネーションアドレス発生回路３７からのアドレス信号及
びバスコントロール信号に従って格納する。

【００１７】同様に、ＣＰＵ１１はバス１２を介してコ
ントロールレジスタ２０へ命令を出力してバススイッチ
２６をオンさせ、かつ、バス１２を介してコントロール
レジスタ２０へ命令を出力してバススイッチ２３をオン
させる。次に、ＣＰＵ１１は画像処理演算回路３２に対
して画像処理部１７内のフレームメモリ３３からの画像
データを演算処理させてその結果をフレームメモリ３４
に格納させるように命令をバス１２を介してコントロー
ルレジスタ２０へ命令を出力し、バス１２を介してコン
トロールレジスタ２０へ命令を出力してバススイッチ３
０をオンさせる。そして、ソースアドレス発生回路３６
がコントロールレジスタ２０からの命令によりアドレス
信号及びバスコントロール信号を発生し、このアドレス
信号及びバスコントロール信号がバススイッチ２６，バ
ス１３，バススイッチ２３を介してフレームメモリ３３
に出力されてフレームメモリ３３のアドレスが指定され
る。

【００１８】フレームメモリ３３はその指定されたアド
レスから画像データを読み出し、この画像データがバス
スイッチ２３，バス１３，バススイッチ２６を介して画
像処理演算回路３２へ入力される。画像処理演算回路３
２はその入力された画像データについてコントロールレ
ジスタ２０からの命令による処理を行う。ディスティネ
ーションアドレス発生回路３８はコントロールレジスタ
２０からの命令によりアドレス信号及びバスコントロー
ル信号を発生し、このアドレス信号及びバスコントロー
ル信号がバススイッチ３０を介してフレームメモリ３４
に出力されてフレームメモリ３４のアドレスが指定され
る。画像処理演算回路３２は処理後の画像データをバス
スイッチ３０を介してフレームメモリ３４へディスティ
ネーションアドレス発生回路３８からのアドレス信号及
びバスコントロール信号に従って格納する。

【００１９】また、ＣＰＵ１１は画像処理回路１５又は
画像処理回路１６でバス１３を使用している時には他の
画像処理回路１６又は画像処理回路１５にバス１４を使
用させる。すなわち、ＣＰＵ１１は画像処理回路１５に
てバススイッチ２１，２３をオンさせてバス１３を使用
させている時には画像処理回路１６にてバススイッチ２
７，２９をオンさせてバス１４を使用させ、また、画像
処理回路１６にてバススイッチ２６，２８をオンさせて
バス１３を使用させている時には画像処理回路１５にて
バススイッチ２２，２４をオンさせてバス１４を使用さ
せる。

【００２０】この実施例では、画像処理回路１５，１６
が互いに相手のフレームメモリ３３，３４を直接にアク
セスして画像データを読み取るので、画像処理回路１
５，１６の間で画像データの転送を行う時間を無くすこ
とができる。しかも、バススイッチ２１〜２４，２６〜
２９により２つのバス１３，１４に対してそれぞれフレ
ームメモリ３３，３４を一度に１つしか接続しないの
で、アドレス信号の上位ビットが必要なくなり、画像処
理回路１５，１６を２個だけでなく３個以上に増やして
もフレームメモリ３３，３４のアドレス空間を広げる必
要が無くて画像処理回路を任意に追加することが容易に
なる。

【００２１】

【発明の効果】以上のように請求項１記載の発明によれ
ば、処理元の画像データと処理後の画像データとを格納
するメモリを各々有する複数の画像処理部と、この複数
の画像処理部に画像データを順次に処理させるＣＰＵと
を具備した画像処理装置において、前記複数の画像処理
部をバスに選択的に接続する複数のバススイッチと、前
記複数の画像処理部に対応して設けられ、前記ＣＰＵか
らの命令を格納してこの命令で各々対応する前記複数の
画像処理部及び前記複数のバススイッチを制御すること
によって、前記複数の画像処理部を互いに選択的に接続
させて前記複数の画像処理部に各々相手のメモリから処
理元の画像データを読み取らせて処理させた後に自己の
メモリに格納させる複数のコントロールレジスタとを備
えたので、画像データの転送に時間がかからなくて高速
な画像データ処理を行うことができる。しかも、複数の
画像処理部をバスに選択的に接続することにより、画像
処理部を任意に追加することが容易になる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】同実施例の動作フローの一部を示すフローチャ
ートである。

【符号の説明】

１１ ＣＰＵ １３，１４ バス １７，１８ 画像処理部 １９，２０ コントロールレジスタ ２１〜２４，２６〜２９ バススイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】処理元の画像データと処理後の画像データ
   とを格納するメモリを各々有する複数の画像処理部と、
   この複数の画像処理部に画像データを順次に処理させる
   マイクロコンピュータとを具備した画像処理装置におい
   て、 前記複数の画像処理部をバスに選択的に接続する複数の
   バススイッチと、 前記複数の画像処理部に対応して設けられ、前記マイク
   ロコンピュータからの命令を格納してこの命令で各々対
   応する前記複数の画像処理部及び前記複数のバススイッ
   チを制御することによって、前記複数の画像処理部を互
   いに選択的に接続させて前記複数の画像処理部に各々相
   手のメモリから処理元の画像データを読み取らせて処理
   させた後に自己のメモリに格納させる複数のコントロー
   ルレジスタとを備えたことを特徴とする画像処理装置。