JPS6074577A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- 239000000758 substrate Substances 0.000 claims description 8
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、電気的書替えを可能とした不揮発性半導体メ
モリ装置に関する。
モリ装置に関する。
［発明の技術的背景とその問題点］
従来、電気的書替え可能とした不揮発性半導体メモリの
メモリセルとして第１図に示すものが知られている。Ｐ
形Ｓ１基板１にソース、ドレインとなる高濃度Ｎ層３．
４が形成され、この上にゲート絶縁膜を介して浮遊ゲー
ト５が形成されている。２はフィールド絶縁層である。
メモリセルとして第１図に示すものが知られている。Ｐ
形Ｓ１基板１にソース、ドレインとなる高濃度Ｎ層３．
４が形成され、この上にゲート絶縁膜を介して浮遊ゲー
ト５が形成されている。２はフィールド絶縁層である。
浮遊ゲート５の上には、更にゲート絶縁膜を介して浮遊
ゲート５と容量結合する第１の制御ゲート６と第２の制
御ゲート７が積層されている。８はソースとなるＮ層３
と連続的に形成された書替え電極となる高濃度Ｎ層であ
って、このＮ層８に前記浮遊ゲート５がトンネル効果を
生じる程度の薄いゲート絶縁膜を介して対向している。
ゲート５と容量結合する第１の制御ゲート６と第２の制
御ゲート７が積層されている。８はソースとなるＮ層３
と連続的に形成された書替え電極となる高濃度Ｎ層であ
って、このＮ層８に前記浮遊ゲート５がトンネル効果を
生じる程度の薄いゲート絶縁膜を介して対向している。
このメモリセルの動作は次の通りである。書込みは、第
１及び第２の制御ゲート６及び７に高電位（約２０ｖ）
を与え、書込み電極であるＮ層８゜即ちソースであるＮ
層３を接地電位とする。これにより、Ｎ層８からトンネ
ル効果により電子が浮遊ゲート５に注入される。消去は
、第１及び第２の制御ゲート６．７を接地電位とし、Ｎ
層８に高電位を与えて浮遊ゲート５の電子をＮ層８に放
出させることにより行なう。
１及び第２の制御ゲート６及び７に高電位（約２０ｖ）
を与え、書込み電極であるＮ層８゜即ちソースであるＮ
層３を接地電位とする。これにより、Ｎ層８からトンネ
ル効果により電子が浮遊ゲート５に注入される。消去は
、第１及び第２の制御ゲート６．７を接地電位とし、Ｎ
層８に高電位を与えて浮遊ゲート５の電子をＮ層８に放
出させることにより行なう。
このメモリセルは等価的に第２図のように表わすことが
できる。ＣＧ１．ＣＧ２がそれぞれ第１゜第２の制御ゲ
ート６．７であり、ＦＧが浮遊ゲート５であり、Ｓがソ
ース及び書替え電極としてのＮ層３、Ｄがドレインとし
てのＮ１１４である。このメモリセルをマトリクス配列
したときの等価回路は、第３図のように表わされる。図
はメモリセルがＭｌ、Ｍ２．Ｍ３．Ｍ４の４ビツトの場
合である。図のように、第１の制御ゲートＣＧＩＩ。
できる。ＣＧ１．ＣＧ２がそれぞれ第１゜第２の制御ゲ
ート６．７であり、ＦＧが浮遊ゲート５であり、Ｓがソ
ース及び書替え電極としてのＮ層３、Ｄがドレインとし
てのＮ１１４である。このメモリセルをマトリクス配列
したときの等価回路は、第３図のように表わされる。図
はメモリセルがＭｌ、Ｍ２．Ｍ３．Ｍ４の４ビツトの場
合である。図のように、第１の制御ゲートＣＧＩＩ。
ＣＧ１２は行方向に共通接続され、第２の制御ゲートＣ
Ｇ２１．ＣＧ２２及びドレインＤ１．Ｄ２は列方向に共
通接続される。ソースＳは全て共通接続される。
Ｇ２１．ＣＧ２２及びドレインＤ１．Ｄ２は列方向に共
通接続される。ソースＳは全て共通接続される。
この構成において、例えばメモリセルＭ１に書込みを行
なう場合、ＣＧ１１及びＣＧ２１に高電位を与え、これ
以外のＣＧ１２．ＣＧ２２．ＤＩ。
なう場合、ＣＧ１１及びＣＧ２１に高電位を与え、これ
以外のＣＧ１２．ＣＧ２２．ＤＩ。
Ｄ２及びＳを接地電位とする。このとき非選択セルＭ２
〜Ｍ４のうち、Ｍ２とＭ３は制御ゲートの一つに高電位
が印加されたいわゆる半選択の状態になる。このような
半選択の状態では、書替え領域のゲート絶縁膜に少しで
はあるが電界がかかり、浮遊ゲートに少しずつ電子が注
入されて、メモリセルのしきい値が次第に上がってくる
。これにより、メモリセルの情報内容が反転してしまう
という問題があった。
〜Ｍ４のうち、Ｍ２とＭ３は制御ゲートの一つに高電位
が印加されたいわゆる半選択の状態になる。このような
半選択の状態では、書替え領域のゲート絶縁膜に少しで
はあるが電界がかかり、浮遊ゲートに少しずつ電子が注
入されて、メモリセルのしきい値が次第に上がってくる
。これにより、メモリセルの情報内容が反転してしまう
という問題があった。
消去の場合も同様の問題がある。即ち、メモリセルＭ１
の内容を消去する場合、ＣＧ１１及びＣＧ２１を接地電
位とし、ＣＧ１２．ＣＧ２２及びＳに高電位を与える。
の内容を消去する場合、ＣＧ１１及びＣＧ２１を接地電
位とし、ＣＧ１２．ＣＧ２２及びＳに高電位を与える。
このとき非選択セルＭ２〜Ｍ４のうちＭ２．Ｍ３は制御
ゲートの一つにだけ高電位が加わった半選択の状態とな
る。従ってこれらのセルでは浮遊ゲートの電子が次第に
放出され情報内容が反転してしまう。通常、書込みと消
去が頻繁に行われるが、１１０１１状態のセルでは前者
、１１１ Ｉ＋では後者の半選択状態がしきい値の変化
にきくので、次第に反転状態になってくるのである。以
上のような理由で従来の装置では、書替え回数の制限が
厳しい。
ゲートの一つにだけ高電位が加わった半選択の状態とな
る。従ってこれらのセルでは浮遊ゲートの電子が次第に
放出され情報内容が反転してしまう。通常、書込みと消
去が頻繁に行われるが、１１０１１状態のセルでは前者
、１１１ Ｉ＋では後者の半選択状態がしきい値の変化
にきくので、次第に反転状態になってくるのである。以
上のような理由で従来の装置では、書替え回数の制限が
厳しい。
第４図は実際にテストデバイスを用いて半選択状態での
しきい値変化を測定した結果である。
しきい値変化を測定した結果である。
このような問題を解決するため、書込み、消去に用いる
電圧を下げて半選択セルのしきい値の変化を小さくする
ことが考えられる。しかしこのようにすると、書込み時
間、消去時間が長くなり、けっきょく半選択状、態にあ
る時間が長くなって問題の解決にならない。
電圧を下げて半選択セルのしきい値の変化を小さくする
ことが考えられる。しかしこのようにすると、書込み時
間、消去時間が長くなり、けっきょく半選択状、態にあ
る時間が長くなって問題の解決にならない。
［発明の目的］
本発明は上記の点に鑑み、半選択セルでのしきい値変化
を大幅に減少させ、もって書替え回数を飛躍的に多くし
た不揮発性半導体メモリ装置を提５− 供することを目的とする。
を大幅に減少させ、もって書替え回数を飛躍的に多くし
た不揮発性半導体メモリ装置を提５− 供することを目的とする。
［発明の概要］
本発明は、選択された二つの制御ゲートに高電位を与え
、残りの制御ゲート及び書替え電極に低電位を与える書
込みモードにおいて、書替え電極に与える低電位を残り
の制御ゲートに与える低電位よりも高く設定する。また
、選択セルの二つの制御ゲートを低電位とし残りの制御
ゲート及び書替え電極に高電位を与える消去モードにお
いては、半選択セルの一つの制御ゲートに与えられる高
電位を書替え電極のそれより高く設定する。
、残りの制御ゲート及び書替え電極に低電位を与える書
込みモードにおいて、書替え電極に与える低電位を残り
の制御ゲートに与える低電位よりも高く設定する。また
、選択セルの二つの制御ゲートを低電位とし残りの制御
ゲート及び書替え電極に高電位を与える消去モードにお
いては、半選択セルの一つの制御ゲートに与えられる高
電位を書替え電極のそれより高く設定する。
［発明の効果コ
本発明によれば、半選択セルでのしきい値変化が小さく
なる結果、書替え回数の制限がゆるくなり、従って信頼
性の高い不揮発性半導体メモリ装置が得られる。
なる結果、書替え回数の制限がゆるくなり、従って信頼
性の高い不揮発性半導体メモリ装置が得られる。
［発明の実施例］
以下、本発明の詳細な説明する。メモリセルの構造及び
メモリアレイの構成は、第１図および第３図に示したも
のと変わらない。実際の書替え６一 例を第１０図に示す。８ビット書込み型の場合は行方向
のメモリセルを８分割して制御ゲートＣＧ２１〜ＣＧ２
２．ＣＧ２３〜ＣＧ２４をトランスファＭＯ８ＦＥＴを
介して束にする。Ｍｌ、Ｍ５のメモリセルを書替える場
合は第１０図（ａ）のようにＣＧ１１を低電位（Ｌ）、
ＣＧ１２を高電位（Ｈ）、ＣＧ２１．ＣＧ２３を低電位
、ＣＧ２２、ＣＧ２４を高電位、書替え電極Ｓを高電位
にする。すると、Ｍｌ、Ｍ５の内容に拘らずＭｌ。
メモリアレイの構成は、第１図および第３図に示したも
のと変わらない。実際の書替え６一 例を第１０図に示す。８ビット書込み型の場合は行方向
のメモリセルを８分割して制御ゲートＣＧ２１〜ＣＧ２
２．ＣＧ２３〜ＣＧ２４をトランスファＭＯ８ＦＥＴを
介して束にする。Ｍｌ、Ｍ５のメモリセルを書替える場
合は第１０図（ａ）のようにＣＧ１１を低電位（Ｌ）、
ＣＧ１２を高電位（Ｈ）、ＣＧ２１．ＣＧ２３を低電位
、ＣＧ２２、ＣＧ２４を高電位、書替え電極Ｓを高電位
にする。すると、Ｍｌ、Ｍ５の内容に拘らずＭｌ。
Ｍ５は電子が放出された゛０″状態になる。次いでＭｌ
に”Ｏ”、Ｍ５に１゛を書込むために第１０図（ｂ）に
示すようにコントロールケートＣをＯＮ、ＤをＯＦＦに
する。するとＣＧ２１には低電位、ＣＧ２３には高電位
が端子Ａ、Ｂによって現われる。この詩、選択されない
ＣＧ２２．ＣＧ２４は低電位が現われるようにする。そ
してＣＧ１１を高電位、ＣＧ１２を低電位、Ｓを低電位
とすると、ＭｌはＯ”、Ｍ５は１′′が書込まれる。
に”Ｏ”、Ｍ５に１゛を書込むために第１０図（ｂ）に
示すようにコントロールケートＣをＯＮ、ＤをＯＦＦに
する。するとＣＧ２１には低電位、ＣＧ２３には高電位
が端子Ａ、Ｂによって現われる。この詩、選択されない
ＣＧ２２．ＣＧ２４は低電位が現われるようにする。そ
してＣＧ１１を高電位、ＣＧ１２を低電位、Ｓを低電位
とすると、ＭｌはＯ”、Ｍ５は１′′が書込まれる。
例えば本実施例では、まず書込みモードの場合、選択セ
ルの第１及び第２の制御ゲートに２５Ｖを与え、残りの
制御ゲートをＯｖとし、書替え電極に５Ｖを与える。基
板はＯＶとする。このときの選択セル及び半選択セルで
の電位関係を、２０ＶとＯＶを用いた従来例と対応させ
て第５図に示す。
ルの第１及び第２の制御ゲートに２５Ｖを与え、残りの
制御ゲートをＯｖとし、書替え電極に５Ｖを与える。基
板はＯＶとする。このときの選択セル及び半選択セルで
の電位関係を、２０ＶとＯＶを用いた従来例と対応させ
て第５図に示す。
従来例の選択セル■と実施例の選択セル■の電位関係は
ほぼ等価であり、書込み特性は変わらない。
ほぼ等価であり、書込み特性は変わらない。
しかし、従来例の半選択セル■と実施例の半選択セル■
とでは電位関係が異なり、本実施例では書替え領域での
ゲート絶縁膜にかかる電界が小さく、従ってしきい値の
変化が小さい。これらのセルの書込み時間に対するしき
い漬液化を測定した結果を第６図に示す。図から明らか
なように、選択セル■と選択セル■の書込み特性はほと
んど同じであるが、半選択セル■のしきい漬液化は半選
択セル■のそれに比べて十分小さくなっている。
とでは電位関係が異なり、本実施例では書替え領域での
ゲート絶縁膜にかかる電界が小さく、従ってしきい値の
変化が小さい。これらのセルの書込み時間に対するしき
い漬液化を測定した結果を第６図に示す。図から明らか
なように、選択セル■と選択セル■の書込み特性はほと
んど同じであるが、半選択セル■のしきい漬液化は半選
択セル■のそれに比べて十分小さくなっている。
次に、本実施例の消去モードでは、選択セルの第１及び
第２の制御ゲートを０■とし、書替え電極に２０Ｖを与
え、残りの制御ゲートには２５Ｖを与える。基板はＯＶ
とする。このときの選択セルと半選択セルの電位関係を
従来例と対応させて第７図に示す。この場合も実施例と
従来例とでは、選択セルの電位関係は同じであるが、半
選択セルでは異なり、実施例の方がしきい値の変化が小
さい。これらの選択セル■、■及び半選択セル■。
第２の制御ゲートを０■とし、書替え電極に２０Ｖを与
え、残りの制御ゲートには２５Ｖを与える。基板はＯＶ
とする。このときの選択セルと半選択セルの電位関係を
従来例と対応させて第７図に示す。この場合も実施例と
従来例とでは、選択セルの電位関係は同じであるが、半
選択セルでは異なり、実施例の方がしきい値の変化が小
さい。これらの選択セル■、■及び半選択セル■。
■の消去時間に対するしきい漬液化を測定した結果を第
８図に示す。本実施例の半選択セル■は従来例の半選択
セル■に比べて明らかにしきい漬液化が小さくなってい
る。
８図に示す。本実施例の半選択セル■は従来例の半選択
セル■に比べて明らかにしきい漬液化が小さくなってい
る。
本実施例において半選択セル■、半選択セル■のしきい
漬液化が小さい理由をもう少し詳しく説明する。いま第
９図（’ａ ）に示すように、二つの制御ゲートに電位
Ａ、Ｂを与え、書替え電極に電位Ｘを与えたとする。こ
の場合書替え領域のゲート絶縁膜にかかる電界を考える
と、この電位関係は等価的に同図（ｂ）のように表わさ
れる。ここに、ｋは第１．第２の制御ゲートと浮遊ゲー
トとの容量結合の大きさにより決まる定数である。そし
て、通常は書込み時間が速くなるように、ｋがほぼ１な
る条件に設定される。そうすると、第５−〇− 図の本実施例の半選択セル■の電位関係は、等価的に第
９図（Ｃ）となる。これを第５図の従来例の半選択セル
■と比較すると、浮遊ゲートの書替え電極に対する電圧
は半選択セル■のそれより小さく、電子放出が少ない結
果、従ってしきい漬液化が小さくなるのである。
漬液化が小さい理由をもう少し詳しく説明する。いま第
９図（’ａ ）に示すように、二つの制御ゲートに電位
Ａ、Ｂを与え、書替え電極に電位Ｘを与えたとする。こ
の場合書替え領域のゲート絶縁膜にかかる電界を考える
と、この電位関係は等価的に同図（ｂ）のように表わさ
れる。ここに、ｋは第１．第２の制御ゲートと浮遊ゲー
トとの容量結合の大きさにより決まる定数である。そし
て、通常は書込み時間が速くなるように、ｋがほぼ１な
る条件に設定される。そうすると、第５−〇− 図の本実施例の半選択セル■の電位関係は、等価的に第
９図（Ｃ）となる。これを第５図の従来例の半選択セル
■と比較すると、浮遊ゲートの書替え電極に対する電圧
は半選択セル■のそれより小さく、電子放出が少ない結
果、従ってしきい漬液化が小さくなるのである。
消去モードで本実施例のしきい漬液化が小さいのは、第
７図の半選択セル■と半選択セル■を比較すれば明らか
なように、本実施例の方が浮遊ゲートにかかる電圧が高
く、書替え領域での電界が小さくなっているからである
。
７図の半選択セル■と半選択セル■を比較すれば明らか
なように、本実施例の方が浮遊ゲートにかかる電圧が高
く、書替え領域での電界が小さくなっているからである
。
なお実施例では、書込みモードで非選択セルの制御ゲー
ト電位０■に対して、書替え電極の電位を５ｖとしたが
、セルの構造、特に制御ゲートと浮遊ゲートとの容ＩＩ
結合の大きさに応じて５ｖ以外の電位を適宜選択するこ
とができる。消去モードでの電位関係についても同様で
ある。
ト電位０■に対して、書替え電極の電位を５ｖとしたが
、セルの構造、特に制御ゲートと浮遊ゲートとの容ＩＩ
結合の大きさに応じて５ｖ以外の電位を適宜選択するこ
とができる。消去モードでの電位関係についても同様で
ある。
以上のように本発明によれば、半選択セルでのしきい漬
液化を小さくして書替え回数の制限を緩くした不揮発性
半導体メモリ装置を得る事ができ１０− る。
液化を小さくして書替え回数の制限を緩くした不揮発性
半導体メモリ装置を得る事ができ１０− る。
第１図（ａ）〜（Ｃ）は不揮発性半導体メモリセルの一
例を示す平面図とその断面図、第２図はそのシンボル図
、第３図はこれをマトリクス配列したメモリアレイの等
価回路図、第４図は従来の動作モードでの半選択セルの
しきい値変化を示す図、第５図は本発明の実施例の書込
みモードでのセルの電位関係を従来例と比較して示す図
、第６図は第５図の各セルのしきい値の変化を示す図、
第７図は同じく消去モードでのセルの電位関係を従来例
と比較して示す図、第８図は第７図の各セルのしきい漬
液化示す図、第９図（ａ）〜（Ｃ）は本実施例によりし
きい値変化が小さくなる理由を説明するための図、第１
０図（ａ）（ｂ）は実施例を説明する回路図である。 １・・・Ｐ形Ｓ１基板、３・・・高濃度Ｎ層（ソース）
、４・・・高濃度Ｎ層（ドレイン）、５・・・浮遊ゲー
ト、６．７・・・制御ゲート、８・・・高濃度Ｎ層（書
替え電極） 、ＣＧ１．ＣＧ２・・・制御ゲート、ＦＧ
・・・浮遊ゲート、Ｓ・・・ソース（兼書替え電極）、
Ｄ・・・ドレイン。 出願人代理人 弁理士 鈴江武彦 ４１ や８・１病、−５１，Ｉ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１８０５１２号 ２、発明の名称 不揮発性半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 ６ 補正の対象 明細書、図面 ７−１． ７、補正の内容 （１） 特許請求の範囲を別紙のとおり訂正する。 （２） 明細書第６頁第３行の「本発明は、」を「本発
明に係る不揮発性半導体メモリ装置は、次に述べる書込
みモードまたは消去モードのいずれか一万または両方ｖ
ｉえることを特徴とする。即ち、」と訂正する。 （３）同第６頁第１１行の「設定する。」の次に下記の
文を加入する。 ［例えばメモリの情報内容全書替える場合に、全てのメ
モリセルで一斉に浮遊ｆ−）に電荷注入を行い、その後
順次必要なメモリセルのみ浮遊ｆ−）の電荷を放出させ
て所望の情報パターンン瞥込む方式を採用すると、いわ
ゆる消去モードでの半Ｊｌ沢によるしきい漬液化が問題
となる。このような方式では、消去キードだけを上述の
ように改善すればよい。 これとは逆に、全てのメモリセルで一斉に浮遊ｆ−）の
電荷を放出させ、その後順次必要なメモリセルのみ浮遊
ｆ−）への電荷注入を行って所望の情報パターンを書込
む方式を採用した場合には、書込みモードでの半選択に
よるしきい何度化が問題となる。このような方式では、
書込みモードだけン上述のように改善すればよい。 勿論、これらの書込みモードと消去モードの両方を同時
に備えることは、上述のいずれの書替え方式を採用した
場合にも効果があり、また全面消去や全面書込みを行わ
ずにビット選択のみで畳替えを行う方式を採用した場合
にも十分な効果が得られるため有用である。」（４）同
第１０貞＠６行の「小さくなるのである。」の次に下記
の文を加入する。 「なお、＄９図（ｂ）において、ｋがほば１となる理由
ビ以下に詳しく説明する。第１、第２の制御ｒ−）と浮
遊ｒ−）間の容＠”ｌそれぞれＣｏｙｌ、 Ｃｏｙ、と
し、浮遊ダートとソース（書替え電極）との間の容積ｖ
ＣＫ 、浮遊ダートと基板との間の容量’ａ’ｃＦＢ
とする。また第１、第２の制御ｆ−）の電位を・でれぞ
れＶＯＧ８． ＶＯＧｔ 、書替え電極の電位ｆ ”Ｊ
Ｒ１基板電位ｙ Ｖ ｓとする。このとき、浮遊ダー
トの電位ＶＰＧは次式で表わされる。 ・・・・・・（１） 書込み、消去特性は浮遊ダートと書替え電極間の電位差
ｖｙａす１に依存する。いま便宜上、基板電位はＶ ｓ
＝ Ｑとすると、第９図（ａ）の場合、Ｖｏｏ、 ＝
Ａ、 、 ＶＯＧ、 ＝Ｂ 、 Ｖｇ＝ｚであるから、 ＶＯ（）、＝Ｂ−ｋ ｘ 、 ｖｇ＝ｏテ６ルカＩ−＋
、となる。＋２１ 、 ＋３１式の右辺が等しいとおい
てｋをめると、 となる。通常、書込み、消去特性を艮（するために第１
、第２の制御ダートと浮遊ダート間の容量結合を十分に
大きくとり、Ｃａ＋ｒ１十Ｃ０ＩＦ、＞ＣＦＩＩとする
から、（４）式からに一！−１となる。」 （５）図面中、第６図、第８図および第１０図を別紙の
とおり訂正する。 ２、特許請求の範囲 半導体基板に、電気的に絶縁された浮遊ダートと、この
浮遊ダートに容量結合する第１．第２の制御ダートと、
トンネル効果により前記浮遊ダートとの間で電荷の授受
を行なう書替え電極とビ有するメモリセルをマトリクス
配列し、前記第１、第２の制御ダートを互いに直交する
方向に共通接続すると共に、前記書替え電極を共通接続
して構成され、選択セルの第１及び第２の制御ｒ−トに
高電位、残りの制御ダートに低電位、畳替え電極に低電
位店で与えて書込みを行ない、選択セルの第１及び第２
の制御ダートに低電位、残りの制御ダートに高電位、書
替え電極に高電位Ｚ与えて消去を行なうようにした不揮
発性半導体メモリ装置において、書替え電体メモリ装置
。 出願人代理人 弁理士 鈴 江 武 彦″」覇−、糟
例を示す平面図とその断面図、第２図はそのシンボル図
、第３図はこれをマトリクス配列したメモリアレイの等
価回路図、第４図は従来の動作モードでの半選択セルの
しきい値変化を示す図、第５図は本発明の実施例の書込
みモードでのセルの電位関係を従来例と比較して示す図
、第６図は第５図の各セルのしきい値の変化を示す図、
第７図は同じく消去モードでのセルの電位関係を従来例
と比較して示す図、第８図は第７図の各セルのしきい漬
液化示す図、第９図（ａ）〜（Ｃ）は本実施例によりし
きい値変化が小さくなる理由を説明するための図、第１
０図（ａ）（ｂ）は実施例を説明する回路図である。 １・・・Ｐ形Ｓ１基板、３・・・高濃度Ｎ層（ソース）
、４・・・高濃度Ｎ層（ドレイン）、５・・・浮遊ゲー
ト、６．７・・・制御ゲート、８・・・高濃度Ｎ層（書
替え電極） 、ＣＧ１．ＣＧ２・・・制御ゲート、ＦＧ
・・・浮遊ゲート、Ｓ・・・ソース（兼書替え電極）、
Ｄ・・・ドレイン。 出願人代理人 弁理士 鈴江武彦 ４１ や８・１病、−５１，Ｉ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１８０５１２号 ２、発明の名称 不揮発性半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 ６ 補正の対象 明細書、図面 ７−１． ７、補正の内容 （１） 特許請求の範囲を別紙のとおり訂正する。 （２） 明細書第６頁第３行の「本発明は、」を「本発
明に係る不揮発性半導体メモリ装置は、次に述べる書込
みモードまたは消去モードのいずれか一万または両方ｖ
ｉえることを特徴とする。即ち、」と訂正する。 （３）同第６頁第１１行の「設定する。」の次に下記の
文を加入する。 ［例えばメモリの情報内容全書替える場合に、全てのメ
モリセルで一斉に浮遊ｆ−）に電荷注入を行い、その後
順次必要なメモリセルのみ浮遊ｆ−）の電荷を放出させ
て所望の情報パターンン瞥込む方式を採用すると、いわ
ゆる消去モードでの半Ｊｌ沢によるしきい漬液化が問題
となる。このような方式では、消去キードだけを上述の
ように改善すればよい。 これとは逆に、全てのメモリセルで一斉に浮遊ｆ−）の
電荷を放出させ、その後順次必要なメモリセルのみ浮遊
ｆ−）への電荷注入を行って所望の情報パターンを書込
む方式を採用した場合には、書込みモードでの半選択に
よるしきい何度化が問題となる。このような方式では、
書込みモードだけン上述のように改善すればよい。 勿論、これらの書込みモードと消去モードの両方を同時
に備えることは、上述のいずれの書替え方式を採用した
場合にも効果があり、また全面消去や全面書込みを行わ
ずにビット選択のみで畳替えを行う方式を採用した場合
にも十分な効果が得られるため有用である。」（４）同
第１０貞＠６行の「小さくなるのである。」の次に下記
の文を加入する。 「なお、＄９図（ｂ）において、ｋがほば１となる理由
ビ以下に詳しく説明する。第１、第２の制御ｒ−）と浮
遊ｒ−）間の容＠”ｌそれぞれＣｏｙｌ、 Ｃｏｙ、と
し、浮遊ダートとソース（書替え電極）との間の容積ｖ
ＣＫ 、浮遊ダートと基板との間の容量’ａ’ｃＦＢ
とする。また第１、第２の制御ｆ−）の電位を・でれぞ
れＶＯＧ８． ＶＯＧｔ 、書替え電極の電位ｆ ”Ｊ
Ｒ１基板電位ｙ Ｖ ｓとする。このとき、浮遊ダー
トの電位ＶＰＧは次式で表わされる。 ・・・・・・（１） 書込み、消去特性は浮遊ダートと書替え電極間の電位差
ｖｙａす１に依存する。いま便宜上、基板電位はＶ ｓ
＝ Ｑとすると、第９図（ａ）の場合、Ｖｏｏ、 ＝
Ａ、 、 ＶＯＧ、 ＝Ｂ 、 Ｖｇ＝ｚであるから、 ＶＯ（）、＝Ｂ−ｋ ｘ 、 ｖｇ＝ｏテ６ルカＩ−＋
、となる。＋２１ 、 ＋３１式の右辺が等しいとおい
てｋをめると、 となる。通常、書込み、消去特性を艮（するために第１
、第２の制御ダートと浮遊ダート間の容量結合を十分に
大きくとり、Ｃａ＋ｒ１十Ｃ０ＩＦ、＞ＣＦＩＩとする
から、（４）式からに一！−１となる。」 （５）図面中、第６図、第８図および第１０図を別紙の
とおり訂正する。 ２、特許請求の範囲 半導体基板に、電気的に絶縁された浮遊ダートと、この
浮遊ダートに容量結合する第１．第２の制御ダートと、
トンネル効果により前記浮遊ダートとの間で電荷の授受
を行なう書替え電極とビ有するメモリセルをマトリクス
配列し、前記第１、第２の制御ダートを互いに直交する
方向に共通接続すると共に、前記書替え電極を共通接続
して構成され、選択セルの第１及び第２の制御ｒ−トに
高電位、残りの制御ダートに低電位、畳替え電極に低電
位店で与えて書込みを行ない、選択セルの第１及び第２
の制御ダートに低電位、残りの制御ダートに高電位、書
替え電極に高電位Ｚ与えて消去を行なうようにした不揮
発性半導体メモリ装置において、書替え電体メモリ装置
。 出願人代理人 弁理士 鈴 江 武 彦″」覇−、糟
Claims (1)
- 半導体基板に、電気的に絶縁された浮遊ゲートと、この
浮遊ゲートに容量結合する第１．第２の制御ゲートと、
トンネル効果により前記浮遊ゲートとの間で電荷の授受
を行なう書替え電極とを有するメモリセルをマトリクス
配列し、前記第１、第２の制御ゲートを互いに直交する
方向に共通接続すると共に、前記書替え電極を共通接続
して構成され、選択セルの第１及び第２の制御ゲートに
高電位、残りの制御ゲートに低電位、書替え電極に低電
位を与えて書込みを行ない、選択セルの第１及び第２の
制御ゲートに低電位、残りの制御ゲートに高電位、書替
え電極に高電位を与えて消去を行なうようにした不揮発
性半導体メモリ装置において、書込みモードでは、書替
え電極に与える低電位を非選択セルの制御ゲートに与え
る低電位より高く設定し、消去モードでは、非選択セル
に与える高電位を、書替え電極に与える高電位より高く
設定したことを特徴とする不揮発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180512A JPS6074577A (ja) | 1983-09-30 | 1983-09-30 | 不揮発性半導体メモリ装置 |
| US06/613,059 US4630087A (en) | 1983-09-30 | 1984-05-22 | Nonvolatile semiconductor memory device |
| EP84303503A EP0136771B1 (en) | 1983-09-30 | 1984-05-23 | A nonvolatile semiconductor memory device |
| DE8484303503T DE3470439D1 (en) | 1983-09-30 | 1984-05-23 | A nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180512A JPS6074577A (ja) | 1983-09-30 | 1983-09-30 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074577A true JPS6074577A (ja) | 1985-04-26 |
Family
ID=16084543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180512A Pending JPS6074577A (ja) | 1983-09-30 | 1983-09-30 | 不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4630087A (ja) |
| EP (1) | EP0136771B1 (ja) |
| JP (1) | JPS6074577A (ja) |
| DE (1) | DE3470439D1 (ja) |
Families Citing this family (17)
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|---|---|---|---|---|
| US4672241A (en) * | 1985-05-29 | 1987-06-09 | Advanced Micro Devices, Inc. | High voltage isolation circuit for CMOS networks |
| IT1199828B (it) * | 1986-12-22 | 1989-01-05 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio scrivibile e cancellabile bit a bit |
| USRE37308E1 (en) * | 1986-12-22 | 2001-08-07 | Stmicroelectronics S.R.L. | EEPROM memory cell with a single level of polysilicon programmable and erasable bit by bit |
| JPS6432494A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Non-volatile semiconductor storage device |
| JP2647101B2 (ja) * | 1987-11-17 | 1997-08-27 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP2685825B2 (ja) * | 1988-08-12 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体メモリ |
| KR100204721B1 (ko) | 1989-08-18 | 1999-06-15 | 가나이 쓰도무 | 메모리블럭으로 분활된 메모리셀 어레이를 갖는 전기적 소거 가능한 반도체 불휘발성 기억장치 |
| JP2679389B2 (ja) * | 1990-10-12 | 1997-11-19 | 日本電気株式会社 | 不揮発性半導体記憶セルのデータ消去方法 |
| KR940005695B1 (ko) * | 1990-12-19 | 1994-06-22 | 삼성전자 주식회사 | 불휘발성 기억소자의 로우 디코더 회로 |
| US5327378A (en) * | 1992-03-04 | 1994-07-05 | Waferscale Integration, Inc. | Easily manufacturable compact EPROM |
| US5719520A (en) * | 1994-02-15 | 1998-02-17 | Tadashi Shibata | Multi-valued ROM circuit #7 |
| JP2590744B2 (ja) * | 1994-07-28 | 1997-03-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5761121A (en) * | 1996-10-31 | 1998-06-02 | Programmable Microelectronics Corporation | PMOS single-poly non-volatile memory structure |
| US5818082A (en) * | 1996-03-04 | 1998-10-06 | Advanced Micro Devices, Inc. | E2 PROM device having erase gate in oxide isolation region in shallow trench and method of manufacture thereof |
| US5889303A (en) * | 1997-04-07 | 1999-03-30 | Motorola, Inc. | Split-Control gate electrically erasable programmable read only memory (EEPROM) cell |
| JP3159152B2 (ja) * | 1997-12-26 | 2001-04-23 | 日本電気株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法 |
| JP2004297028A (ja) * | 2003-02-04 | 2004-10-21 | Sharp Corp | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825946A (en) * | 1971-01-15 | 1974-07-23 | Intel Corp | Electrically alterable floating gate device and method for altering same |
| US3728695A (en) * | 1971-10-06 | 1973-04-17 | Intel Corp | Random-access floating gate mos memory array |
| JPS6014438B2 (ja) * | 1979-08-29 | 1985-04-13 | 株式会社東芝 | 不揮発性半導体メモリ− |
| JPS57141969A (en) * | 1981-02-27 | 1982-09-02 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS57157573A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | Semiconductor non-volatile memory cell |
-
1983
- 1983-09-30 JP JP58180512A patent/JPS6074577A/ja active Pending
-
1984
- 1984-05-22 US US06/613,059 patent/US4630087A/en not_active Expired - Lifetime
- 1984-05-23 EP EP84303503A patent/EP0136771B1/en not_active Expired
- 1984-05-23 DE DE8484303503T patent/DE3470439D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0136771A2 (en) | 1985-04-10 |
| DE3470439D1 (en) | 1988-05-19 |
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