JPH03250495A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH03250495A JPH03250495A JP2048126A JP4812690A JPH03250495A JP H03250495 A JPH03250495 A JP H03250495A JP 2048126 A JP2048126 A JP 2048126A JP 4812690 A JP4812690 A JP 4812690A JP H03250495 A JPH03250495 A JP H03250495A
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- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、電気的にデータの消去が可能な不揮発性半導
体メモリに関し、特に、非選択セルに電圧ストレスが加
わる時間を短縮し、それによって非選択セルに誤動作が
生じないようにした不揮発性半導体メモリに関する。
体メモリに関し、特に、非選択セルに電圧ストレスが加
わる時間を短縮し、それによって非選択セルに誤動作が
生じないようにした不揮発性半導体メモリに関する。
(従来の技術)
電気的に記憶データを消去し、再書き込みすることがで
きるE E P ROM (Electrical l
y Eras−ablc and PrograIIl
mable ROM)は、紫外線消去型のEFROMと
比べ、ボード上に組み込んだままの状態で電気信号によ
りデータ消去が可能であり、使い晶いことから、制御用
、ICカード(メモリカード)用等に需要が急増してい
る。特に、EEFROMの大容量化を実現するために第
7A〜70図に示すような構成のメモリセルが用いられ
る。
きるE E P ROM (Electrical l
y Eras−ablc and PrograIIl
mable ROM)は、紫外線消去型のEFROMと
比べ、ボード上に組み込んだままの状態で電気信号によ
りデータ消去が可能であり、使い晶いことから、制御用
、ICカード(メモリカード)用等に需要が急増してい
る。特に、EEFROMの大容量化を実現するために第
7A〜70図に示すような構成のメモリセルが用いられ
る。
ここで第7A図はパターン平面図、第7B図は第7A図
のB−B線断面図、第7C図は第7A図のC−C線断面
図である。これらの図において、11は第1層目の多結
晶シリコン層から構成された浮遊ゲート、12は第2層
目の多結晶シリコン層から構成された消去ゲート、13
は第3層目の多結晶シリコン層から構成された制御ゲー
トである。制御ゲート13はメモリセルのワード線とし
ても使用される。また、14はP型の基板であり、15
及び16はこの基板14上に形成されたN+型型数散層
らなるソース及びドレイン、17はコンタクトホール、
18はこのコンタクトホール17を介して上記ドレイン
16と接続されるアルミニウム層からなるデータ線であ
る。さらに、19は浮遊ゲートトランジスタ部のゲート
絶縁膜で、厚さは300人である。20は浮遊ゲート1
1と消去ゲート12との間に設けられたゲート絶縁膜で
、厚さは350人である。21は浮遊ゲート11と制御
ゲート13との間に設けられたゲート絶縁膜である。こ
のゲート絶縁膜21は0−N−0構造(Oxlde−N
ltride−Ox1de)の3層構造膜で構成されて
いる。また、22は消去ゲート12と制御ゲート13と
の間に設けられたゲート絶縁膜であり、これも0−N−
0構造のものにされている。23は第3層目の多結晶シ
リコン層13をゲート電極とする選択トランジスタ部の
ゲート絶縁膜である。また、24はフィールド絶縁膜、
25は層間絶縁膜である。
のB−B線断面図、第7C図は第7A図のC−C線断面
図である。これらの図において、11は第1層目の多結
晶シリコン層から構成された浮遊ゲート、12は第2層
目の多結晶シリコン層から構成された消去ゲート、13
は第3層目の多結晶シリコン層から構成された制御ゲー
トである。制御ゲート13はメモリセルのワード線とし
ても使用される。また、14はP型の基板であり、15
及び16はこの基板14上に形成されたN+型型数散層
らなるソース及びドレイン、17はコンタクトホール、
18はこのコンタクトホール17を介して上記ドレイン
16と接続されるアルミニウム層からなるデータ線であ
る。さらに、19は浮遊ゲートトランジスタ部のゲート
絶縁膜で、厚さは300人である。20は浮遊ゲート1
1と消去ゲート12との間に設けられたゲート絶縁膜で
、厚さは350人である。21は浮遊ゲート11と制御
ゲート13との間に設けられたゲート絶縁膜である。こ
のゲート絶縁膜21は0−N−0構造(Oxlde−N
ltride−Ox1de)の3層構造膜で構成されて
いる。また、22は消去ゲート12と制御ゲート13と
の間に設けられたゲート絶縁膜であり、これも0−N−
0構造のものにされている。23は第3層目の多結晶シ
リコン層13をゲート電極とする選択トランジスタ部の
ゲート絶縁膜である。また、24はフィールド絶縁膜、
25は層間絶縁膜である。
前記第7A〜70図に示されるメモリセルの等価回路を
第8図に、容量系統の等価回路を第9図にそれぞれ示す
。第8図において、VDはドレイン電位、Vsはソース
電位、vFoは浮遊ゲート電位、vIEGは消去ゲート
電位、vooは制御ゲート電位である。また、第9図に
おいて、CFcは浮遊ゲート]1と制御ゲート13との
間の容量、C□は浮遊ゲート11と消去ゲート12との
間の容量、C1,、は浮遊ゲート11とドレイン16と
の間の容量、CPSは浮遊ゲート11からみたその他の
容量である。この容量系統において、全ての容量に蓄え
られる電荷量の初期値Q(1)は次式で与えられる。
第8図に、容量系統の等価回路を第9図にそれぞれ示す
。第8図において、VDはドレイン電位、Vsはソース
電位、vFoは浮遊ゲート電位、vIEGは消去ゲート
電位、vooは制御ゲート電位である。また、第9図に
おいて、CFcは浮遊ゲート]1と制御ゲート13との
間の容量、C□は浮遊ゲート11と消去ゲート12との
間の容量、C1,、は浮遊ゲート11とドレイン16と
の間の容量、CPSは浮遊ゲート11からみたその他の
容量である。この容量系統において、全ての容量に蓄え
られる電荷量の初期値Q(1)は次式で与えられる。
Q(1)−(Vl、G−VCG)・CPC+(■I’G
−■EG)・CFE十(VI?G−VD) −C即+
(VPCJ−Vs) −0円・・・・・・・・・(1) また、すべての容量の総和をCT C7は次式で与えられる。
−■EG)・CFE十(VI?G−VD) −C即+
(VPCJ−Vs) −0円・・・・・・・・・(1) また、すべての容量の総和をCT C7は次式で与えられる。
とすると、
CT−CFC+CFE+CFD+CFS・・・・・・(
2) 従って、浮遊ゲートに加わる電圧VPGは次式で与えら
れる。
2) 従って、浮遊ゲートに加わる電圧VPGは次式で与えら
れる。
vpc−((V工# Cpc+ vpc ・CPE+V
D ・CFD+ Vs −CPS) /Cr l +
fQ (+) /CT )・・・・・・・・・(3) ココテ、Q (1) / Cr −V PG(+) 、
V s −OVを代入すれば、上記(3)式は次のよう
に書き直すことができる。
D ・CFD+ Vs −CPS) /Cr l +
fQ (+) /CT )・・・・・・・・・(3) ココテ、Q (1) / Cr −V PG(+) 、
V s −OVを代入すれば、上記(3)式は次のよう
に書き直すことができる。
5−1 (VCG″CFC+VEG′C即+VD −C
FD) / CT l +VPG(1)・・・・・・・
・・(4) 上記のようなメモリセルは、実際のメモリにおいてはマ
トリクス状に配置される。ここでは説明を簡単にするた
め、第10図に示すような4つのメモリセルM1〜M4
を有する4ビツトのメモリセルアレイを考える。これら
4個のメモリセルM1〜M4のドレイン]6は2本のデ
ータ線DLI、DL2のいずれかに接続され、制御ゲー
ト13は2本のワード線WLI、WL2のいずれかに接
続され、消去ゲート12は消去線ELに共通に接続され
、ソース15には基準電圧(例えばOV)が印加される
。
FD) / CT l +VPG(1)・・・・・・・
・・(4) 上記のようなメモリセルは、実際のメモリにおいてはマ
トリクス状に配置される。ここでは説明を簡単にするた
め、第10図に示すような4つのメモリセルM1〜M4
を有する4ビツトのメモリセルアレイを考える。これら
4個のメモリセルM1〜M4のドレイン]6は2本のデ
ータ線DLI、DL2のいずれかに接続され、制御ゲー
ト13は2本のワード線WLI、WL2のいずれかに接
続され、消去ゲート12は消去線ELに共通に接続され
、ソース15には基準電圧(例えばOV)が印加される
。
このような構成のメモリセルアレイにおいては、データ
の消去は全てのメモリセルM1〜M4について一括で行
う。即ち、各メモリセルのソース電位V8、ドレイン電
位V、及び制御ゲート電位vCGをそれぞれOV(すな
わちデータ線DLI。
の消去は全てのメモリセルM1〜M4について一括で行
う。即ち、各メモリセルのソース電位V8、ドレイン電
位V、及び制御ゲート電位vCGをそれぞれOV(すな
わちデータ線DLI。
DL2、ワード線WLI、WL2を0V)1.:し、消
去ゲート電位VB。を高電位(例えば+20V)1こす
る。このとき、ファウラー拳ノルドハイムのトンネル効
果により、浮遊ゲート11中の電子が電界放出によって
消去ゲート12に向けて放出され、浮遊ゲート11が正
電位に帯電する。浮遊ゲート11内の電位■ が例
えば+3vになるpc(+) とすると(浮遊ゲートトランジスタのしきい値V011
を1vとする)、浮遊ゲート11下には反転層ができ、
メモリセルM1〜M4のしきい値電圧は低くなる。この
状態をデータ“1”がメモリされているとする。
去ゲート電位VB。を高電位(例えば+20V)1こす
る。このとき、ファウラー拳ノルドハイムのトンネル効
果により、浮遊ゲート11中の電子が電界放出によって
消去ゲート12に向けて放出され、浮遊ゲート11が正
電位に帯電する。浮遊ゲート11内の電位■ が例
えば+3vになるpc(+) とすると(浮遊ゲートトランジスタのしきい値V011
を1vとする)、浮遊ゲート11下には反転層ができ、
メモリセルM1〜M4のしきい値電圧は低くなる。この
状態をデータ“1”がメモリされているとする。
次に、メモリセルアレイ中の1つのメモリセル、例えば
Mlを選択し、それにデータを書き込む場合を考える。
Mlを選択し、それにデータを書き込む場合を考える。
選択セルM1にデータを書き込む場合、メモリセルの制
御ゲート電位V。0(ワード線WLIの電位)を高電位
、例えば+12.5Vに、ドレイン電位VD (データ
線DLIの電位)を高電位例えば+IOVに、ソース電
圧Vs1データ線DL2の電位及びワード線WL2の電
位をOVにそれぞれ設定する。また、消去ゲート電位v
P6は例えば+5Vとする。これにより、選択セルM1
では、浮遊ゲート11の電位が上昇し、書き込みやすく
なる。選択セルM1のドレイン16近傍でホット−ニレ
クロトン効果が起こる。インパクト・アイオナイゼーシ
ョンにより発生した電子が浮遊ゲート11中に注入され
る。これにより浮遊ゲート11は、負に帯電する。浮遊
ゲート11内の電位■ が例えば−3vになったと
する。
御ゲート電位V。0(ワード線WLIの電位)を高電位
、例えば+12.5Vに、ドレイン電位VD (データ
線DLIの電位)を高電位例えば+IOVに、ソース電
圧Vs1データ線DL2の電位及びワード線WL2の電
位をOVにそれぞれ設定する。また、消去ゲート電位v
P6は例えば+5Vとする。これにより、選択セルM1
では、浮遊ゲート11の電位が上昇し、書き込みやすく
なる。選択セルM1のドレイン16近傍でホット−ニレ
クロトン効果が起こる。インパクト・アイオナイゼーシ
ョンにより発生した電子が浮遊ゲート11中に注入され
る。これにより浮遊ゲート11は、負に帯電する。浮遊
ゲート11内の電位■ が例えば−3vになったと
する。
1’G(1)
このような状態においては、メモリセルM1の閾値電圧
は高くなる。この状態を、データ“0″がメモリされて
いるとする。また、上記の場合での非選択セルM2〜M
4では、ホット6エレクトロン効果は起こらない。
は高くなる。この状態を、データ“0″がメモリされて
いるとする。また、上記の場合での非選択セルM2〜M
4では、ホット6エレクトロン効果は起こらない。
次に、上記したデータ書き込み時における、非選択セル
M2〜M4に加わる電圧ストレスについて考える。書き
込み時における前記(4)式の■EG・CFE及びV、
・CFDは、VCG−cFCと比較し、充分小さいので
、書き込み時における(4)式は、次のように書き換え
ることができる。
M2〜M4に加わる電圧ストレスについて考える。書き
込み時における前記(4)式の■EG・CFE及びV、
・CFDは、VCG−cFCと比較し、充分小さいので
、書き込み時における(4)式は、次のように書き換え
ることができる。
VPC”= (CPC/CT )VCG+vPG(り
’・・(5)ここで、容量比C1゜/C,を、例えば0
.6とし、“1“のセルのV PG(1) −+3 V
、 “0“のセルのV PG(+) −3Vとする
。また、選択セルM1と同一ワード線WLI上にある非
選択セルM2のデータが“1°の場合を考える。M2の
制御ゲート電位Vc6は12.5Vである。このため、
浮遊ゲート電位vF6は、前記(5)式により、10.
5Vとなる。しかしながら、消去ゲート電位VEGは5
Vであるので、浮遊ゲート11から見た消去ゲート12
の電位は、−5,5Vとなっている。このように、消去
ゲート12に5v印加することにより、選択セルM1と
同一のワード線WLl上にある非選択セルM2の浮遊ゲ
ート11の消去ゲート12に対する電界が緩和される。
’・・(5)ここで、容量比C1゜/C,を、例えば0
.6とし、“1“のセルのV PG(1) −+3 V
、 “0“のセルのV PG(+) −3Vとする
。また、選択セルM1と同一ワード線WLI上にある非
選択セルM2のデータが“1°の場合を考える。M2の
制御ゲート電位Vc6は12.5Vである。このため、
浮遊ゲート電位vF6は、前記(5)式により、10.
5Vとなる。しかしながら、消去ゲート電位VEGは5
Vであるので、浮遊ゲート11から見た消去ゲート12
の電位は、−5,5Vとなっている。このように、消去
ゲート12に5v印加することにより、選択セルM1と
同一のワード線WLl上にある非選択セルM2の浮遊ゲ
ート11の消去ゲート12に対する電界が緩和される。
これにより、誤書き込みによる誤動作を防ぐという信頼
性が向上する。一方、ドレイン16と浮遊ゲート11と
の間に加わる電圧ストレスは、メモリセルのデータが“
1”あるいは“0”かにより大きく異なる。第10図中
の4個のメモリセルM1〜M4に加わる、ドレイン16
の浮遊ゲート11に対する電圧ストレスを第1表にまと
めて示す。
性が向上する。一方、ドレイン16と浮遊ゲート11と
の間に加わる電圧ストレスは、メモリセルのデータが“
1”あるいは“0”かにより大きく異なる。第10図中
の4個のメモリセルM1〜M4に加わる、ドレイン16
の浮遊ゲート11に対する電圧ストレスを第1表にまと
めて示す。
第10図において、非選択セルM2〜4の浮遊ゲートへ
の電圧ストレスが最大になるのは、選択セルM1のワー
ド線WLIと異なるワード線WL2に制御ゲートが接続
されている非選択メモリセルM3においてデータが“0
”の場合である。即ち、第1表からも分るように、この
非選択セルM3では、浮遊ゲート11とドレイン16の
間に+13.OVの電圧が加わり、浮遊ゲート11中の
電子がドレイン16に放出されやすくなり、場合によっ
ては誤消去のおそれが生じる。次に厳しい条件は、メモ
リセルM2のデータが“1mの場合である。この状態で
は、電子が浮遊ゲート11中に注入されて、誤書き込み
が発生する可能性がある。
の電圧ストレスが最大になるのは、選択セルM1のワー
ド線WLIと異なるワード線WL2に制御ゲートが接続
されている非選択メモリセルM3においてデータが“0
”の場合である。即ち、第1表からも分るように、この
非選択セルM3では、浮遊ゲート11とドレイン16の
間に+13.OVの電圧が加わり、浮遊ゲート11中の
電子がドレイン16に放出されやすくなり、場合によっ
ては誤消去のおそれが生じる。次に厳しい条件は、メモ
リセルM2のデータが“1mの場合である。この状態で
は、電子が浮遊ゲート11中に注入されて、誤書き込み
が発生する可能性がある。
第11図は、このメモリセルを使用したメモリの従来の
構成を示す回路図である。図中、メモリセルアレイ31
中の各々のセル30のドレイン16は、n本のデータ線
DLI〜DLnのいずれかに接続され、制御ゲート13
は、m本のワードfiWL1〜WLmのいずれかに接続
されている。
構成を示す回路図である。図中、メモリセルアレイ31
中の各々のセル30のドレイン16は、n本のデータ線
DLI〜DLnのいずれかに接続され、制御ゲート13
は、m本のワードfiWL1〜WLmのいずれかに接続
されている。
かつ、メモリセル30. 30.・・・の消去ゲート1
2は、消去線ELに共通に接続され、ソース15には基
準電圧、例えば0〔v〕が印加される。
2は、消去線ELに共通に接続され、ソース15には基
準電圧、例えば0〔v〕が印加される。
メモリセルアレイ31中の全メモリセル3oの消去ゲー
ト12は共通とされているので、データ書き込みに際し
ては、全メモリセル30の消去ケートに同時にVEGが
印加されることになる。なお、第11図において、32
は行デコーダ、33は列デコーダ、34−1〜34−n
は列選択トランジスタ、35はバス線、36はデータ入
力回路、37はセンス増幅回路、38はデータ出力回路
、39は消去用昇圧回路、41はアドレスバッファであ
る。
ト12は共通とされているので、データ書き込みに際し
ては、全メモリセル30の消去ケートに同時にVEGが
印加されることになる。なお、第11図において、32
は行デコーダ、33は列デコーダ、34−1〜34−n
は列選択トランジスタ、35はバス線、36はデータ入
力回路、37はセンス増幅回路、38はデータ出力回路
、39は消去用昇圧回路、41はアドレスバッファであ
る。
ここで、1セル(1ビツト)当りのデータ書き込み時間
をtとし、順次全ビットへ書き込む場合を考える。非選
択状態のメモリセル(第1表のM3)において、制御ゲ
ート13がOvl ドレイン16が10vとなるストレ
ス時間、すなわち前記第1表で説明した誤消去状態のス
トレス時間は、1ビット当り(1つのセルについて)最
大で(m−1)xtとなる。又、第1表のメモリセルM
2の制御ゲート13が12.5V、 ドレイン16がO
vlすなわち前記第1表の誤書き込み状態のストレス時
間は1ビット当り最大で(n−1)Xtとなる。ここで
、mは上述のように行線数、nは列線数である。
をtとし、順次全ビットへ書き込む場合を考える。非選
択状態のメモリセル(第1表のM3)において、制御ゲ
ート13がOvl ドレイン16が10vとなるストレ
ス時間、すなわち前記第1表で説明した誤消去状態のス
トレス時間は、1ビット当り(1つのセルについて)最
大で(m−1)xtとなる。又、第1表のメモリセルM
2の制御ゲート13が12.5V、 ドレイン16がO
vlすなわち前記第1表の誤書き込み状態のストレス時
間は1ビット当り最大で(n−1)Xtとなる。ここで
、mは上述のように行線数、nは列線数である。
例えば、1Mビットのメモリ(128にワード×8ビッ
ト)の場合、n−128、m−1024となる。1ビツ
トの書き込み時間を1fflsとすると、誤消去のおそ
れのある状態のストレス時間は、1m5X (1024
−1) =1.023S (a)となる。又、誤
書き込みのおそれのある状態のストレス時間は、 1msX127−127ms となる。浮遊ゲート11の絶縁膜の厚さが300人であ
ることを考慮し、また誤消去、誤書き込みの起きる確率
がストレス時間に比例することを考えれば、信頼性につ
いては問題ないレベルである。
ト)の場合、n−128、m−1024となる。1ビツ
トの書き込み時間を1fflsとすると、誤消去のおそ
れのある状態のストレス時間は、1m5X (1024
−1) =1.023S (a)となる。又、誤
書き込みのおそれのある状態のストレス時間は、 1msX127−127ms となる。浮遊ゲート11の絶縁膜の厚さが300人であ
ることを考慮し、また誤消去、誤書き込みの起きる確率
がストレス時間に比例することを考えれば、信頼性につ
いては問題ないレベルである。
m12A〜12C図には、第2の従来例としての消去ゲ
ートを有しないEEPROMセルを示す。
ートを有しないEEPROMセルを示す。
第7A〜70図と同等の部分には、同一の番号を付しで
ある。第7A〜70図のEEFROMセルと異なる点は
、消去ゲートがないことのほか、制御ゲート13をゲー
トとする選択トランジスタがなく、浮遊ゲート11に直
接ソース15及びドレイン16が接している点にある。
ある。第7A〜70図のEEFROMセルと異なる点は
、消去ゲートがないことのほか、制御ゲート13をゲー
トとする選択トランジスタがなく、浮遊ゲート11に直
接ソース15及びドレイン16が接している点にある。
さらに、浮遊ゲート絶縁膜19は、約100人と薄くし
である。
である。
次に、第12A〜12C図の動作原理を説明する。
消去時には、ソース15に消去電圧10Vを印加し、ド
レイン16をフローティング、制御ゲート13を0■と
する。これにより、薄い浮遊ゲート絶縁膜19を介して
浮遊ゲート11とソース15との間に高電圧が印加され
る。これにより、ファウラー・ノルドハイムのトンネル
効果により、浮遊ゲート11中の電子がソース15に向
けて放出され、消去が行われる。
レイン16をフローティング、制御ゲート13を0■と
する。これにより、薄い浮遊ゲート絶縁膜19を介して
浮遊ゲート11とソース15との間に高電圧が印加され
る。これにより、ファウラー・ノルドハイムのトンネル
効果により、浮遊ゲート11中の電子がソース15に向
けて放出され、消去が行われる。
書き込み時には、ドレイン16を約6V、ソースをOv
1制御ゲート13を12Vとする。これにより、ドレイ
ン16の近傍で発生したホットエレフトロンが/V遊ゲ
ート]1に注入され、書き込みが行われる。
1制御ゲート13を12Vとする。これにより、ドレイ
ン16の近傍で発生したホットエレフトロンが/V遊ゲ
ート]1に注入され、書き込みが行われる。
読み出し時には、ドレイン16をIV、ソース15をO
v、制御ゲート13を5■とする。これにより、浮遊ゲ
ート11中の電子の有無により、データ“0”又は“1
“が読み出される。
v、制御ゲート13を5■とする。これにより、浮遊ゲ
ート11中の電子の有無により、データ“0”又は“1
“が読み出される。
このメモリセルを用いてアレイを構成する場合は、第1
1図のセルと入れかえて用い、且つ消去線ELを全メモ
リセルの共通ソースVsに接続すれば良い。これにより
、全メモリセルについて一括消去が行われる。
1図のセルと入れかえて用い、且つ消去線ELを全メモ
リセルの共通ソースVsに接続すれば良い。これにより
、全メモリセルについて一括消去が行われる。
(発明が解決しようとする課題)
以上のように、第1の従来の技術では、メモリセルを一
括消去することにより、全メモリセルのストレス状態が
クリアーされることにより、書き込み、消去(以下、こ
れをW/Eという。)のくり返しを例えば104回行な
ってもストレスが累積されることもなく、問題は起こら
ない。
括消去することにより、全メモリセルのストレス状態が
クリアーされることにより、書き込み、消去(以下、こ
れをW/Eという。)のくり返しを例えば104回行な
ってもストレスが累積されることもなく、問題は起こら
ない。
ところが、−括消去では、消去したくないメモリセルま
で消去されてしまうため、使用しづらい。
で消去されてしまうため、使用しづらい。
あるいは応用面で制約が生じるという問題がある。
この問題を解決するためには、メモリセル領域を複数の
小領域(以下、これをブロックと呼ぶ。)に分割し、こ
のブロック単位で消去(以下、これをブロック消去と呼
ぶ。)すれば良い。具体的には、例えばワード82本毎
にそれらのワード線に接続されたメモリセルの消去ゲー
トを共通に接続する。そして、消去時、この共通化され
た消去線のうちの一つに図示しない消去用デコーダによ
り選択的に消去電圧VEo−20Vを印加すればよい。
小領域(以下、これをブロックと呼ぶ。)に分割し、こ
のブロック単位で消去(以下、これをブロック消去と呼
ぶ。)すれば良い。具体的には、例えばワード82本毎
にそれらのワード線に接続されたメモリセルの消去ゲー
トを共通に接続する。そして、消去時、この共通化され
た消去線のうちの一つに図示しない消去用デコーダによ
り選択的に消去電圧VEo−20Vを印加すればよい。
これにより、選択されたブロックに属するメモリセルの
みを消去するブロック消去が可能となる。
みを消去するブロック消去が可能となる。
このように、セルをブロック毎に分割した場合において
非選択セルにストレスが加わる時間を考える。先ず第1
に誤書き込みのおそれ(第1表参照)のストレス時間に
ついて考える。このストレス時間はブロック分割を行わ
ない一括消去型のときと同じである。次に、誤消去のお
それ(第1表参照)のストレス時間について考える。こ
のストレスは、選択ブロック(ここではワード線2本分
)以外のすべてのブロック(ワード線1022本分)が
104回W/Eをくり返した場合に最大となる。
非選択セルにストレスが加わる時間を考える。先ず第1
に誤書き込みのおそれ(第1表参照)のストレス時間に
ついて考える。このストレス時間はブロック分割を行わ
ない一括消去型のときと同じである。次に、誤消去のお
それ(第1表参照)のストレス時間について考える。こ
のストレスは、選択ブロック(ここではワード線2本分
)以外のすべてのブロック(ワード線1022本分)が
104回W/Eをくり返した場合に最大となる。
よってその時間の最大は、
1ssX1022X10’ =10200秒となり、過
大なストレスが加わることとなり、誤消去を起すおそれ
が大きい。
大なストレスが加わることとなり、誤消去を起すおそれ
が大きい。
また、上記第2の従来例として第12A〜120図のE
EFROMは、メモリセルが2層ポリシリコンのみで構
成されており、微細化には適している。しかし、前述の
ようにブロック化してブロック消去を行う場合には、非
選択セルのドレインに加わるストレスが大きい。特に、
絶縁膜19が100Aと薄いことからブロック消去は困
難であった。
EFROMは、メモリセルが2層ポリシリコンのみで構
成されており、微細化には適している。しかし、前述の
ようにブロック化してブロック消去を行う場合には、非
選択セルのドレインに加わるストレスが大きい。特に、
絶縁膜19が100Aと薄いことからブロック消去は困
難であった。
本発明は、上記のような問題を考慮してなされたもので
、その目的は、メモリセルアレイを複数のブロックとし
て、非選択ブロックには書き込み時のストレスが印加さ
れないようにし、書き込み時に非選択のメモリセルが誤
動作を起さないようにした、信頼性の高い不揮発性半導
体メモリを提供することにある。
、その目的は、メモリセルアレイを複数のブロックとし
て、非選択ブロックには書き込み時のストレスが印加さ
れないようにし、書き込み時に非選択のメモリセルが誤
動作を起さないようにした、信頼性の高い不揮発性半導
体メモリを提供することにある。
(課題を解決するための手段)
本発明の第1のメモリは、浮遊ゲートと、この浮遊ゲー
トと容量結合している制御ゲートと、ドレインと、ソー
スとを有し、前記浮遊ゲート中への電子の注入による書
き込みと前記浮遊ゲートからの電子の放出による消去と
を電気的に行わせて、電気的にデータの書き換えを行う
ことができる浮遊ゲートトランジスタをメモリセルとし
て用い、そのメモリセルの複数によってメモリセルアレ
イを構成した不揮発性半導体メモリにおいて、前記メモ
リセルアレイを、前記メモリセルの任意数毎の複数のブ
ロックに分割し、さらに、前記浮遊ゲートからの電子の
放出を行わせる消去信号を、前記ブロックのうちのある
ブロック内の前記トランジスタのみに加えるブロック毎
消去信号印加手段と、前記浮遊ゲート中へ電子の注入を
行わせる書き込み信号を、前記ブロックのうちのあるプ
ロッり、内の前記トランジスタのみのドレインに加え、
他のブロック内の前記トランジスタのドレインには加え
ない、ブロック毎書き込み信号印加手段と、を有するも
のとして構成される。
トと容量結合している制御ゲートと、ドレインと、ソー
スとを有し、前記浮遊ゲート中への電子の注入による書
き込みと前記浮遊ゲートからの電子の放出による消去と
を電気的に行わせて、電気的にデータの書き換えを行う
ことができる浮遊ゲートトランジスタをメモリセルとし
て用い、そのメモリセルの複数によってメモリセルアレ
イを構成した不揮発性半導体メモリにおいて、前記メモ
リセルアレイを、前記メモリセルの任意数毎の複数のブ
ロックに分割し、さらに、前記浮遊ゲートからの電子の
放出を行わせる消去信号を、前記ブロックのうちのある
ブロック内の前記トランジスタのみに加えるブロック毎
消去信号印加手段と、前記浮遊ゲート中へ電子の注入を
行わせる書き込み信号を、前記ブロックのうちのあるプ
ロッり、内の前記トランジスタのみのドレインに加え、
他のブロック内の前記トランジスタのドレインには加え
ない、ブロック毎書き込み信号印加手段と、を有するも
のとして構成される。
本発明の第2のメモリは、前記第1のメモリにおいて、
前記メモリセルアレイは、前記メモリセルが行列状に配
置されて構成されたものであり、前記ブロックは、前記
メモリセルの行単位のものの任意数によって構成されて
いるものとして構成される。
前記メモリセルアレイは、前記メモリセルが行列状に配
置されて構成されたものであり、前記ブロックは、前記
メモリセルの行単位のものの任意数によって構成されて
いるものとして構成される。
本発明の第3のメモリは、前記第1又は第2のメモリに
おいて、前記各ブロック中の前記複数のメモリセルは、
列方向に並ぶものの各ドレインが共通に接続されてそれ
ぞれ共通ドレイン線を構成しており、前記各共通ドレイ
ン線と前記書き込み信号を伝えるデータ線とはトランス
ファーゲートトランジスタを介して接続されており、前
記各トランスファーゲートのオン、オフはブロック選択
デコーダによって行われるものとして構成される。
おいて、前記各ブロック中の前記複数のメモリセルは、
列方向に並ぶものの各ドレインが共通に接続されてそれ
ぞれ共通ドレイン線を構成しており、前記各共通ドレイ
ン線と前記書き込み信号を伝えるデータ線とはトランス
ファーゲートトランジスタを介して接続されており、前
記各トランスファーゲートのオン、オフはブロック選択
デコーダによって行われるものとして構成される。
本発明の第4のメモリは、前記第1〜3のいずれかのメ
モリにおいて、前記各浮遊ゲートトランジスタは、消去
時に、前記消去信号印加手段によって正電圧の前記消去
信号が印加されて、前記浮遊ゲート中の電子を吸引する
消去ゲートを有するものとして構成される。
モリにおいて、前記各浮遊ゲートトランジスタは、消去
時に、前記消去信号印加手段によって正電圧の前記消去
信号が印加されて、前記浮遊ゲート中の電子を吸引する
消去ゲートを有するものとして構成される。
本発明の第5のメモリは、前記第1〜3のいずれかのメ
モリにおいて、前記各浮遊ゲートトランジスタは、前記
浮遊ゲート中の電子を吸引するための消去ゲートを有し
ないタイプのものであり、前記消去信号印加手段は前記
各浮遊ゲートトランジスタのソースに正電圧の前記消去
信号を印加するものとして構成される。
モリにおいて、前記各浮遊ゲートトランジスタは、前記
浮遊ゲート中の電子を吸引するための消去ゲートを有し
ないタイプのものであり、前記消去信号印加手段は前記
各浮遊ゲートトランジスタのソースに正電圧の前記消去
信号を印加するものとして構成される。
(作 用)
複数のメモリセル(浮遊ゲートトランジスタ)から構成
されるメモリセルアレイは、複数のメモリセルからなる
ブロックに分割されている。各ブロックにおいて、ブロ
ック内のメモリセルは一括で消去される。また、あるブ
ロック内のあるメモリセルへの書き込み時には、他のブ
ロック内のメモリセルのドレインには、書き込み信号(
ストレス)が印加されない。これにより、メモリセル自
体としての信頼性が向上する。
されるメモリセルアレイは、複数のメモリセルからなる
ブロックに分割されている。各ブロックにおいて、ブロ
ック内のメモリセルは一括で消去される。また、あるブ
ロック内のあるメモリセルへの書き込み時には、他のブ
ロック内のメモリセルのドレインには、書き込み信号(
ストレス)が印加されない。これにより、メモリセル自
体としての信頼性が向上する。
(実施例)
本発明の実施例は、簡単には、メモリセルアレイを複数
のブロックに分割し、このブロック単位で電気的に消去
可能とし、且つ、書き込み時には、非選択ブロックに電
圧スレトスが印加されないようにしたものである。この
ような構成にすることにより、実施例では、W/Eの書
き換えサイクルに対して高信頼性を実現している。
のブロックに分割し、このブロック単位で電気的に消去
可能とし、且つ、書き込み時には、非選択ブロックに電
圧スレトスが印加されないようにしたものである。この
ような構成にすることにより、実施例では、W/Eの書
き換えサイクルに対して高信頼性を実現している。
第1図に本発明の第1実施例を示す。この第1図におい
て、第11図と同等の部材には、第11図と同一の符号
を付している。
て、第11図と同等の部材には、第11図と同一の符号
を付している。
メモリセルアレイ31−1〜31〜には、複数のワード
線(ここでは2本分)を−まとめにしたもので、それぞ
れ行デコーダ32−1〜32−kに接続されている。各
ブロック内(各メモリセルアレイ31−1〜31−に内
)の各メモリセルの消去ゲートは、ブロック内で共通に
接続され、且つ消去線ELI−ELkにそれぞれ接続さ
れている。消去用デコーダ44−1〜44−には、これ
らの消去線EL1〜ELkの1つを選択するためのもの
である。各ブロック内の各メモリセル30のドレインは
、各共通ドレイン43にそれぞれ接続されている。この
各共通ドレイン43は、アレイ選択トランジスタ42−
1〜42−nを通して、それぞれデータ線DLI〜DL
nに接続されている。このブロック選択トランジスタ4
2−1〜42−nのゲートは、ブロック毎のものが共通
に接続され、ブロック選択線BSLI〜BSLkとされ
ている。これらの選択線BSLI〜BSLkは、それぞ
れブロック選択デコーダ45−1〜45−kに接続され
ている。
線(ここでは2本分)を−まとめにしたもので、それぞ
れ行デコーダ32−1〜32−kに接続されている。各
ブロック内(各メモリセルアレイ31−1〜31−に内
)の各メモリセルの消去ゲートは、ブロック内で共通に
接続され、且つ消去線ELI−ELkにそれぞれ接続さ
れている。消去用デコーダ44−1〜44−には、これ
らの消去線EL1〜ELkの1つを選択するためのもの
である。各ブロック内の各メモリセル30のドレインは
、各共通ドレイン43にそれぞれ接続されている。この
各共通ドレイン43は、アレイ選択トランジスタ42−
1〜42−nを通して、それぞれデータ線DLI〜DL
nに接続されている。このブロック選択トランジスタ4
2−1〜42−nのゲートは、ブロック毎のものが共通
に接続され、ブロック選択線BSLI〜BSLkとされ
ている。これらの選択線BSLI〜BSLkは、それぞ
れブロック選択デコーダ45−1〜45−kに接続され
ている。
その他の構成は、第11図のものとほぼ同様である。
次に、上記の装置の動作を説明する。
消去時、例えばセルアレイ31−1のブロックを消去す
る場合について説明する。
る場合について説明する。
この場合には、先ず、消去用デコーダ44−1が選択さ
れる。これにより、消去線ELLには消素電圧VE6(
約20V)が印加される。他の消去用デコーダ44〜2
〜44〜には非選択となり、消去線EL2〜ELkはO
Vとなる。又、各アレイ31−1〜31−kにおいて、
すべてのワード線はOVとなり、ブロック選択線BSL
I〜BSLkもOvとなり、共通ドレイン43が略OV
となる。これにより、メモリセルアレイ31−1の全て
のメモリセルは同時に消去される。
れる。これにより、消去線ELLには消素電圧VE6(
約20V)が印加される。他の消去用デコーダ44〜2
〜44〜には非選択となり、消去線EL2〜ELkはO
Vとなる。又、各アレイ31−1〜31−kにおいて、
すべてのワード線はOVとなり、ブロック選択線BSL
I〜BSLkもOvとなり、共通ドレイン43が略OV
となる。これにより、メモリセルアレイ31−1の全て
のメモリセルは同時に消去される。
次に、書き込み時について説明する。例えば、アレイ3
1−1のメモリセルM1に書き込む場合、データ人力り
、nが“0“とする。データ入力回路36から書き込み
電圧が出力され、共通バス線35が12Vとなる。また
、列デコーダ33によって列選択線CLIが選択されて
12Vとなる。
1−1のメモリセルM1に書き込む場合、データ人力り
、nが“0“とする。データ入力回路36から書き込み
電圧が出力され、共通バス線35が12Vとなる。また
、列デコーダ33によって列選択線CLIが選択されて
12Vとなる。
さらに、ブロック選択デコーダ45−1が選択されて、
ブロック選択線BSLIを12Vとする。
ブロック選択線BSLIを12Vとする。
列選択線CLIの選択により、データ線DLIが1、O
Vとなる。ブロック選択線BSLIの選択により、トラ
ンジスタ42−1につながる共通ドレイン43も10V
となる。又、行デコーダ32−1によってワード線WL
1が選択されて12Vとなる。これにより、選択された
メモリセルM1に書き込みが実施される。
Vとなる。ブロック選択線BSLIの選択により、トラ
ンジスタ42−1につながる共通ドレイン43も10V
となる。又、行デコーダ32−1によってワード線WL
1が選択されて12Vとなる。これにより、選択された
メモリセルM1に書き込みが実施される。
一方、非選択のブロック選択線BSL2〜BSLkはO
vである。このため、非選択ブロックのセルアレイ31
−2〜31.− kの全てのブロック選択トランジスタ
42−1〜42−nはオフしている。従って、非選択ブ
ロックのセルアレイ31−2〜31−kにおいては、全
ての共通ドレイン43が略OV(フローティング状態)
となっている。そのため、非選択のセルアレイ31−2
〜31−kにおいては、各セル30のドレインには電圧
ストレスは印加されない。
vである。このため、非選択ブロックのセルアレイ31
−2〜31.− kの全てのブロック選択トランジスタ
42−1〜42−nはオフしている。従って、非選択ブ
ロックのセルアレイ31−2〜31−kにおいては、全
ての共通ドレイン43が略OV(フローティング状態)
となっている。そのため、非選択のセルアレイ31−2
〜31−kにおいては、各セル30のドレインには電圧
ストレスは印加されない。
次に、読み出し時について説明する。メモリセルM1か
らのデータを読み出すとする。このときには、ブロック
選択デコーダ45−1が選択される。これにより、ブロ
ック選択線BSLIのみが5vとなる。他のBSL2〜
BSLkは非選択となり、OVとなる。選択されたブロ
ック31−1のワード線WLIが行デコーダ32−1で
選択されて5Vとなる。列デコーダ33による列選択線
CLIの選択により、データ線DLIが選択される。こ
れにより、選択されたメモリセルM1から情報が読みだ
される。このとき、非選択ブロック31−2〜31−に
中のブロック選択トランジスタ42−1〜42−にはす
べてオフしている。これにより、他のアレイ31−2〜
31−kにおいては共通ドレイン43はデータ線DL1
から切り離されている。このため、データ線DLLに接
続される寄生容量が大幅に減る。これにより、データ線
DL1の充放電時間が短縮され、メモリセルM1からは
高速で読み出しが行われる。但し、もし、読み出しスピ
ードがこれよりも低くてもよい場合には、すべてのブロ
ック選択線BSLI〜BSLkを5■にしておいても良
い。
らのデータを読み出すとする。このときには、ブロック
選択デコーダ45−1が選択される。これにより、ブロ
ック選択線BSLIのみが5vとなる。他のBSL2〜
BSLkは非選択となり、OVとなる。選択されたブロ
ック31−1のワード線WLIが行デコーダ32−1で
選択されて5Vとなる。列デコーダ33による列選択線
CLIの選択により、データ線DLIが選択される。こ
れにより、選択されたメモリセルM1から情報が読みだ
される。このとき、非選択ブロック31−2〜31−に
中のブロック選択トランジスタ42−1〜42−にはす
べてオフしている。これにより、他のアレイ31−2〜
31−kにおいては共通ドレイン43はデータ線DL1
から切り離されている。このため、データ線DLLに接
続される寄生容量が大幅に減る。これにより、データ線
DL1の充放電時間が短縮され、メモリセルM1からは
高速で読み出しが行われる。但し、もし、読み出しスピ
ードがこれよりも低くてもよい場合には、すべてのブロ
ック選択線BSLI〜BSLkを5■にしておいても良
い。
例えば、1Mビットのメモリを第1図の構成のようにし
たときに、セルM3に加わるストレス時間について、従
来の第11図の場合と比較する。
たときに、セルM3に加わるストレス時間について、従
来の第11図の場合と比較する。
セルM3にストレスが加わるのは、同じブロック31−
1中のセルM1がデータ書き込み対象とされたときのみ
である。他のブロック31−2〜31−にのどのセルが
書き込み対象とされたときも、セルM3にはストレスは
加わらない。よって、M3に加わるストレス時間は、第
1図の場合(2本のワード線を1つの行デコーダに接続
した場合)には、]書き込み時間となる。この1書き込
み時間を、前と同様に111ISとすると、当然ストレ
ス時間はlll1sとなる。これは、従来の(a)式の
場合の1.0238より著しく小さいのがわかる。よっ
て、実際上、セルM3は誤消去しない。
1中のセルM1がデータ書き込み対象とされたときのみ
である。他のブロック31−2〜31−にのどのセルが
書き込み対象とされたときも、セルM3にはストレスは
加わらない。よって、M3に加わるストレス時間は、第
1図の場合(2本のワード線を1つの行デコーダに接続
した場合)には、]書き込み時間となる。この1書き込
み時間を、前と同様に111ISとすると、当然ストレ
ス時間はlll1sとなる。これは、従来の(a)式の
場合の1.0238より著しく小さいのがわかる。よっ
て、実際上、セルM3は誤消去しない。
第2図は、第1図の回路を実際にレイアウトした一例の
一部を示す回路図である。第3A〜30図は、第2図の
回路図に対応したレイアウトの平面図及び断面図である
。即ち、第3A図が平面図、第3B図はB−B線断面図
、第3C図はC−C線断面図である。第3A〜30図に
おいて、第7A〜7C図と同一の構造部には、同じ符号
をつけている。
一部を示す回路図である。第3A〜30図は、第2図の
回路図に対応したレイアウトの平面図及び断面図である
。即ち、第3A図が平面図、第3B図はB−B線断面図
、第3C図はC−C線断面図である。第3A〜30図に
おいて、第7A〜7C図と同一の構造部には、同じ符号
をつけている。
ここでは、特に第2図かられかるように、1ブロツク中
にはワード線が4本ずつ含まれている。
にはワード線が4本ずつ含まれている。
そして、1本のデータ線(例えばDLl)にブロック選
択トランジスタ42−1を通してつながるメモリセルは
、4つとなる。特に、第3A図に示すレイアウト上の特
徴は、これらの4つのメモリセルの共通のドレイン16
は拡散層16Aのみでつながっており、Ag線とコンタ
クトさせていない点にある。この共通のドレイン16は
、ブロック選択トランジスタ42−1を通して、拡散層
16Aにつながっている。この拡散層16Aは、コンタ
クト17を介して、データ線(A、1ll)DLl8に
つながっている。これにより、コンタクト17は上下の
ブロック合わせて8つのトランジスタについて1つとな
る。すなわち、コンタクトの数はI74になり、パター
ンの縮小化に有効に作用する。また、各セル30のソー
ス15は、拡散層15Aで共通につながり、且つVss
線(AN )26にコンタクト17Aを介してつながっ
ている。
択トランジスタ42−1を通してつながるメモリセルは
、4つとなる。特に、第3A図に示すレイアウト上の特
徴は、これらの4つのメモリセルの共通のドレイン16
は拡散層16Aのみでつながっており、Ag線とコンタ
クトさせていない点にある。この共通のドレイン16は
、ブロック選択トランジスタ42−1を通して、拡散層
16Aにつながっている。この拡散層16Aは、コンタ
クト17を介して、データ線(A、1ll)DLl8に
つながっている。これにより、コンタクト17は上下の
ブロック合わせて8つのトランジスタについて1つとな
る。すなわち、コンタクトの数はI74になり、パター
ンの縮小化に有効に作用する。また、各セル30のソー
ス15は、拡散層15Aで共通につながり、且つVss
線(AN )26にコンタクト17Aを介してつながっ
ている。
第4図に、ブロック消去を可能とした別の実施例を示す
。この第4図は、消去ゲートを有しない第12A〜12
C図に対応するものである。第4図が第2図と異なる点
は、共通ソース線■88*とブロック内のメモリセルの
共通ソース46との間に、ソース選択トランジスタ47
を設けた点にある。このトランジスタ47のゲートは、
ブロック毎に共通に接続され、且つソース選択線5SL
I〜5SLk (SSL2,5SL3のみ図示)に接続
されている。
。この第4図は、消去ゲートを有しない第12A〜12
C図に対応するものである。第4図が第2図と異なる点
は、共通ソース線■88*とブロック内のメモリセルの
共通ソース46との間に、ソース選択トランジスタ47
を設けた点にある。このトランジスタ47のゲートは、
ブロック毎に共通に接続され、且つソース選択線5SL
I〜5SLk (SSL2,5SL3のみ図示)に接続
されている。
次に、第4図の動作を説明する。
第4図におけるワード線WL5〜WL8のブロックが選
択されるとする。
択されるとする。
消去時には、ブロック選択線BSL2及びワード線WL
5〜8がOV、 ソース選択線5SL2が12V、共通
ソース線■ss*が12Vとなる。又、非選択ブロック
のソース選択線5SLI、5SL3〜5SLkはすべて
Ovとなる。この状態では、選択されたブロックの共通
ソース線46のみに約10Vが印加され、選択ブロック
におけるメモリセル30が消去される。一方、非選択ブ
ロックにおいては、メモリセルのソースには消去は印加
されないことから、消去は行われない。
5〜8がOV、 ソース選択線5SL2が12V、共通
ソース線■ss*が12Vとなる。又、非選択ブロック
のソース選択線5SLI、5SL3〜5SLkはすべて
Ovとなる。この状態では、選択されたブロックの共通
ソース線46のみに約10Vが印加され、選択ブロック
におけるメモリセル30が消去される。一方、非選択ブ
ロックにおいては、メモリセルのソースには消去は印加
されないことから、消去は行われない。
次に、セルM2に書き込む場合について説明する。デー
タ線DL1、ワード線WL5が選択され、DL 1−6
V、WL5−12Vとなる。
タ線DL1、ワード線WL5が選択され、DL 1−6
V、WL5−12Vとなる。
さらに、ブロック選択線BSL2及びソース選択線5S
L2が選択され、それぞれ12Vとなる。
L2が選択され、それぞれ12Vとなる。
さらに、共通ソース線Vss*はOvとなる。これによ
り、メモリセル30(Ml)に書き込みが行われる。こ
のとき、他のブロックのブロック選択線BSLI、BS
L3〜BSLkはすべてOVとなっている。このため、
データ線DLLがたとえ6Vとなっていても、非選択ブ
ロックのメモリセル30のドレインにはストレスが加わ
らない。非選択ブロックのソース選択線5SLI、5S
L3〜5SLkについてはOvとするのが好ましいが、
オンしていても特に問題は生じない。
り、メモリセル30(Ml)に書き込みが行われる。こ
のとき、他のブロックのブロック選択線BSLI、BS
L3〜BSLkはすべてOVとなっている。このため、
データ線DLLがたとえ6Vとなっていても、非選択ブ
ロックのメモリセル30のドレインにはストレスが加わ
らない。非選択ブロックのソース選択線5SLI、5S
L3〜5SLkについてはOvとするのが好ましいが、
オンしていても特に問題は生じない。
第5A〜50図は第4図の実際のレイアウトを示す。即
ち、第5A図は平面図、第5B図がB−B線断面図、第
5C図はC−C線断面図である。
ち、第5A図は平面図、第5B図がB−B線断面図、第
5C図はC−C線断面図である。
これらの図における基本的な配置は第3A〜30図と同
様であるが、それらの図と特に異なる点は、共通ソース
線V ss* 27を第2A、&で行ない、データ線D
L1〜DLnを第1のAl1で行ない、共通ソース線V
ss*をデータ線DL1〜DLnと直交させた点にある
。このようにすることによって、横方向のセルピッチを
データ線DLI〜DLnの第1のAg配線のピッチで決
めることができ、セルサイズの縮小化が可能となる。
様であるが、それらの図と特に異なる点は、共通ソース
線V ss* 27を第2A、&で行ない、データ線D
L1〜DLnを第1のAl1で行ない、共通ソース線V
ss*をデータ線DL1〜DLnと直交させた点にある
。このようにすることによって、横方向のセルピッチを
データ線DLI〜DLnの第1のAg配線のピッチで決
めることができ、セルサイズの縮小化が可能となる。
又、上記とは逆に、第1層目のAgを共通ソース線vs
s*に用い、第2層目のAl1をデータ線に用いても良
い。さらに、第3A〜30図のように、共通ソース線v
88*を、データ線と平行にすることもできる。このよ
うにすれば、セルサイズが少々犠牲にされるにしても、
単一層のA、Qで配線でき、プロセスが容易となる。
s*に用い、第2層目のAl1をデータ線に用いても良
い。さらに、第3A〜30図のように、共通ソース線v
88*を、データ線と平行にすることもできる。このよ
うにすれば、セルサイズが少々犠牲にされるにしても、
単一層のA、Qで配線でき、プロセスが容易となる。
第6図には、さらに異なる実施例を示す。第4図と異な
る点は、ソース選択線及びソース選択トランジスタを設
けるかわりに、ブロック毎にメモリセル共通ソース46
に専用のソース線vSS*l〜V (V V
のみ図示)を設けた点にSS*k SS*2
° SS*3 ある。
る点は、ソース選択線及びソース選択トランジスタを設
けるかわりに、ブロック毎にメモリセル共通ソース46
に専用のソース線vSS*l〜V (V V
のみ図示)を設けた点にSS*k SS*2
° SS*3 ある。
次に、第6図の動作を説明する。消去時には、選択され
たブロックの共通ソース線のみに高電圧が印加され、そ
のブロックが消去される。例えば、ワード線WL5〜W
L8のブロックが選択されたとすると、共通ソース線v
SS*2のみが、図示しない消去用デコーダで選択され
、そこにIOVが印加され、メモリセルが消去される。
たブロックの共通ソース線のみに高電圧が印加され、そ
のブロックが消去される。例えば、ワード線WL5〜W
L8のブロックが選択されたとすると、共通ソース線v
SS*2のみが、図示しない消去用デコーダで選択され
、そこにIOVが印加され、メモリセルが消去される。
他のブロックの共通ソース線VV 〜■ はOV
にSS本1″ SS*3 SS*になって
おり、消去は行われない。
にSS本1″ SS*3 SS*になって
おり、消去は行われない。
書き込み時、および読み出し時には、共通ソース線■s
s本1〜” SS*にはすべてOVになっている。
s本1〜” SS*にはすべてOVになっている。
この点を除き、各信号は第3A〜30図の動作のときと
同じである。この第6図の例では、共通ソース線VSS
*I 〜vSS*にハ、第5A〜50図と同様に、第2
層目のl)によりデータ線の第1層目の八ρと直角な方
向に配線される。
同じである。この第6図の例では、共通ソース線VSS
*I 〜vSS*にハ、第5A〜50図と同様に、第2
層目のl)によりデータ線の第1層目の八ρと直角な方
向に配線される。
さらに、図示しないが、第6図において、共通ソース線
VSS*l〜” SS*kを上下方向に共通化し、デー
タ線DLI〜DLkに平行に配線することもでき、それ
によりAp 1層で配線でき、プロセス的には容易とな
る。このときは、ブロック消去はできず、全セル−括消
去となる。もし、プロ・ツク消去を行なう場合には共通
ソース線v88オを10■とし、選択されたブロックに
おけるワード線のみ、例えばワード線WL5〜WL8の
みをOvとし、他の非選択ブロックにおけるワード線W
LI〜W L 4 、 W L 9〜W L mのずべ
てを12Vにする。これにより、非選択ワード線のメモ
リセルの浮遊ゲート11とソース15との間の電圧は、
選択セルのそれに比較して大幅に小さくなる。これによ
り、非選択ワード線のメモリセルは消去されず、選択ワ
ード線のメモリセルのみのブロック消去が行われる。
VSS*l〜” SS*kを上下方向に共通化し、デー
タ線DLI〜DLkに平行に配線することもでき、それ
によりAp 1層で配線でき、プロセス的には容易とな
る。このときは、ブロック消去はできず、全セル−括消
去となる。もし、プロ・ツク消去を行なう場合には共通
ソース線v88オを10■とし、選択されたブロックに
おけるワード線のみ、例えばワード線WL5〜WL8の
みをOvとし、他の非選択ブロックにおけるワード線W
LI〜W L 4 、 W L 9〜W L mのずべ
てを12Vにする。これにより、非選択ワード線のメモ
リセルの浮遊ゲート11とソース15との間の電圧は、
選択セルのそれに比較して大幅に小さくなる。これによ
り、非選択ワード線のメモリセルは消去されず、選択ワ
ード線のメモリセルのみのブロック消去が行われる。
本発明によれば、メモリセルをブロック毎に分割し、あ
るブロック中のあるメモリセルに書き込みを行う際には
、他のブロックのメモリセルには書き込み電圧(ストレ
ス)が加わらないようにしたので、あるセルへの書き込
み時における他のセルでの誤動作を防止して、メモリ全
体としての信頼性を向上させることができる。
るブロック中のあるメモリセルに書き込みを行う際には
、他のブロックのメモリセルには書き込み電圧(ストレ
ス)が加わらないようにしたので、あるセルへの書き込
み時における他のセルでの誤動作を防止して、メモリ全
体としての信頼性を向上させることができる。
第1図は本発明の第1実施例の回路図、第2図はその実
際のパターンに沿った回路図、第3図は第2図のパター
ンを示す平面図、B−B線及びA−A線断面図、第4図
は本発明の第2実施例の実際のパターンに沿った回路図
、第5図はその平面図、B−B線及びC−C線断面図、
第6図は本発明の第3実施例の実際のパターンに沿った
回路図、第7図は従来例の一部を示す平面図、B−B線
及びA−A線断面図、第8図及び第9図はその等価回路
図及び容量系統の等価回路図、第10図は従来のメモリ
セルアレイの一部を示す回路図、第11図は従来のメモ
リの回路図、第12図は従来のメモリセルの平面図、B
−B線及びC−C線断面図である。 11・・・浮遊ゲート、13・・・制御ゲート、15・
・・ソース、16・・・ドレイン、30・・・浮遊ゲー
トトランジスタ、31−1〜31−k・・・ブロック、
42−1〜42−k・・・ブロック選択トランジスタ、
44−1〜44−k・・・消去用デコーダ(消去信号印
加手段) 、45−1〜45−k・・・プロ・ツク選択
デコーダ、DL1〜DLn・・・データ線。
際のパターンに沿った回路図、第3図は第2図のパター
ンを示す平面図、B−B線及びA−A線断面図、第4図
は本発明の第2実施例の実際のパターンに沿った回路図
、第5図はその平面図、B−B線及びC−C線断面図、
第6図は本発明の第3実施例の実際のパターンに沿った
回路図、第7図は従来例の一部を示す平面図、B−B線
及びA−A線断面図、第8図及び第9図はその等価回路
図及び容量系統の等価回路図、第10図は従来のメモリ
セルアレイの一部を示す回路図、第11図は従来のメモ
リの回路図、第12図は従来のメモリセルの平面図、B
−B線及びC−C線断面図である。 11・・・浮遊ゲート、13・・・制御ゲート、15・
・・ソース、16・・・ドレイン、30・・・浮遊ゲー
トトランジスタ、31−1〜31−k・・・ブロック、
42−1〜42−k・・・ブロック選択トランジスタ、
44−1〜44−k・・・消去用デコーダ(消去信号印
加手段) 、45−1〜45−k・・・プロ・ツク選択
デコーダ、DL1〜DLn・・・データ線。
Claims (1)
- 【特許請求の範囲】 1、浮遊ゲートと、この浮遊ゲートと容量結合している
制御ゲートと、ドレインと、ソースとを有し、前記浮遊
ゲート中への電子の注入による書き込みと前記浮遊ゲー
トからの電子の放出による消去とを電気的に行わせて、
電気的にデータの書き換えを行うことができる浮遊ゲー
トトランジスタをメモリセルとして用い、そのメモリセ
ルの複数によってメモリセルアレイを構成した不揮発性
半導体メモリにおいて、 前記メモリセルアレイを、前記メモリセルの任意数毎の
複数のブロックに分割し、さらに、前記浮遊ゲートから
の電子の放出を行わせる消去信号を、前記ブロックのう
ちのあるブロック内の前記トランジスタのみに加えるブ
ロック毎消去信号印加手段と、 前記浮遊ゲート巾へ電子の注入を行わせる書き込み信号
を、前記ブロックのうちのあるブロック内の前記トラン
ジスタのみのドレインに加え、他のブロック内の前記ト
ランジスタのドレインには加えない、ブロック毎書き込
み信号印加手段と、を有する、 不揮発性半導体メモリ。 2、前記メモリセルアレイは、前記メモリセルが行列状
に配置されて構成されたものであり、前記ブロックは、
前記メモリセルの行単位のものの任意数によって構成さ
れている、請求項1記載の不揮発性半導体メモリ。 3、前記各ブロック中の前記複数のメモリセルは、列方
向に並ぶものの各ドレインが共通に接続されてそれぞれ
共通ドレイン線を構成しており、前記各共通ドレイン線
と前記書き込み信号を伝えるデータ線とはトランスファ
ーゲートトランジスタを介して接続されており、前記各
トランスファーゲートのオン、オフはブロック選択デコ
ーダによって行われる、請求項1又は2のいずれかに記
載の不揮発性半導体メモリ。 4、前記各浮遊ゲートトランジスタは、消去時に、前記
消去信号印加手段によって正電圧の前記消去信号が印加
されて、前記浮遊ゲート中の電子を吸引する消去ゲート
を有する請求項1〜3のいずれかに記載の不揮発性半導
体メモリ。 5、前記各浮遊ゲートトランジスタは、前記浮遊ゲート
中の電子を吸引するための消去ゲートを有しないタイプ
のものであり、前記消去信号印加手段は前記各浮遊ゲー
トトランジスタのソースに正電圧の前記消去信号を印加
するものである、請求項1〜3のいずれかに記載の不揮
発性半導体メモリ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4812690A JP2624864B2 (ja) | 1990-02-28 | 1990-02-28 | 不揮発性半導体メモリ |
KR1019910003153A KR920000079A (ko) | 1990-02-28 | 1991-02-27 | 불휘발성 반도체메모리 |
EP91103051A EP0447856B1 (en) | 1990-02-28 | 1991-02-28 | Nonvolatile semiconducteur memory |
DE69119277T DE69119277T2 (de) | 1990-02-28 | 1991-02-28 | Nichtflüchtiger Halbleiterspeicher |
US07/989,935 US5418742A (en) | 1990-02-28 | 1992-12-10 | Nonvolatile semiconductor memory with block erase select means |
US08/273,922 US5761119A (en) | 1990-02-28 | 1994-07-12 | Nonvolatile semiconductor memory with a plurality of erase decoders connected to erase gates |
KR2019950028266U KR950010593Y1 (ko) | 1990-02-28 | 1995-10-10 | 오기록 방지기능을 갖춘 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4812690A JP2624864B2 (ja) | 1990-02-28 | 1990-02-28 | 不揮発性半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03250495A true JPH03250495A (ja) | 1991-11-08 |
JP2624864B2 JP2624864B2 (ja) | 1997-06-25 |
Family
ID=12794637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4812690A Expired - Lifetime JP2624864B2 (ja) | 1990-02-28 | 1990-02-28 | 不揮発性半導体メモリ |
Country Status (5)
Country | Link |
---|---|
US (2) | US5418742A (ja) |
EP (1) | EP0447856B1 (ja) |
JP (1) | JP2624864B2 (ja) |
KR (1) | KR920000079A (ja) |
DE (1) | DE69119277T2 (ja) |
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