JPH03250495A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、電気的にデータの消去が可能な不揮発性半導
体メモリに関し、特に、非選択セルに電圧ストレスが加
わる時間を短縮し、それによって非選択セルに誤動作が
生じないようにした不揮発性半導体メモリに関する。

（従来の技術） 電気的に記憶データを消去し、再書き込みすることがで
きるＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌ　ｌ
ｙ　Ｅｒａｓ−ａｂｌｃ　ａｎｄ　ＰｒｏｇｒａＩＩｌ
ｍａｂｌｅ　ＲＯＭ）は、紫外線消去型のＥＦＲＯＭと
比べ、ボード上に組み込んだままの状態で電気信号によ
りデータ消去が可能であり、使い晶いことから、制御用
、ＩＣカード（メモリカード）用等に需要が急増してい
る。特に、ＥＥＦＲＯＭの大容量化を実現するために第
７Ａ〜７０図に示すような構成のメモリセルが用いられ
る。

ここで第７Ａ図はパターン平面図、第７Ｂ図は第７Ａ図
のＢ−Ｂ線断面図、第７Ｃ図は第７Ａ図のＣ−Ｃ線断面
図である。これらの図において、１１は第１層目の多結
晶シリコン層から構成された浮遊ゲート、１２は第２層
目の多結晶シリコン層から構成された消去ゲート、１３
は第３層目の多結晶シリコン層から構成された制御ゲー
トである。制御ゲート１３はメモリセルのワード線とし
ても使用される。また、１４はＰ型の基板であり、１５
及び１６はこの基板１４上に形成されたＮ＋型型数散層
らなるソース及びドレイン、１７はコンタクトホール、
１８はこのコンタクトホール１７を介して上記ドレイン
１６と接続されるアルミニウム層からなるデータ線であ
る。さらに、１９は浮遊ゲートトランジスタ部のゲート
絶縁膜で、厚さは３００人である。２０は浮遊ゲート１
１と消去ゲート１２との間に設けられたゲート絶縁膜で
、厚さは３５０人である。２１は浮遊ゲート１１と制御
ゲート１３との間に設けられたゲート絶縁膜である。こ
のゲート絶縁膜２１は０−Ｎ−０構造（Ｏｘｌｄｅ−Ｎ
ｌｔｒｉｄｅ−Ｏｘ１ｄｅ）の３層構造膜で構成されて
いる。また、２２は消去ゲート１２と制御ゲート１３と
の間に設けられたゲート絶縁膜であり、これも０−Ｎ−
０構造のものにされている。２３は第３層目の多結晶シ
リコン層１３をゲート電極とする選択トランジスタ部の
ゲート絶縁膜である。また、２４はフィールド絶縁膜、
２５は層間絶縁膜である。

前記第７Ａ〜７０図に示されるメモリセルの等価回路を
第８図に、容量系統の等価回路を第９図にそれぞれ示す
。第８図において、ＶＤはドレイン電位、Ｖｓはソース
電位、ｖＦｏは浮遊ゲート電位、ｖＩＥＧは消去ゲート
電位、ｖｏｏは制御ゲート電位である。また、第９図に
おいて、ＣＦｃは浮遊ゲート］１と制御ゲート１３との
間の容量、Ｃ□は浮遊ゲート１１と消去ゲート１２との
間の容量、Ｃ１，、は浮遊ゲート１１とドレイン１６と
の間の容量、ＣＰＳは浮遊ゲート１１からみたその他の
容量である。この容量系統において、全ての容量に蓄え
られる電荷量の初期値Ｑ（１）は次式で与えられる。

Ｑ（１）−（Ｖｌ、Ｇ−ＶＣＧ）・ＣＰＣ＋（■Ｉ’Ｇ
−■ＥＧ）・ＣＦＥ十（ＶＩ？Ｇ−ＶＤ）　−Ｃ即＋　
（ＶＰＣＪ−Ｖｓ）　−０円・・・・・・・・・（１） また、すべての容量の総和をＣＴ Ｃ７は次式で与えられる。

とすると、 ＣＴ−ＣＦＣ＋ＣＦＥ＋ＣＦＤ＋ＣＦＳ・・・・・・（
２） 従って、浮遊ゲートに加わる電圧ＶＰＧは次式で与えら
れる。

ｖｐｃ−（（Ｖ工＃　Ｃｐｃ＋　ｖｐｃ　・ＣＰＥ＋Ｖ
Ｄ　　・ＣＦＤ＋　Ｖｓ　−ＣＰＳ）　／Ｃｒ　ｌ　＋
ｆＱ　（＋）　／ＣＴ　）・・・・・・・・・（３） ココテ、Ｑ　（１）　／　Ｃｒ　−Ｖ　ＰＧ（＋）　、
Ｖ　ｓ　−ＯＶを代入すれば、上記（３）式は次のよう
に書き直すことができる。

５−１　（ＶＣＧ″ＣＦＣ＋ＶＥＧ′Ｃ即＋ＶＤ　−Ｃ
ＦＤ）　／　ＣＴ　ｌ　＋ＶＰＧ（１）・・・・・・・
・・（４） 上記のようなメモリセルは、実際のメモリにおいてはマ
トリクス状に配置される。ここでは説明を簡単にするた
め、第１０図に示すような４つのメモリセルＭ１〜Ｍ４
を有する４ビツトのメモリセルアレイを考える。これら
４個のメモリセルＭ１〜Ｍ４のドレイン］６は２本のデ
ータ線ＤＬＩ、ＤＬ２のいずれかに接続され、制御ゲー
ト１３は２本のワード線ＷＬＩ、ＷＬ２のいずれかに接
続され、消去ゲート１２は消去線ＥＬに共通に接続され
、ソース１５には基準電圧（例えばＯＶ）が印加される
。

このような構成のメモリセルアレイにおいては、データ
の消去は全てのメモリセルＭ１〜Ｍ４について一括で行
う。即ち、各メモリセルのソース電位Ｖ８、ドレイン電
位Ｖ、及び制御ゲート電位ｖＣＧをそれぞれＯＶ（すな
わちデータ線ＤＬＩ。

ＤＬ２、ワード線ＷＬＩ、ＷＬ２を０Ｖ）１．：し、消
去ゲート電位ＶＢ。を高電位（例えば＋２０Ｖ）１こす
る。このとき、ファウラー拳ノルドハイムのトンネル効
果により、浮遊ゲート１１中の電子が電界放出によって
消去ゲート１２に向けて放出され、浮遊ゲート１１が正
電位に帯電する。浮遊ゲート１１内の電位■　　　が例
えば＋３ｖになるｐｃ（＋） とすると（浮遊ゲートトランジスタのしきい値Ｖ０１１
を１ｖとする）、浮遊ゲート１１下には反転層ができ、
メモリセルＭ１〜Ｍ４のしきい値電圧は低くなる。この
状態をデータ“１”がメモリされているとする。

次に、メモリセルアレイ中の１つのメモリセル、例えば
Ｍｌを選択し、それにデータを書き込む場合を考える。

選択セルＭ１にデータを書き込む場合、メモリセルの制
御ゲート電位Ｖ。０（ワード線ＷＬＩの電位）を高電位
、例えば＋１２．５Ｖに、ドレイン電位ＶＤ　（データ
線ＤＬＩの電位）を高電位例えば＋ＩＯＶに、ソース電
圧Ｖｓ１データ線ＤＬ２の電位及びワード線ＷＬ２の電
位をＯＶにそれぞれ設定する。また、消去ゲート電位ｖ
Ｐ６は例えば＋５Ｖとする。これにより、選択セルＭ１
では、浮遊ゲート１１の電位が上昇し、書き込みやすく
なる。選択セルＭ１のドレイン１６近傍でホット−ニレ
クロトン効果が起こる。インパクト・アイオナイゼーシ
ョンにより発生した電子が浮遊ゲート１１中に注入され
る。これにより浮遊ゲート１１は、負に帯電する。浮遊
ゲート１１内の電位■　　　が例えば−３ｖになったと
する。

１’Ｇ（１） このような状態においては、メモリセルＭ１の閾値電圧
は高くなる。この状態を、データ“０″がメモリされて
いるとする。また、上記の場合での非選択セルＭ２〜Ｍ
４では、ホット６エレクトロン効果は起こらない。

次に、上記したデータ書き込み時における、非選択セル
Ｍ２〜Ｍ４に加わる電圧ストレスについて考える。書き
込み時における前記（４）式の■ＥＧ・ＣＦＥ及びＶ、
・ＣＦＤは、ＶＣＧ−ｃＦＣと比較し、充分小さいので
、書き込み時における（４）式は、次のように書き換え
ることができる。

ＶＰＣ”＝　（ＣＰＣ／ＣＴ　）ＶＣＧ＋ｖＰＧ（り　
’・・（５）ここで、容量比Ｃ１゜／Ｃ，を、例えば０
．６とし、“１“のセルのＶ　ＰＧ（１）　−＋３　Ｖ
　、　　“０“のセルのＶ　ＰＧ（＋）　−３Ｖとする
。また、選択セルＭ１と同一ワード線ＷＬＩ上にある非
選択セルＭ２のデータが“１°の場合を考える。Ｍ２の
制御ゲート電位Ｖｃ６は１２．５Ｖである。このため、
浮遊ゲート電位ｖＦ６は、前記（５）式により、１０．
５Ｖとなる。しかしながら、消去ゲート電位ＶＥＧは５
Ｖであるので、浮遊ゲート１１から見た消去ゲート１２
の電位は、−５，５Ｖとなっている。このように、消去
ゲート１２に５ｖ印加することにより、選択セルＭ１と
同一のワード線ＷＬｌ上にある非選択セルＭ２の浮遊ゲ
ート１１の消去ゲート１２に対する電界が緩和される。

これにより、誤書き込みによる誤動作を防ぐという信頼
性が向上する。一方、ドレイン１６と浮遊ゲート１１と
の間に加わる電圧ストレスは、メモリセルのデータが“
１”あるいは“０”かにより大きく異なる。第１０図中
の４個のメモリセルＭ１〜Ｍ４に加わる、ドレイン１６
の浮遊ゲート１１に対する電圧ストレスを第１表にまと
めて示す。

第１０図において、非選択セルＭ２〜４の浮遊ゲートへ
の電圧ストレスが最大になるのは、選択セルＭ１のワー
ド線ＷＬＩと異なるワード線ＷＬ２に制御ゲートが接続
されている非選択メモリセルＭ３においてデータが“０
”の場合である。即ち、第１表からも分るように、この
非選択セルＭ３では、浮遊ゲート１１とドレイン１６の
間に＋１３．ＯＶの電圧が加わり、浮遊ゲート１１中の
電子がドレイン１６に放出されやすくなり、場合によっ
ては誤消去のおそれが生じる。次に厳しい条件は、メモ
リセルＭ２のデータが“１ｍの場合である。この状態で
は、電子が浮遊ゲート１１中に注入されて、誤書き込み
が発生する可能性がある。

第１１図は、このメモリセルを使用したメモリの従来の
構成を示す回路図である。図中、メモリセルアレイ３１
中の各々のセル３０のドレイン１６は、ｎ本のデータ線
ＤＬＩ〜ＤＬｎのいずれかに接続され、制御ゲート１３
は、ｍ本のワードｆｉＷＬ１〜ＷＬｍのいずれかに接続
されている。

かつ、メモリセル３０．　３０．・・・の消去ゲート１
２は、消去線ＥＬに共通に接続され、ソース１５には基
準電圧、例えば０〔ｖ〕が印加される。

メモリセルアレイ３１中の全メモリセル３ｏの消去ゲー
ト１２は共通とされているので、データ書き込みに際し
ては、全メモリセル３０の消去ケートに同時にＶＥＧが
印加されることになる。なお、第１１図において、３２
は行デコーダ、３３は列デコーダ、３４−１〜３４−ｎ
は列選択トランジスタ、３５はバス線、３６はデータ入
力回路、３７はセンス増幅回路、３８はデータ出力回路
、３９は消去用昇圧回路、４１はアドレスバッファであ
る。

ここで、１セル（１ビツト）当りのデータ書き込み時間
をｔとし、順次全ビットへ書き込む場合を考える。非選
択状態のメモリセル（第１表のＭ３）において、制御ゲ
ート１３がＯｖｌ　ドレイン１６が１０ｖとなるストレ
ス時間、すなわち前記第１表で説明した誤消去状態のス
トレス時間は、１ビット当り（１つのセルについて）最
大で（ｍ−１）ｘｔとなる。又、第１表のメモリセルＭ
２の制御ゲート１３が１２．５Ｖ、　ドレイン１６がＯ
ｖｌすなわち前記第１表の誤書き込み状態のストレス時
間は１ビット当り最大で（ｎ−１）Ｘｔとなる。ここで
、ｍは上述のように行線数、ｎは列線数である。

例えば、１Ｍビットのメモリ（１２８にワード×８ビッ
ト）の場合、ｎ−１２８、ｍ−１０２４となる。１ビツ
トの書き込み時間を１ｆｆｌｓとすると、誤消去のおそ
れのある状態のストレス時間は、１ｍ５Ｘ　（１０２４
−１）　＝１．０２３Ｓ　　　　（ａ）となる。又、誤
書き込みのおそれのある状態のストレス時間は、 １ｍｓＸ１２７−１２７ｍｓ となる。浮遊ゲート１１の絶縁膜の厚さが３００人であ
ることを考慮し、また誤消去、誤書き込みの起きる確率
がストレス時間に比例することを考えれば、信頼性につ
いては問題ないレベルである。

ｍ１２Ａ〜１２Ｃ図には、第２の従来例としての消去ゲ
ートを有しないＥＥＰＲＯＭセルを示す。

第７Ａ〜７０図と同等の部分には、同一の番号を付しで
ある。第７Ａ〜７０図のＥＥＦＲＯＭセルと異なる点は
、消去ゲートがないことのほか、制御ゲート１３をゲー
トとする選択トランジスタがなく、浮遊ゲート１１に直
接ソース１５及びドレイン１６が接している点にある。

さらに、浮遊ゲート絶縁膜１９は、約１００人と薄くし
である。

次に、第１２Ａ〜１２Ｃ図の動作原理を説明する。

消去時には、ソース１５に消去電圧１０Ｖを印加し、ド
レイン１６をフローティング、制御ゲート１３を０■と
する。これにより、薄い浮遊ゲート絶縁膜１９を介して
浮遊ゲート１１とソース１５との間に高電圧が印加され
る。これにより、ファウラー・ノルドハイムのトンネル
効果により、浮遊ゲート１１中の電子がソース１５に向
けて放出され、消去が行われる。

書き込み時には、ドレイン１６を約６Ｖ、ソースをＯｖ
１制御ゲート１３を１２Ｖとする。これにより、ドレイ
ン１６の近傍で発生したホットエレフトロンが／Ｖ遊ゲ
ート］１に注入され、書き込みが行われる。

読み出し時には、ドレイン１６をＩＶ、ソース１５をＯ
ｖ、制御ゲート１３を５■とする。これにより、浮遊ゲ
ート１１中の電子の有無により、データ“０”又は“１
“が読み出される。

このメモリセルを用いてアレイを構成する場合は、第１
１図のセルと入れかえて用い、且つ消去線ＥＬを全メモ
リセルの共通ソースＶｓに接続すれば良い。これにより
、全メモリセルについて一括消去が行われる。

（発明が解決しようとする課題） 以上のように、第１の従来の技術では、メモリセルを一
括消去することにより、全メモリセルのストレス状態が
クリアーされることにより、書き込み、消去（以下、こ
れをＷ／Ｅという。）のくり返しを例えば１０４回行な
ってもストレスが累積されることもなく、問題は起こら
ない。

ところが、−括消去では、消去したくないメモリセルま
で消去されてしまうため、使用しづらい。

あるいは応用面で制約が生じるという問題がある。

この問題を解決するためには、メモリセル領域を複数の
小領域（以下、これをブロックと呼ぶ。）に分割し、こ
のブロック単位で消去（以下、これをブロック消去と呼
ぶ。）すれば良い。具体的には、例えばワード８２本毎
にそれらのワード線に接続されたメモリセルの消去ゲー
トを共通に接続する。そして、消去時、この共通化され
た消去線のうちの一つに図示しない消去用デコーダによ
り選択的に消去電圧ＶＥｏ−２０Ｖを印加すればよい。

これにより、選択されたブロックに属するメモリセルの
みを消去するブロック消去が可能となる。

このように、セルをブロック毎に分割した場合において
非選択セルにストレスが加わる時間を考える。先ず第１
に誤書き込みのおそれ（第１表参照）のストレス時間に
ついて考える。このストレス時間はブロック分割を行わ
ない一括消去型のときと同じである。次に、誤消去のお
それ（第１表参照）のストレス時間について考える。こ
のストレスは、選択ブロック（ここではワード線２本分
）以外のすべてのブロック（ワード線１０２２本分）が
１０４回Ｗ／Ｅをくり返した場合に最大となる。

よってその時間の最大は、 １ｓｓＸ１０２２Ｘ１０’　＝１０２００秒となり、過
大なストレスが加わることとなり、誤消去を起すおそれ
が大きい。

また、上記第２の従来例として第１２Ａ〜１２０図のＥ
ＥＦＲＯＭは、メモリセルが２層ポリシリコンのみで構
成されており、微細化には適している。しかし、前述の
ようにブロック化してブロック消去を行う場合には、非
選択セルのドレインに加わるストレスが大きい。特に、
絶縁膜１９が１００Ａと薄いことからブロック消去は困
難であった。

本発明は、上記のような問題を考慮してなされたもので
、その目的は、メモリセルアレイを複数のブロックとし
て、非選択ブロックには書き込み時のストレスが印加さ
れないようにし、書き込み時に非選択のメモリセルが誤
動作を起さないようにした、信頼性の高い不揮発性半導
体メモリを提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明の第１のメモリは、浮遊ゲートと、この浮遊ゲー
トと容量結合している制御ゲートと、ドレインと、ソー
スとを有し、前記浮遊ゲート中への電子の注入による書
き込みと前記浮遊ゲートからの電子の放出による消去と
を電気的に行わせて、電気的にデータの書き換えを行う
ことができる浮遊ゲートトランジスタをメモリセルとし
て用い、そのメモリセルの複数によってメモリセルアレ
イを構成した不揮発性半導体メモリにおいて、前記メモ
リセルアレイを、前記メモリセルの任意数毎の複数のブ
ロックに分割し、さらに、前記浮遊ゲートからの電子の
放出を行わせる消去信号を、前記ブロックのうちのある
ブロック内の前記トランジスタのみに加えるブロック毎
消去信号印加手段と、前記浮遊ゲート中へ電子の注入を
行わせる書き込み信号を、前記ブロックのうちのあるプ
ロッり、内の前記トランジスタのみのドレインに加え、
他のブロック内の前記トランジスタのドレインには加え
ない、ブロック毎書き込み信号印加手段と、を有するも
のとして構成される。

本発明の第２のメモリは、前記第１のメモリにおいて、
前記メモリセルアレイは、前記メモリセルが行列状に配
置されて構成されたものであり、前記ブロックは、前記
メモリセルの行単位のものの任意数によって構成されて
いるものとして構成される。

本発明の第３のメモリは、前記第１又は第２のメモリに
おいて、前記各ブロック中の前記複数のメモリセルは、
列方向に並ぶものの各ドレインが共通に接続されてそれ
ぞれ共通ドレイン線を構成しており、前記各共通ドレイ
ン線と前記書き込み信号を伝えるデータ線とはトランス
ファーゲートトランジスタを介して接続されており、前
記各トランスファーゲートのオン、オフはブロック選択
デコーダによって行われるものとして構成される。

本発明の第４のメモリは、前記第１〜３のいずれかのメ
モリにおいて、前記各浮遊ゲートトランジスタは、消去
時に、前記消去信号印加手段によって正電圧の前記消去
信号が印加されて、前記浮遊ゲート中の電子を吸引する
消去ゲートを有するものとして構成される。

本発明の第５のメモリは、前記第１〜３のいずれかのメ
モリにおいて、前記各浮遊ゲートトランジスタは、前記
浮遊ゲート中の電子を吸引するための消去ゲートを有し
ないタイプのものであり、前記消去信号印加手段は前記
各浮遊ゲートトランジスタのソースに正電圧の前記消去
信号を印加するものとして構成される。

（作　用） 複数のメモリセル（浮遊ゲートトランジスタ）から構成
されるメモリセルアレイは、複数のメモリセルからなる
ブロックに分割されている。各ブロックにおいて、ブロ
ック内のメモリセルは一括で消去される。また、あるブ
ロック内のあるメモリセルへの書き込み時には、他のブ
ロック内のメモリセルのドレインには、書き込み信号（
ストレス）が印加されない。これにより、メモリセル自
体としての信頼性が向上する。

（実施例） 本発明の実施例は、簡単には、メモリセルアレイを複数
のブロックに分割し、このブロック単位で電気的に消去
可能とし、且つ、書き込み時には、非選択ブロックに電
圧スレトスが印加されないようにしたものである。この
ような構成にすることにより、実施例では、Ｗ／Ｅの書
き換えサイクルに対して高信頼性を実現している。

第１図に本発明の第１実施例を示す。この第１図におい
て、第１１図と同等の部材には、第１１図と同一の符号
を付している。

メモリセルアレイ３１−１〜３１〜には、複数のワード
線（ここでは２本分）を−まとめにしたもので、それぞ
れ行デコーダ３２−１〜３２−ｋに接続されている。各
ブロック内（各メモリセルアレイ３１−１〜３１−に内
）の各メモリセルの消去ゲートは、ブロック内で共通に
接続され、且つ消去線ＥＬＩ−ＥＬｋにそれぞれ接続さ
れている。消去用デコーダ４４−１〜４４−には、これ
らの消去線ＥＬ１〜ＥＬｋの１つを選択するためのもの
である。各ブロック内の各メモリセル３０のドレインは
、各共通ドレイン４３にそれぞれ接続されている。この
各共通ドレイン４３は、アレイ選択トランジスタ４２−
１〜４２−ｎを通して、それぞれデータ線ＤＬＩ〜ＤＬ
ｎに接続されている。このブロック選択トランジスタ４
２−１〜４２−ｎのゲートは、ブロック毎のものが共通
に接続され、ブロック選択線ＢＳＬＩ〜ＢＳＬｋとされ
ている。これらの選択線ＢＳＬＩ〜ＢＳＬｋは、それぞ
れブロック選択デコーダ４５−１〜４５−ｋに接続され
ている。

その他の構成は、第１１図のものとほぼ同様である。

次に、上記の装置の動作を説明する。

消去時、例えばセルアレイ３１−１のブロックを消去す
る場合について説明する。

この場合には、先ず、消去用デコーダ４４−１が選択さ
れる。これにより、消去線ＥＬＬには消素電圧ＶＥ６（
約２０Ｖ）が印加される。他の消去用デコーダ４４〜２
〜４４〜には非選択となり、消去線ＥＬ２〜ＥＬｋはＯ
Ｖとなる。又、各アレイ３１−１〜３１−ｋにおいて、
すべてのワード線はＯＶとなり、ブロック選択線ＢＳＬ
Ｉ〜ＢＳＬｋもＯｖとなり、共通ドレイン４３が略ＯＶ
となる。これにより、メモリセルアレイ３１−１の全て
のメモリセルは同時に消去される。

次に、書き込み時について説明する。例えば、アレイ３
１−１のメモリセルＭ１に書き込む場合、データ人力り
、ｎが“０“とする。データ入力回路３６から書き込み
電圧が出力され、共通バス線３５が１２Ｖとなる。また
、列デコーダ３３によって列選択線ＣＬＩが選択されて
１２Ｖとなる。

さらに、ブロック選択デコーダ４５−１が選択されて、
ブロック選択線ＢＳＬＩを１２Ｖとする。

列選択線ＣＬＩの選択により、データ線ＤＬＩが１、Ｏ
Ｖとなる。ブロック選択線ＢＳＬＩの選択により、トラ
ンジスタ４２−１につながる共通ドレイン４３も１０Ｖ
となる。又、行デコーダ３２−１によってワード線ＷＬ
１が選択されて１２Ｖとなる。これにより、選択された
メモリセルＭ１に書き込みが実施される。

一方、非選択のブロック選択線ＢＳＬ２〜ＢＳＬｋはＯ
ｖである。このため、非選択ブロックのセルアレイ３１
−２〜３１．−　ｋの全てのブロック選択トランジスタ
４２−１〜４２−ｎはオフしている。従って、非選択ブ
ロックのセルアレイ３１−２〜３１−ｋにおいては、全
ての共通ドレイン４３が略ＯＶ（フローティング状態）
となっている。そのため、非選択のセルアレイ３１−２
〜３１−ｋにおいては、各セル３０のドレインには電圧
ストレスは印加されない。

次に、読み出し時について説明する。メモリセルＭ１か
らのデータを読み出すとする。このときには、ブロック
選択デコーダ４５−１が選択される。これにより、ブロ
ック選択線ＢＳＬＩのみが５ｖとなる。他のＢＳＬ２〜
ＢＳＬｋは非選択となり、ＯＶとなる。選択されたブロ
ック３１−１のワード線ＷＬＩが行デコーダ３２−１で
選択されて５Ｖとなる。列デコーダ３３による列選択線
ＣＬＩの選択により、データ線ＤＬＩが選択される。こ
れにより、選択されたメモリセルＭ１から情報が読みだ
される。このとき、非選択ブロック３１−２〜３１−に
中のブロック選択トランジスタ４２−１〜４２−にはす
べてオフしている。これにより、他のアレイ３１−２〜
３１−ｋにおいては共通ドレイン４３はデータ線ＤＬ１
から切り離されている。このため、データ線ＤＬＬに接
続される寄生容量が大幅に減る。これにより、データ線
ＤＬ１の充放電時間が短縮され、メモリセルＭ１からは
高速で読み出しが行われる。但し、もし、読み出しスピ
ードがこれよりも低くてもよい場合には、すべてのブロ
ック選択線ＢＳＬＩ〜ＢＳＬｋを５■にしておいても良
い。

例えば、１Ｍビットのメモリを第１図の構成のようにし
たときに、セルＭ３に加わるストレス時間について、従
来の第１１図の場合と比較する。

セルＭ３にストレスが加わるのは、同じブロック３１−
１中のセルＭ１がデータ書き込み対象とされたときのみ
である。他のブロック３１−２〜３１−にのどのセルが
書き込み対象とされたときも、セルＭ３にはストレスは
加わらない。よって、Ｍ３に加わるストレス時間は、第
１図の場合（２本のワード線を１つの行デコーダに接続
した場合）には、］書き込み時間となる。この１書き込
み時間を、前と同様に１１１ＩＳとすると、当然ストレ
ス時間はｌｌｌ１ｓとなる。これは、従来の（ａ）式の
場合の１．０２３８より著しく小さいのがわかる。よっ
て、実際上、セルＭ３は誤消去しない。

第２図は、第１図の回路を実際にレイアウトした一例の
一部を示す回路図である。第３Ａ〜３０図は、第２図の
回路図に対応したレイアウトの平面図及び断面図である
。即ち、第３Ａ図が平面図、第３Ｂ図はＢ−Ｂ線断面図
、第３Ｃ図はＣ−Ｃ線断面図である。第３Ａ〜３０図に
おいて、第７Ａ〜７Ｃ図と同一の構造部には、同じ符号
をつけている。

ここでは、特に第２図かられかるように、１ブロツク中
にはワード線が４本ずつ含まれている。

そして、１本のデータ線（例えばＤＬｌ）にブロック選
択トランジスタ４２−１を通してつながるメモリセルは
、４つとなる。特に、第３Ａ図に示すレイアウト上の特
徴は、これらの４つのメモリセルの共通のドレイン１６
は拡散層１６Ａのみでつながっており、Ａｇ線とコンタ
クトさせていない点にある。この共通のドレイン１６は
、ブロック選択トランジスタ４２−１を通して、拡散層
１６Ａにつながっている。この拡散層１６Ａは、コンタ
クト１７を介して、データ線（Ａ、１ｌｌ）ＤＬｌ８に
つながっている。これにより、コンタクト１７は上下の
ブロック合わせて８つのトランジスタについて１つとな
る。すなわち、コンタクトの数はＩ７４になり、パター
ンの縮小化に有効に作用する。また、各セル３０のソー
ス１５は、拡散層１５Ａで共通につながり、且つＶｓｓ
線（ＡＮ　）２６にコンタクト１７Ａを介してつながっ
ている。

第４図に、ブロック消去を可能とした別の実施例を示す
。この第４図は、消去ゲートを有しない第１２Ａ〜１２
Ｃ図に対応するものである。第４図が第２図と異なる点
は、共通ソース線■８８＊とブロック内のメモリセルの
共通ソース４６との間に、ソース選択トランジスタ４７
を設けた点にある。このトランジスタ４７のゲートは、
ブロック毎に共通に接続され、且つソース選択線５ＳＬ
Ｉ〜５ＳＬｋ　（ＳＳＬ２，５ＳＬ３のみ図示）に接続
されている。

次に、第４図の動作を説明する。

第４図におけるワード線ＷＬ５〜ＷＬ８のブロックが選
択されるとする。

消去時には、ブロック選択線ＢＳＬ２及びワード線ＷＬ
５〜８がＯＶ、　ソース選択線５ＳＬ２が１２Ｖ、共通
ソース線■ｓｓ＊が１２Ｖとなる。又、非選択ブロック
のソース選択線５ＳＬＩ、５ＳＬ３〜５ＳＬｋはすべて
Ｏｖとなる。この状態では、選択されたブロックの共通
ソース線４６のみに約１０Ｖが印加され、選択ブロック
におけるメモリセル３０が消去される。一方、非選択ブ
ロックにおいては、メモリセルのソースには消去は印加
されないことから、消去は行われない。

次に、セルＭ２に書き込む場合について説明する。デー
タ線ＤＬ１、ワード線ＷＬ５が選択され、ＤＬ　１−６
Ｖ、ＷＬ５−１２Ｖとなる。

さらに、ブロック選択線ＢＳＬ２及びソース選択線５Ｓ
Ｌ２が選択され、それぞれ１２Ｖとなる。

さらに、共通ソース線Ｖｓｓ＊はＯｖとなる。これによ
り、メモリセル３０（Ｍｌ）に書き込みが行われる。こ
のとき、他のブロックのブロック選択線ＢＳＬＩ、ＢＳ
Ｌ３〜ＢＳＬｋはすべてＯＶとなっている。このため、
データ線ＤＬＬがたとえ６Ｖとなっていても、非選択ブ
ロックのメモリセル３０のドレインにはストレスが加わ
らない。非選択ブロックのソース選択線５ＳＬＩ、５Ｓ
Ｌ３〜５ＳＬｋについてはＯｖとするのが好ましいが、
オンしていても特に問題は生じない。

第５Ａ〜５０図は第４図の実際のレイアウトを示す。即
ち、第５Ａ図は平面図、第５Ｂ図がＢ−Ｂ線断面図、第
５Ｃ図はＣ−Ｃ線断面図である。

これらの図における基本的な配置は第３Ａ〜３０図と同
様であるが、それらの図と特に異なる点は、共通ソース
線Ｖ　ｓｓ＊　２７を第２Ａ、＆で行ない、データ線Ｄ
Ｌ１〜ＤＬｎを第１のＡｌ１で行ない、共通ソース線Ｖ
ｓｓ＊をデータ線ＤＬ１〜ＤＬｎと直交させた点にある
。このようにすることによって、横方向のセルピッチを
データ線ＤＬＩ〜ＤＬｎの第１のＡｇ配線のピッチで決
めることができ、セルサイズの縮小化が可能となる。

又、上記とは逆に、第１層目のＡｇを共通ソース線ｖｓ
ｓ＊に用い、第２層目のＡｌ１をデータ線に用いても良
い。さらに、第３Ａ〜３０図のように、共通ソース線ｖ
８８＊を、データ線と平行にすることもできる。このよ
うにすれば、セルサイズが少々犠牲にされるにしても、
単一層のＡ、Ｑで配線でき、プロセスが容易となる。

第６図には、さらに異なる実施例を示す。第４図と異な
る点は、ソース選択線及びソース選択トランジスタを設
けるかわりに、ブロック毎にメモリセル共通ソース４６
に専用のソース線ｖＳＳ＊ｌ〜Ｖ　　　（Ｖ　　　　Ｖ
　　　のみ図示）を設けた点にＳＳ＊ｋ　　　ＳＳ＊２
°　ＳＳ＊３ ある。

次に、第６図の動作を説明する。消去時には、選択され
たブロックの共通ソース線のみに高電圧が印加され、そ
のブロックが消去される。例えば、ワード線ＷＬ５〜Ｗ
Ｌ８のブロックが選択されたとすると、共通ソース線ｖ
ＳＳ＊２のみが、図示しない消去用デコーダで選択され
、そこにＩＯＶが印加され、メモリセルが消去される。

他のブロックの共通ソース線ＶＶ　　　〜■　　はＯＶ
にＳＳ本１″　　　ＳＳ＊３　　　　　ＳＳ＊になって
おり、消去は行われない。

書き込み時、および読み出し時には、共通ソース線■ｓ
ｓ本１〜”　ＳＳ＊にはすべてＯＶになっている。

この点を除き、各信号は第３Ａ〜３０図の動作のときと
同じである。この第６図の例では、共通ソース線ＶＳＳ
＊Ｉ　〜ｖＳＳ＊にハ、第５Ａ〜５０図と同様に、第２
層目のｌ）によりデータ線の第１層目の八ρと直角な方
向に配線される。

さらに、図示しないが、第６図において、共通ソース線
ＶＳＳ＊ｌ〜”　ＳＳ＊ｋを上下方向に共通化し、デー
タ線ＤＬＩ〜ＤＬｋに平行に配線することもでき、それ
によりＡｐ　１層で配線でき、プロセス的には容易とな
る。このときは、ブロック消去はできず、全セル−括消
去となる。もし、プロ・ツク消去を行なう場合には共通
ソース線ｖ８８オを１０■とし、選択されたブロックに
おけるワード線のみ、例えばワード線ＷＬ５〜ＷＬ８の
みをＯｖとし、他の非選択ブロックにおけるワード線Ｗ
ＬＩ〜Ｗ　Ｌ　４　、　Ｗ　Ｌ　９〜Ｗ　Ｌ　ｍのずべ
てを１２Ｖにする。これにより、非選択ワード線のメモ
リセルの浮遊ゲート１１とソース１５との間の電圧は、
選択セルのそれに比較して大幅に小さくなる。これによ
り、非選択ワード線のメモリセルは消去されず、選択ワ
ード線のメモリセルのみのブロック消去が行われる。

〔発明の効果〕

本発明によれば、メモリセルをブロック毎に分割し、あ
るブロック中のあるメモリセルに書き込みを行う際には
、他のブロックのメモリセルには書き込み電圧（ストレ
ス）が加わらないようにしたので、あるセルへの書き込
み時における他のセルでの誤動作を防止して、メモリ全
体としての信頼性を向上させることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路図、第２図はその実
際のパターンに沿った回路図、第３図は第２図のパター
ンを示す平面図、Ｂ−Ｂ線及びＡ−Ａ線断面図、第４図
は本発明の第２実施例の実際のパターンに沿った回路図
、第５図はその平面図、Ｂ−Ｂ線及びＣ−Ｃ線断面図、
第６図は本発明の第３実施例の実際のパターンに沿った
回路図、第７図は従来例の一部を示す平面図、Ｂ−Ｂ線
及びＡ−Ａ線断面図、第８図及び第９図はその等価回路
図及び容量系統の等価回路図、第１０図は従来のメモリ
セルアレイの一部を示す回路図、第１１図は従来のメモ
リの回路図、第１２図は従来のメモリセルの平面図、Ｂ
−Ｂ線及びＣ−Ｃ線断面図である。 １１・・・浮遊ゲート、１３・・・制御ゲート、１５・
・・ソース、１６・・・ドレイン、３０・・・浮遊ゲー
トトランジスタ、３１−１〜３１−ｋ・・・ブロック、
４２−１〜４２−ｋ・・・ブロック選択トランジスタ、
４４−１〜４４−ｋ・・・消去用デコーダ（消去信号印
加手段）　、４５−１〜４５−ｋ・・・プロ・ツク選択
デコーダ、ＤＬ１〜ＤＬｎ・・・データ線。

Claims (1)

1. 【特許請求の範囲】 １、浮遊ゲートと、この浮遊ゲートと容量結合している
   制御ゲートと、ドレインと、ソースとを有し、前記浮遊
   ゲート中への電子の注入による書き込みと前記浮遊ゲー
   トからの電子の放出による消去とを電気的に行わせて、
   電気的にデータの書き換えを行うことができる浮遊ゲー
   トトランジスタをメモリセルとして用い、そのメモリセ
   ルの複数によってメモリセルアレイを構成した不揮発性
   半導体メモリにおいて、 前記メモリセルアレイを、前記メモリセルの任意数毎の
   複数のブロックに分割し、さらに、前記浮遊ゲートから
   の電子の放出を行わせる消去信号を、前記ブロックのう
   ちのあるブロック内の前記トランジスタのみに加えるブ
   ロック毎消去信号印加手段と、 前記浮遊ゲート巾へ電子の注入を行わせる書き込み信号
   を、前記ブロックのうちのあるブロック内の前記トラン
   ジスタのみのドレインに加え、他のブロック内の前記ト
   ランジスタのドレインには加えない、ブロック毎書き込
   み信号印加手段と、を有する、 不揮発性半導体メモリ。 ２、前記メモリセルアレイは、前記メモリセルが行列状
   に配置されて構成されたものであり、前記ブロックは、
   前記メモリセルの行単位のものの任意数によって構成さ
   れている、請求項１記載の不揮発性半導体メモリ。 ３、前記各ブロック中の前記複数のメモリセルは、列方
   向に並ぶものの各ドレインが共通に接続されてそれぞれ
   共通ドレイン線を構成しており、前記各共通ドレイン線
   と前記書き込み信号を伝えるデータ線とはトランスファ
   ーゲートトランジスタを介して接続されており、前記各
   トランスファーゲートのオン、オフはブロック選択デコ
   ーダによって行われる、請求項１又は２のいずれかに記
   載の不揮発性半導体メモリ。 ４、前記各浮遊ゲートトランジスタは、消去時に、前記
   消去信号印加手段によって正電圧の前記消去信号が印加
   されて、前記浮遊ゲート中の電子を吸引する消去ゲート
   を有する請求項１〜３のいずれかに記載の不揮発性半導
   体メモリ。 ５、前記各浮遊ゲートトランジスタは、前記浮遊ゲート
   中の電子を吸引するための消去ゲートを有しないタイプ
   のものであり、前記消去信号印加手段は前記各浮遊ゲー
   トトランジスタのソースに正電圧の前記消去信号を印加
   するものである、請求項１〜３のいずれかに記載の不揮
   発性半導体メモリ。