JP2647101B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JP2647101B2 JP2647101B2 JP28837587A JP28837587A JP2647101B2 JP 2647101 B2 JP2647101 B2 JP 2647101B2 JP 28837587 A JP28837587 A JP 28837587A JP 28837587 A JP28837587 A JP 28837587A JP 2647101 B2 JP2647101 B2 JP 2647101B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- floating gate
- memory device
- writing
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
（従来の技術） E2PROMの分野で、浮遊ゲートをもつMOSFET構造のメモ
リセルを用いた紫外線消去型不揮発性メモリ装置が広く
知られている。このE2PROMのメモリアレイは、互いに交
差する行線と列線の各交点にメモリセルを配置して構成
される。実際のパターン上では、二つのメモリセルのド
レインを共通にして、ここに列線がコンタクトするよう
にしてセル占有面積をできるだけ小さくしている。しか
しこれでも、二つのメモリセルの共通ドレイン毎に列線
とのコンタクト部を必要とし、このコンタクト部がセル
占有面積の大きい部分を占めている。
リセルを用いた紫外線消去型不揮発性メモリ装置が広く
知られている。このE2PROMのメモリアレイは、互いに交
差する行線と列線の各交点にメモリセルを配置して構成
される。実際のパターン上では、二つのメモリセルのド
レインを共通にして、ここに列線がコンタクトするよう
にしてセル占有面積をできるだけ小さくしている。しか
しこれでも、二つのメモリセルの共通ドレイン毎に列線
とのコンタクト部を必要とし、このコンタクト部がセル
占有面積の大きい部分を占めている。
これに対して最近、メモリセルを直列接続してNAND型
セル・ブロックを構成し、コンタクト部を大幅に減らす
ことを可能としたE2PROMが提案されている。
セル・ブロックを構成し、コンタクト部を大幅に減らす
ことを可能としたE2PROMが提案されている。
この様なNAND型セルを用いたEPROMは、NANDを構成す
る複数のメモリセルについて列線とのコンタクト部を一
つ設ければよいので、従来の一般的なEPROMに比べてセ
ル占有面積が小さくなるが、信頼性の点で問題がある。
即ち、浮遊ゲートへの電荷注入を“消去”、浮遊ゲート
からの電荷放出を“書込み”と定着すれば、書込み時に
ランダムに書込むとNANDセル・ブロック内の他のメモリ
セルに誤書込みが生じる。
る複数のメモリセルについて列線とのコンタクト部を一
つ設ければよいので、従来の一般的なEPROMに比べてセ
ル占有面積が小さくなるが、信頼性の点で問題がある。
即ち、浮遊ゲートへの電荷注入を“消去”、浮遊ゲート
からの電荷放出を“書込み”と定着すれば、書込み時に
ランダムに書込むとNANDセル・ブロック内の他のメモリ
セルに誤書込みが生じる。
（発明が解決しようとする問題点） 以上のように、従来提案されているNAND型セル・ブロ
ックを用いたE2PROMは、ランダムな書込みに対して誤書
込みが生ずる、という問題があった。
ックを用いたE2PROMは、ランダムな書込みに対して誤書
込みが生ずる、という問題があった。
本発明は、この様な問題を解決した不揮発性半導体メ
モリ装置を提供することを目的とする。
モリ装置を提供することを目的とする。
（問題点を解決するための手段） 本発明は、上述したNAND型セル・ブロックを構成し
て、これを配列する不揮発性半導体メモリ装置におい
て、書込みを、NANDセル・ブロックのビット線とのコン
タクトに対して遠い側から行なうようにしたことを特徴
とする。
て、これを配列する不揮発性半導体メモリ装置におい
て、書込みを、NANDセル・ブロックのビット線とのコン
タクトに対して遠い側から行なうようにしたことを特徴
とする。
（作用） 本発明のメモリでは、ビット線コンタクトから遠い側
から書込みが為されるのでデータの誤書込みが防止で
き、信頼性向上が図られる。
から書込みが為されるのでデータの誤書込みが防止で
き、信頼性向上が図られる。
（実施例） 以下、本発明の実施例を参照して説明する。
第１図は一実施例のNAND型セル・ブロックを示す平面
図である。第２図（ａ）（ｂ）は第１図のそれぞれＡ−
Ａ′,B−Ｂ′断面図であり、第３図は等価回路である。
シリコン基板１の素子分離絶縁膜２で囲まれた一つの領
域に、この実施例では４個のメモリセルM1〜M4と１個の
選択トランジスタＱが形成されている。各メモリセル
は、基板１上に熱酸化膜からなる第１ゲート絶縁膜３を
介して第１層多結晶シリコン膜により浮遊ゲート４（41
〜44）が形成され、この上に熱酸化膜からなる第２ゲー
ト絶縁膜５を介して第２層多結晶シリコン膜により制御
ゲート６（61〜64）が形成されて、構成されている。各
メモリセルの制御ゲート６はそれぞれワード線WL1〜WL4
につながる。各メモリセルのソース，ドレインとなるn+
型層９は隣接するもの同志で共用する形で、４個のメモ
リセルM1〜M4が直列接続されている。そしてこれに選択
トランジスタＱが直列接続されて一つのNAND型セル・ブ
ロックを構成している。選択トランジスタＱのゲート電
極65は第２層多結晶シリコン膜により制御ゲート61〜64
と同時にパターン形成される。全体はCVD絶縁膜７で覆
われ、セル・ブロックに対して選択トランジスタＱのド
レインであるn+型層にコンタクトするAl配線８が配設さ
れている。このAl配線８が選択的に入出力データ線につ
ながる。
図である。第２図（ａ）（ｂ）は第１図のそれぞれＡ−
Ａ′,B−Ｂ′断面図であり、第３図は等価回路である。
シリコン基板１の素子分離絶縁膜２で囲まれた一つの領
域に、この実施例では４個のメモリセルM1〜M4と１個の
選択トランジスタＱが形成されている。各メモリセル
は、基板１上に熱酸化膜からなる第１ゲート絶縁膜３を
介して第１層多結晶シリコン膜により浮遊ゲート４（41
〜44）が形成され、この上に熱酸化膜からなる第２ゲー
ト絶縁膜５を介して第２層多結晶シリコン膜により制御
ゲート６（61〜64）が形成されて、構成されている。各
メモリセルの制御ゲート６はそれぞれワード線WL1〜WL4
につながる。各メモリセルのソース，ドレインとなるn+
型層９は隣接するもの同志で共用する形で、４個のメモ
リセルM1〜M4が直列接続されている。そしてこれに選択
トランジスタＱが直列接続されて一つのNAND型セル・ブ
ロックを構成している。選択トランジスタＱのゲート電
極65は第２層多結晶シリコン膜により制御ゲート61〜64
と同時にパターン形成される。全体はCVD絶縁膜７で覆
われ、セル・ブロックに対して選択トランジスタＱのド
レインであるn+型層にコンタクトするAl配線８が配設さ
れている。このAl配線８が選択的に入出力データ線につ
ながる。
この様な構成において、各メモリセルでの浮遊ゲート
４と基板１間の結合容量C1は、浮遊ゲート４と制御ゲー
ト６間の結合容量C2にくらべて小さく設定されている。
これを具体的なセル・パラメータ例を上げて説明すれ
ば、パターン寸法は第１図に記入したように、１μｍル
ールに従って、浮遊ゲートおよび制御ゲートともに幅が
１μｍ、チャネル幅が１μｍであり、また浮遊ゲート４
はフィールド領域上に両側１μｍずつ延在させている。
また、第１ゲート絶縁膜３は例えば200Åの熱酸化膜、
第２ゲート絶縁膜５は350Åの熱酸化膜である。熱酸化
膜の誘電率をεとすると、 C1＝ε/0.02 であり、 C2＝３ε/0.035 である。即ち、C1＜C2となっている。
４と基板１間の結合容量C1は、浮遊ゲート４と制御ゲー
ト６間の結合容量C2にくらべて小さく設定されている。
これを具体的なセル・パラメータ例を上げて説明すれ
ば、パターン寸法は第１図に記入したように、１μｍル
ールに従って、浮遊ゲートおよび制御ゲートともに幅が
１μｍ、チャネル幅が１μｍであり、また浮遊ゲート４
はフィールド領域上に両側１μｍずつ延在させている。
また、第１ゲート絶縁膜３は例えば200Åの熱酸化膜、
第２ゲート絶縁膜５は350Åの熱酸化膜である。熱酸化
膜の誘電率をεとすると、 C1＝ε/0.02 であり、 C2＝３ε/0.035 である。即ち、C1＜C2となっている。
第４図（ａ）はこの様に構成されたNAND型セル・ブロ
ックの動作を説明するための波形図である。消去動作は
Bit線電位（Vp），ソース電位Vsを低電位（OV），選択
トランジスタＱのゲートSGを“H"レベル，ワード線（WL
1〜WL4）を“H"レベルにすることにより浮遊ゲートにゲ
ート絶縁膜３を介して基板側から電子をトンネルさせて
注入させることにより一括して行なう。“H"レベルは例
えば20Vである。基板電位はOVとした。次に書込み動作
はビット線とのコンタクトより遠いセルつまりソースに
近いメモリセルから順次行なって行く。M4のセルから
M3,M2,M1と順次書込む。まずメモリセルM4への書込み
は、選択トランジスタＱのドレインにVp＝“H"又は“L"
レベル、ゲートにSG＝“H"レベル、ワード線WL1,WL2,WL
3に“H"レベルを与える。“H"レベルは例えば20Vであ
る。このとき、Vpは選択トランジスタQ,メモリセルM1,M
2,M3のチャネルを通ってメモリセルM4のドレイン領域ま
で伝わる。メモリセルM4のゲートにつながるワード線WL
4は“L"レベル＝OVであるから、このときメモリセルM4
では制御ゲートと基板間に大きい電界がかかる。前述の
ように結合容量がC2＞C1であるから、浮遊ゲート４の電
子がゲート絶縁膜３を介してトンネル効果により基板１
に放出される。メモリセルM1,M2,M3では制御ゲートと基
板に同様に高電圧がかかっているから、この様な電子放
出は生じない。これにより、メモリセルM4のしきい値が
負になり、データ書込みが行われる。引続き第４図
（ａ）に示すように、SGおよびWL1WL2を“H"レベルに保
ってWL3を“L"レベルにすると、同様の原理でメモリセ
ルM3でデータ書込みが行われる。以下、同様にしてM2,M
1のデータ書込みを行なう。読み出し動作は、SGは“1"
（＝5V）とし、ワード線WL1〜WL4は選択されたものを
“O"＝（OV），他の強制的にONさせる5Vとする。即ちWL
1のみが“O"のときメモリセルM1が選択され、WL4のみが
“O"のときメモリセルM4が選択される。例えば、WL1が
“O"でメモリセルM1が選択された時、WL2＝WL3＝WL4＝
“1"であるから、メモリセルM2〜M4はオン状態である。
メモリセルM1は、しきい値が正の状態ではオフ、負の状
態ではオンである。従って書込み状態に応じて、セル・
ブロックに電流が流れるか、流れないかが決まる。これ
により、Vp端子に“1"または“O"が得られる。第４図
（ｂ）に示すようにWL1〜WL4を順次“O"とすれば、メモ
リセルM1〜M4の情報が順次読み出される。
ックの動作を説明するための波形図である。消去動作は
Bit線電位（Vp），ソース電位Vsを低電位（OV），選択
トランジスタＱのゲートSGを“H"レベル，ワード線（WL
1〜WL4）を“H"レベルにすることにより浮遊ゲートにゲ
ート絶縁膜３を介して基板側から電子をトンネルさせて
注入させることにより一括して行なう。“H"レベルは例
えば20Vである。基板電位はOVとした。次に書込み動作
はビット線とのコンタクトより遠いセルつまりソースに
近いメモリセルから順次行なって行く。M4のセルから
M3,M2,M1と順次書込む。まずメモリセルM4への書込み
は、選択トランジスタＱのドレインにVp＝“H"又は“L"
レベル、ゲートにSG＝“H"レベル、ワード線WL1,WL2,WL
3に“H"レベルを与える。“H"レベルは例えば20Vであ
る。このとき、Vpは選択トランジスタQ,メモリセルM1,M
2,M3のチャネルを通ってメモリセルM4のドレイン領域ま
で伝わる。メモリセルM4のゲートにつながるワード線WL
4は“L"レベル＝OVであるから、このときメモリセルM4
では制御ゲートと基板間に大きい電界がかかる。前述の
ように結合容量がC2＞C1であるから、浮遊ゲート４の電
子がゲート絶縁膜３を介してトンネル効果により基板１
に放出される。メモリセルM1,M2,M3では制御ゲートと基
板に同様に高電圧がかかっているから、この様な電子放
出は生じない。これにより、メモリセルM4のしきい値が
負になり、データ書込みが行われる。引続き第４図
（ａ）に示すように、SGおよびWL1WL2を“H"レベルに保
ってWL3を“L"レベルにすると、同様の原理でメモリセ
ルM3でデータ書込みが行われる。以下、同様にしてM2,M
1のデータ書込みを行なう。読み出し動作は、SGは“1"
（＝5V）とし、ワード線WL1〜WL4は選択されたものを
“O"＝（OV），他の強制的にONさせる5Vとする。即ちWL
1のみが“O"のときメモリセルM1が選択され、WL4のみが
“O"のときメモリセルM4が選択される。例えば、WL1が
“O"でメモリセルM1が選択された時、WL2＝WL3＝WL4＝
“1"であるから、メモリセルM2〜M4はオン状態である。
メモリセルM1は、しきい値が正の状態ではオフ、負の状
態ではオンである。従って書込み状態に応じて、セル・
ブロックに電流が流れるか、流れないかが決まる。これ
により、Vp端子に“1"または“O"が得られる。第４図
（ｂ）に示すようにWL1〜WL4を順次“O"とすれば、メモ
リセルM1〜M4の情報が順次読み出される。
第４図（ｂ）は、一括消去時及び“O"書込み時のセル
の様子，（ｃ）は“1"書込み時の様子である。消去時は
基板からトンネル注入されるが、主にｎ型不純物がドー
プされたドレイン，ソース領域からである。
の様子，（ｃ）は“1"書込み時の様子である。消去時は
基板からトンネル注入されるが、主にｎ型不純物がドー
プされたドレイン，ソース領域からである。
ビット線とのコンタクトより遠いメモリセルから順次
書込みを行なって行く理由は、M1〜M3の何れかに“1"が
書込まれた後M4にデータ“O"を書く場合はVp＝OV,SG,WL
1,WL2,WL3＝20V,WL4＝OV,Vs＝OVであるため、“1"が書
込まれていたセルに電子が注入され、消去された状態に
変化するからである。
書込みを行なって行く理由は、M1〜M3の何れかに“1"が
書込まれた後M4にデータ“O"を書く場合はVp＝OV,SG,WL
1,WL2,WL3＝20V,WL4＝OV,Vs＝OVであるため、“1"が書
込まれていたセルに電子が注入され、消去された状態に
変化するからである。
尚、第４図（ｃ）でドレイン電位が18Vとなっている
のは、選択トランジスタＱのしきい値VT分落ちてVpが伝
達されているからである。所望であれば書込み時のSG,W
L1〜WL4の“H"レベルをVp＋VT以上に設定するようにし
ても良い。また、書込み時のソース電位Vsを第４図
（ａ）に示す様に5V程度としてもよい。
のは、選択トランジスタＱのしきい値VT分落ちてVpが伝
達されているからである。所望であれば書込み時のSG,W
L1〜WL4の“H"レベルをVp＋VT以上に設定するようにし
ても良い。また、書込み時のソース電位Vsを第４図
（ａ）に示す様に5V程度としてもよい。
第５図は、上述のようなNAND型セル・ブロックを複数
個配列して複数出力ビット構成とした実施例のE2PROMの
全体構成を示す。図示のように、セル・ブロックBijを
配列したセルアレイ部11、アドレスバッファ12、列デコ
ーダ13、行デコーダ14により構成される。ワード線W11
〜W11〜W1Nにつながるセル・ブロックB11,H12,…のメモ
リセルを消去する場合には、W1,W11〜W1Nを“H"レベル
（＝20V）とし、C1〜CMを“H"レベルとし、ノードN2を
“H"レベルとする。これにより、これらワード線につな
がる全てのメモリセルで前述した動作により電子が浮遊
ゲートに注入される。次にトランジスタQLがオンしてノ
ードN1が“H"レベルになり、セル・ブロックB11のメモ
リセルMNに書込みを行なう場合は、C1を“H"又は“L"レ
ベル、C2〜CMを“L"レベル、W1を“H"レベル、W11〜W1N
のうちW1Nのみ“L"レベル，他を“H"レベルとする。こ
れにより、メモリセルM1Nのみ浮遊ゲートの電子が基板
に放出されて、しきい値が負方向に移動する。以下、順
にMN-1,…M2,M1の書込みを行なう。
個配列して複数出力ビット構成とした実施例のE2PROMの
全体構成を示す。図示のように、セル・ブロックBijを
配列したセルアレイ部11、アドレスバッファ12、列デコ
ーダ13、行デコーダ14により構成される。ワード線W11
〜W11〜W1Nにつながるセル・ブロックB11,H12,…のメモ
リセルを消去する場合には、W1,W11〜W1Nを“H"レベル
（＝20V）とし、C1〜CMを“H"レベルとし、ノードN2を
“H"レベルとする。これにより、これらワード線につな
がる全てのメモリセルで前述した動作により電子が浮遊
ゲートに注入される。次にトランジスタQLがオンしてノ
ードN1が“H"レベルになり、セル・ブロックB11のメモ
リセルMNに書込みを行なう場合は、C1を“H"又は“L"レ
ベル、C2〜CMを“L"レベル、W1を“H"レベル、W11〜W1N
のうちW1Nのみ“L"レベル，他を“H"レベルとする。こ
れにより、メモリセルM1Nのみ浮遊ゲートの電子が基板
に放出されて、しきい値が負方向に移動する。以下、順
にMN-1,…M2,M1の書込みを行なう。
以上のようにしてこの実施例によれば、NAND型セル・
ブロックを用いて、浮遊ゲートと基板間の電子のやりと
りのみで情報書込みおよび消去を行なうことにより、信
頼性の高い高密度EPROMを得ることができる。尚、メモ
リセルM4のソースとVs電位との間に所望により選択MOS
トランジスタを介在させてもよい。
ブロックを用いて、浮遊ゲートと基板間の電子のやりと
りのみで情報書込みおよび消去を行なうことにより、信
頼性の高い高密度EPROMを得ることができる。尚、メモ
リセルM4のソースとVs電位との間に所望により選択MOS
トランジスタを介在させてもよい。
第６図は、本発明の他の実施例のメモリセル構造であ
る。先の実施例と対応する部分には先の実施例と同一符
号を付して詳細な説明は省略する。この実施例では浮遊
ゲート４上の第２ゲート絶縁膜５を、熱酸化膜51,シリ
コン窒化膜52,熱酸化膜53の複合構造としている。この
とき、第１ゲート絶縁膜３は例えば200Åの熱酸化膜と
し、複合構造の第２ゲート絶縁膜５は酸化膜換算で200
Åとする。これにより、結合容量関係は先の実施例と同
様、C1＜C2を満たす。
る。先の実施例と対応する部分には先の実施例と同一符
号を付して詳細な説明は省略する。この実施例では浮遊
ゲート４上の第２ゲート絶縁膜５を、熱酸化膜51,シリ
コン窒化膜52,熱酸化膜53の複合構造としている。この
とき、第１ゲート絶縁膜３は例えば200Åの熱酸化膜と
し、複合構造の第２ゲート絶縁膜５は酸化膜換算で200
Åとする。これにより、結合容量関係は先の実施例と同
様、C1＜C2を満たす。
この実施例によっても、先の実施例と同様の効果が得
られる。またこの実施例の場合、第２ゲート絶縁膜を複
合構造としたことにより、この部分の電気的ストレスに
対する耐性が向上し、高い信頼性が得られる。
られる。またこの実施例の場合、第２ゲート絶縁膜を複
合構造としたことにより、この部分の電気的ストレスに
対する耐性が向上し、高い信頼性が得られる。
第４図では消去は一括で行なわれたが第７図に示すよ
うに非選択のワード線を中間電位、例えば10Vとすれな
選択消去（この例ではM2）も可能である。
うに非選択のワード線を中間電位、例えば10Vとすれな
選択消去（この例ではM2）も可能である。
また、第８図に示すようにNANDセルと平行に設けたn+
拡散層81上に浮遊ゲートを延在させて薄い酸化膜を介し
て対向させ、浮遊ゲートとn+拡散層との間で書込み，消
去を行なうようにしてもよい。この時、電位関係は第４
図（ａ）と同様で、プログラム電圧Vpは拡散層81側にト
ランジスタＱ′を介して与えられ、一方のトランジスタ
Ｑのドレインは例えば読出し端子として用いられる。
拡散層81上に浮遊ゲートを延在させて薄い酸化膜を介し
て対向させ、浮遊ゲートとn+拡散層との間で書込み，消
去を行なうようにしてもよい。この時、電位関係は第４
図（ａ）と同様で、プログラム電圧Vpは拡散層81側にト
ランジスタＱ′を介して与えられ、一方のトランジスタ
Ｑのドレインは例えば読出し端子として用いられる。
本発明は上記実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形して実施することができ
る。例えば上記したトンネル注入の他、ドレイン近傍か
らのホットエレクトロン注入を用いてもよい。
旨を逸脱しない範囲で種々変形して実施することができ
る。例えば上記したトンネル注入の他、ドレイン近傍か
らのホットエレクトロン注入を用いてもよい。
以上述べたように本発明によれば、信頼性の良い書込
みを行なうことができる。
みを行なうことができる。
第１図は、本発明の一実施例のNAND型セル・ブロックを
示す平面図、第２図はそのＡ−Ａ′およびＢ−Ｂ′断面
図、第３図は同じく等価回路図、第４図はその動作を説
明するための図、第５図は、セル・ブロックを配列した
EPROMの全体構成例を示す図、第６図、第７図、第８図
は他の実施例のメモリセルを示す断面図である。 １……シリコン基板、２……素子分離絶縁膜、 ３……第１ゲート絶縁膜、 ４……浮遊ゲート、５……第２ゲート絶縁膜、 ６……制御ゲート、７……CVD絶縁膜、 ８……出力配線、９……n+型層。
示す平面図、第２図はそのＡ−Ａ′およびＢ−Ｂ′断面
図、第３図は同じく等価回路図、第４図はその動作を説
明するための図、第５図は、セル・ブロックを配列した
EPROMの全体構成例を示す図、第６図、第７図、第８図
は他の実施例のメモリセルを示す断面図である。 １……シリコン基板、２……素子分離絶縁膜、 ３……第１ゲート絶縁膜、 ４……浮遊ゲート、５……第２ゲート絶縁膜、 ６……制御ゲート、７……CVD絶縁膜、 ８……出力配線、９……n+型層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 千葉 昌彦 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 岩橋 弘 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝多摩川工場内
Claims (4)
- 【請求項１】半導体基板上に浮遊ゲートと制御ゲートを
積層してなる書替え可能なメモリセルを複数個直列接続
してNAND型セル・ブロックを構成し、このセル・ブロッ
クを複数個配列して構成される不揮発性半導体メモリ装
置において、書込みをNANDセル・ブロックのビット線と
のコンタクトに対して遠い側から行うことを特徴とする
不揮発性半導体メモリ装置。 - 【請求項２】前記メモリセルの消去動作は、基板から浮
遊ゲートに電荷を注入するものであり、書込み動作は浮
遊ゲートに電荷を放出するものである特許請求の範囲第
１項記載の不揮発性半導体メモリ装置。 - 【請求項３】電荷の授受は、主に基板に設けた拡散層と
浮遊ゲートとの間で薄い酸化膜を介したトンネル電流に
より行うことを特徴とする特許請求の範囲第２項記載の
不揮発性半導体メモリ装置。 - 【請求項４】メモリセルの消去はNANDセル・ブロック内
のメモリセル全てに対して行われることを特徴とする特
許請求の範囲第１項記載の不揮発性半導体メモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28837587A JP2647101B2 (ja) | 1987-11-17 | 1987-11-17 | 不揮発性半導体メモリ装置 |
| KR1019880011972A KR950004865B1 (ko) | 1987-09-18 | 1988-09-16 | Nand셀구조를 갖는 불휘발성 반도체기억장치 |
| DE3831538A DE3831538C2 (de) | 1987-09-18 | 1988-09-16 | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
| EP19880310879 EP0317324A3 (en) | 1987-11-17 | 1988-11-17 | Programmable semiconductor memory |
| EP19880310878 EP0317323A3 (en) | 1987-11-17 | 1988-11-17 | Programmable semiconductor memory |
| US08/312,072 US5508957A (en) | 1987-09-18 | 1994-09-26 | Non-volatile semiconductor memory with NAND cell structure and switching transistors with different channel lengths to reduce punch-through |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28837587A JP2647101B2 (ja) | 1987-11-17 | 1987-11-17 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130570A JPH01130570A (ja) | 1989-05-23 |
| JP2647101B2 true JP2647101B2 (ja) | 1997-08-27 |
Family
ID=17729391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28837587A Expired - Lifetime JP2647101B2 (ja) | 1987-09-18 | 1987-11-17 | 不揮発性半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (2) | EP0317323A3 (ja) |
| JP (1) | JP2647101B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0365721B1 (en) * | 1988-10-24 | 1996-07-24 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| DE3855180T2 (de) * | 1988-10-24 | 1996-10-02 | Toshiba Kawasaki Kk | Programmierbarer Halbleiterspeicher |
| JP2504831B2 (ja) * | 1989-06-13 | 1996-06-05 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| DE4026408A1 (de) * | 1990-08-21 | 1992-02-27 | Philips Patentverwaltung | Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb |
| DE4026409A1 (de) * | 1990-08-21 | 1992-02-27 | Philips Patentverwaltung | Elektrisch programmier- und loeschbarer halbleiterspeicher und verfahren zu seinem betrieb |
| KR930007527B1 (ko) * | 1990-09-22 | 1993-08-12 | 삼성전자 주식회사 | 스토리지 셀 어레이와 주변회로를 갖는 불휘발성 반도체 메모리 장치의 제조방법 및 그 구조 |
| US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| JP4087108B2 (ja) | 2001-12-10 | 2008-05-21 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP3998467B2 (ja) | 2001-12-17 | 2007-10-24 | シャープ株式会社 | 不揮発性半導体メモリ装置及びその動作方法 |
| JP5657063B2 (ja) * | 2013-07-01 | 2015-01-21 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4384349A (en) * | 1979-10-01 | 1983-05-17 | Texas Instruments Incorporated | High density electrically erasable floating gate dual-injection programmable memory device |
| EP0108681A3 (en) * | 1982-11-04 | 1986-10-15 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Bit erasable electrically erasable programmable read only memory |
| JPS6074577A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 不揮発性半導体メモリ装置 |
-
1987
- 1987-11-17 JP JP28837587A patent/JP2647101B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-17 EP EP19880310878 patent/EP0317323A3/en not_active Withdrawn
- 1988-11-17 EP EP19880310879 patent/EP0317324A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317323A2 (en) | 1989-05-24 |
| JPH01130570A (ja) | 1989-05-23 |
| EP0317324A3 (en) | 1991-01-16 |
| EP0317324A2 (en) | 1989-05-24 |
| EP0317323A3 (en) | 1991-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6426895B2 (en) | Memory system and programming method thereof | |
| JP3099887B2 (ja) | 不揮発性半導体記憶装置 | |
| KR950010725B1 (ko) | 불휘발성 반도체기억장치 | |
| US6181597B1 (en) | EEPROM array using 2-bit non-volatile memory cells with serial read operations | |
| US6269021B1 (en) | Memory cell of nonvolatile semiconductor memory device | |
| US20050213383A1 (en) | Nonvolatile semiconductor memory | |
| KR960016106B1 (ko) | 비 휘발성 반도체 메모리 장치 | |
| JPH07235650A (ja) | 不揮発性半導体記憶装置 | |
| US5179427A (en) | Non-volatile semiconductor memory device with voltage stabilizing electrode | |
| JP2647101B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH117787A (ja) | 半導体記憶装置 | |
| JP3023321B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3023330B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2637127B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3228996B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2635631B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2677565B2 (ja) | 不揮発性半導体メモリ装置及びその制御方法 | |
| JPH0963283A (ja) | 半導体不揮発性メモリ素子およびその使用方法 | |
| JP2723247B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2573271B2 (ja) | 不揮発性半導体メモリ装置 | |
| KR950004865B1 (ko) | Nand셀구조를 갖는 불휘발성 반도체기억장치 | |
| JP3540881B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
| JPH05275658A (ja) | 不揮発性半導体記憶装置 | |
| JPH065873A (ja) | 不揮発性半導体記憶装置 | |
| JP3146528B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080509 Year of fee payment: 11 |