JPS60117498A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS60117498A JPS60117498A JP58225757A JP22575783A JPS60117498A JP S60117498 A JPS60117498 A JP S60117498A JP 58225757 A JP58225757 A JP 58225757A JP 22575783 A JP22575783 A JP 22575783A JP S60117498 A JPS60117498 A JP S60117498A
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- boosted potential
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、電気的書替えを可能とした不揮発性半導体メ
モリ装置に関する。
モリ装置に関する。
［発明の技術的背景とその問題点］
従来、電気的書替え可能とした不揮発性半導体メモリの
メモリセルとして第１図に示すものが知られている。Ｐ
形Ｓ１基板１にソース、ドレインとなる高濃度Ｎ層３．
４が形成され、この上にゲート絶縁膜を介して浮遊ゲー
ト５が形成されている。２はフィールド絶縁膜である。
メモリセルとして第１図に示すものが知られている。Ｐ
形Ｓ１基板１にソース、ドレインとなる高濃度Ｎ層３．
４が形成され、この上にゲート絶縁膜を介して浮遊ゲー
ト５が形成されている。２はフィールド絶縁膜である。
浮遊ゲート５の上には、更にゲート絶縁膜を介して浮遊
ゲート５と容量結合する第１の制御ゲート６と第２の制
御ゲート７が積層されている。８はソースとなるＮ層３
と連続的に形成された書替え電極となる高濃度Ｎ層であ
って、このＮ層８に前記浮遊ゲート５がトンネル効果を
生じる程度の薄いゲート絶縁膜を介して対向している。
ゲート５と容量結合する第１の制御ゲート６と第２の制
御ゲート７が積層されている。８はソースとなるＮ層３
と連続的に形成された書替え電極となる高濃度Ｎ層であ
って、このＮ層８に前記浮遊ゲート５がトンネル効果を
生じる程度の薄いゲート絶縁膜を介して対向している。
このメモリセルの動作釦よ次の通りである。書込即ちソ
ースであるＮ層３を接地電位とする。これにより、Ｎ層
８からトンネル効果により電子が浮遊ゲート５に注入さ
れる。消去は、第１及び第２の制御ゲート６．７を接地
電位とし、Ｎ層８に高電位を与えて浮遊ゲート５の電子
をＮ層８に放出させることにより行なう。
ースであるＮ層３を接地電位とする。これにより、Ｎ層
８からトンネル効果により電子が浮遊ゲート５に注入さ
れる。消去は、第１及び第２の制御ゲート６．７を接地
電位とし、Ｎ層８に高電位を与えて浮遊ゲート５の電子
をＮ層８に放出させることにより行なう。
このメモリセルは等価的に第２図のように表わすことが
できる。ＣＧ１．ＣＧ２がそれぞれ第１゜第２の制御ゲ
ート６．７であり、ＦＧが浮遊ゲート５であり、Ｓがソ
ース及び書替え電極としてのＮ層３、Ｄがドレインとし
てのＮ層４である。このメモリセルをマトリクス配列し
たときの等価回路は、第３図のように表わされる。図は
メモリセルがＭｌ、Ｍ２．Ｍ３．Ｍ４の４ビツトの場合
である。図のように、第１の制御ゲートＣＧＩＩ。
できる。ＣＧ１．ＣＧ２がそれぞれ第１゜第２の制御ゲ
ート６．７であり、ＦＧが浮遊ゲート５であり、Ｓがソ
ース及び書替え電極としてのＮ層３、Ｄがドレインとし
てのＮ層４である。このメモリセルをマトリクス配列し
たときの等価回路は、第３図のように表わされる。図は
メモリセルがＭｌ、Ｍ２．Ｍ３．Ｍ４の４ビツトの場合
である。図のように、第１の制御ゲートＣＧＩＩ。
ＣＧ１２は行方向に共通接続され、第２の制御ゲートＣ
Ｇ２１．ＣＧ２２及びドレイン０１．Ｇ２は列方向に共
通接続される。ソースＳは全て共通接続される。
Ｇ２１．ＣＧ２２及びドレイン０１．Ｇ２は列方向に共
通接続される。ソースＳは全て共通接続される。
この構成において、例えばメモリセルＭ１に書込みを行
なう場合、ＣＧ１１及びＣＧ２１に高電位を与え、これ
以外のＣＧ１２．ＣＧ２２．Ｄｌ。
なう場合、ＣＧ１１及びＣＧ２１に高電位を与え、これ
以外のＣＧ１２．ＣＧ２２．Ｄｌ。
Ｇ２及びＳを接地電位とする。このとき非選択セルＭ２
〜Ｍ４のうち、Ｍ２とＭ３は制御ゲートの一つに高電位
が印加されたいわゆる半選択の状態になる。このような
半選択の状態では、書替え領域のゲート絶縁膜に少しで
はあるが電界がかかり、浮遊ゲートに少しずつ電子が注
入されて、メモリセルのしきい値が次第に上がってくる
。これにより、メモリセルの情報内容が反転してしまう
という問題があった。
〜Ｍ４のうち、Ｍ２とＭ３は制御ゲートの一つに高電位
が印加されたいわゆる半選択の状態になる。このような
半選択の状態では、書替え領域のゲート絶縁膜に少しで
はあるが電界がかかり、浮遊ゲートに少しずつ電子が注
入されて、メモリセルのしきい値が次第に上がってくる
。これにより、メモリセルの情報内容が反転してしまう
という問題があった。
消去の場合も同様の問題がある。即ち、メモリセルＭ１
の内容を消去する場合、ＣＧ１１及びＣＧ２１を接地電
位とし、ＣＧ１２．ＣＧ２２及びＳに高電位を与える。
の内容を消去する場合、ＣＧ１１及びＣＧ２１を接地電
位とし、ＣＧ１２．ＣＧ２２及びＳに高電位を与える。
このとき非選択セルＭ２〜Ｍ４のうちＭ２．Ｍ３は制御
ゲートの一つにだけ高電位が加わった半選択の状態とな
る。従ってこれらのセルでは浮遊ゲートの電子が次第に
放出され情報内容が反転してしまう。通常、書込みと消
去が頻繁に行われるが、１１０ Ｉ＋状態のセルでは前
者、“１パでは後者の半選択状態がしきい値の変化にき
くので、次第に反転状態になってくるのである。以上の
ような理由で従来の装置では、書替え回数の制限が厳し
い。
ゲートの一つにだけ高電位が加わった半選択の状態とな
る。従ってこれらのセルでは浮遊ゲートの電子が次第に
放出され情報内容が反転してしまう。通常、書込みと消
去が頻繁に行われるが、１１０ Ｉ＋状態のセルでは前
者、“１パでは後者の半選択状態がしきい値の変化にき
くので、次第に反転状態になってくるのである。以上の
ような理由で従来の装置では、書替え回数の制限が厳し
い。
第４図は実際にテストデバイスを用いて半選択状態での
しきい値変化を測定した結果である。
しきい値変化を測定した結果である。
このような問題を解決するため、書込み、消去に用いる
電圧を下げて半選択セルのしきい値の変化を小さくする
ことが考えられる。しかしこのようにすると、書込み時
間、消去時間が長くなり、結局、半選択状態にある時間
が長くなって問題の解決にならない。
電圧を下げて半選択セルのしきい値の変化を小さくする
ことが考えられる。しかしこのようにすると、書込み時
間、消去時間が長くなり、結局、半選択状態にある時間
が長くなって問題の解決にならない。
５−
［発明の目的］
本発明は上記の点に鑑み、半選択セルでのしきい値変化
を大幅に減少させ、もって書替え回数を飛躍的に多くし
た不揮発性半導体メモリ装置を提供することを目的とす
る。
を大幅に減少させ、もって書替え回数を飛躍的に多くし
た不揮発性半導体メモリ装置を提供することを目的とす
る。
［発明の概要］
本発明は、書込み、消去を行なうための高電位を出力す
る昇圧回路として、第１の昇圧電位とこれより低い第２
の昇圧電位を出力する二つの出力端子をもったものを備
える。そして選択された二つの制御ゲートに高電位を与
え、残りの制御ゲート及び書替え電極に低電位を与える
書込みモードにおいては、制御ゲートに与える高電位と
して前記昇圧回路の第１の昇圧電位を用い、書替え電極
に与える低電位を残りの制御ゲートに与える低電位より
高く設定し、また、選択セルの二つの制御ゲートを低電
位とし残りの制御ゲート及び書替え電極に高電位を与え
る消去モードにおいては、半選択セルの一つの制御ゲー
トに与える高電位として前記昇圧回路の第１の昇圧電位
を用い、書替え６− 電極には第２の昇圧電位を与えるようにする。
る昇圧回路として、第１の昇圧電位とこれより低い第２
の昇圧電位を出力する二つの出力端子をもったものを備
える。そして選択された二つの制御ゲートに高電位を与
え、残りの制御ゲート及び書替え電極に低電位を与える
書込みモードにおいては、制御ゲートに与える高電位と
して前記昇圧回路の第１の昇圧電位を用い、書替え電極
に与える低電位を残りの制御ゲートに与える低電位より
高く設定し、また、選択セルの二つの制御ゲートを低電
位とし残りの制御ゲート及び書替え電極に高電位を与え
る消去モードにおいては、半選択セルの一つの制御ゲー
トに与える高電位として前記昇圧回路の第１の昇圧電位
を用い、書替え６− 電極には第２の昇圧電位を与えるようにする。
［発明の効果］
本発明によれば、従来の昇圧回路に僅かの変更を加える
だけで、半選択セルでのしきい値変化が小さくなる結果
、書替え回数の制限がゆるくなり、従って信頼性の高い
不揮発性半導体メモリ装置が得られる。
だけで、半選択セルでのしきい値変化が小さくなる結果
、書替え回数の制限がゆるくなり、従って信頼性の高い
不揮発性半導体メモリ装置が得られる。
［発明の実施例］
以下、本発明の詳細な説明する。昇圧電位の異なる二つ
の高電位出力端子をもつ昇圧回路を第５図に示す。ゲー
ト・ドレインを共通接続したＭＯＳＦＥＴとコンデンサ
とを組合わせ、互いに逆相のクロックΦ１．Φ２により
駆動して昇圧電位を得る基本構成は周知である。この昇
圧回路は、途中のノード１０より二つの枝に分岐し、昇
圧段数の多い一方の出力端子から第１の昇圧電位Ｖｐｈ
を出力し、昇圧段数の少ない他方の出力端子からこれよ
り低い第２の昇圧電位Ｖｌ）ｌを出力するようになって
いる。ここでは、Ｖｐｈ＝ ２５ Ｖ、 Ｖｐｌ−２０
■となるように昇圧段数を設定している。
の高電位出力端子をもつ昇圧回路を第５図に示す。ゲー
ト・ドレインを共通接続したＭＯＳＦＥＴとコンデンサ
とを組合わせ、互いに逆相のクロックΦ１．Φ２により
駆動して昇圧電位を得る基本構成は周知である。この昇
圧回路は、途中のノード１０より二つの枝に分岐し、昇
圧段数の多い一方の出力端子から第１の昇圧電位Ｖｐｈ
を出力し、昇圧段数の少ない他方の出力端子からこれよ
り低い第２の昇圧電位Ｖｌ）ｌを出力するようになって
いる。ここでは、Ｖｐｈ＝ ２５ Ｖ、 Ｖｐｌ−２０
■となるように昇圧段数を設定している。
メモリセルの構造及びメモリアレイの構成は、第１図お
よび第３図に示したものと同様であるが上記昇圧回路の
第１．第２の昇圧電位Ｖｌ）ｈ、 Ｖｌｌｌの選択回路
を含むメモリ構成を第６図に示す。第１の昇圧電位Ｖｐ
ｈは制御ゲートのデコーダ回路に入り、第２の昇圧電位
Ｖｐｌは書替え電極の切替え回路に入っている。電源電
位ＶＯＯ，接地電位Ｖｓｓは全ての回路に入っている。
よび第３図に示したものと同様であるが上記昇圧回路の
第１．第２の昇圧電位Ｖｌ）ｈ、 Ｖｌｌｌの選択回路
を含むメモリ構成を第６図に示す。第１の昇圧電位Ｖｐ
ｈは制御ゲートのデコーダ回路に入り、第２の昇圧電位
Ｖｐｌは書替え電極の切替え回路に入っている。電源電
位ＶＯＯ，接地電位Ｖｓｓは全ての回路に入っている。
このように構成されたメモリの動作を次に説明する。先
ず、書込みモードでは、選択セルの第１及び第２の制御
ゲートにデコーダ回路より第１の昇圧電位Ｖｐｈ−２５
Ｖを与え、残りの制御ゲートを接地電位Ｖｓｓとし、書
替え電極に切替え回路より電源電位ＶＯＯ＝５Ｖを与え
る。このときの選択セルと半選択セルでの電位関係を、
２０ＶとＯｖを用いた従来例と対応させて第７図に示す
。従来例の選択セル■と実施例の選択セル■の電位関係
はほぼ等価であり、書込み特性は変わらない。しかし、
従来例の半選択セル■と実施例の半選択セル■とでは電
位関係が異なり、本実施例では−替え領域でのゲート絶
縁膜にかかる電界が小さく、従ってしきい値の変化が小
さい。これらのセルの書込み時間に対するしきい値変化
を測定した結果を第８図に示す。図から明らかなように
、選択セル■と選択セル■の書込み特性はほとんど同じ
であるが、半選択セル■のしきい値変化は半選択セル■
のそれに比べて十分小さくなっている。
ず、書込みモードでは、選択セルの第１及び第２の制御
ゲートにデコーダ回路より第１の昇圧電位Ｖｐｈ−２５
Ｖを与え、残りの制御ゲートを接地電位Ｖｓｓとし、書
替え電極に切替え回路より電源電位ＶＯＯ＝５Ｖを与え
る。このときの選択セルと半選択セルでの電位関係を、
２０ＶとＯｖを用いた従来例と対応させて第７図に示す
。従来例の選択セル■と実施例の選択セル■の電位関係
はほぼ等価であり、書込み特性は変わらない。しかし、
従来例の半選択セル■と実施例の半選択セル■とでは電
位関係が異なり、本実施例では−替え領域でのゲート絶
縁膜にかかる電界が小さく、従ってしきい値の変化が小
さい。これらのセルの書込み時間に対するしきい値変化
を測定した結果を第８図に示す。図から明らかなように
、選択セル■と選択セル■の書込み特性はほとんど同じ
であるが、半選択セル■のしきい値変化は半選択セル■
のそれに比べて十分小さくなっている。
次に、本実施例の消去モードでは、選択セルの第１及び
第２の制御ゲートにデコーダ回路より接地電位Ｖｓｓ−
ＯＶを与え、書替え電極に切替え回路から第２の昇圧電
位ＶｌｌＩ＝２０Ｖを与え、残りの制御ゲートにはデコ
ーダ回路より第１の昇圧電位Ｖｐｈ−２５Ｖを与える。
第２の制御ゲートにデコーダ回路より接地電位Ｖｓｓ−
ＯＶを与え、書替え電極に切替え回路から第２の昇圧電
位ＶｌｌＩ＝２０Ｖを与え、残りの制御ゲートにはデコ
ーダ回路より第１の昇圧電位Ｖｐｈ−２５Ｖを与える。
このときの選択セルと半選択セルの電位関係を従来例と
対応させて第９図に示す。この場合も実施例と従来例と
では、選択セルの電位関係は同じであるが、半選択セル
では異なり、実、施例の方がしきい値の変化が小さい。
対応させて第９図に示す。この場合も実施例と従来例と
では、選択セルの電位関係は同じであるが、半選択セル
では異なり、実、施例の方がしきい値の変化が小さい。
これらの選択セル■、■及び半選択セル■、■の消去時
間に対するしきい値変化を測定した結果を第１０図に示
す。本実施例の半選択セル■は従来−〇− 例の半選択セル■に比べて明らかにしきい、値変化が小
さくなっている。
間に対するしきい値変化を測定した結果を第１０図に示
す。本実施例の半選択セル■は従来−〇− 例の半選択セル■に比べて明らかにしきい、値変化が小
さくなっている。
なお実施例では、昇圧回路の第１．第２の昇圧電位ヲソ
ｈソｈＶｐｈ＝ ２５ Ｖ、 Ｖｐｌ＝ ２０ Ｖ ト
したが、これらの値はセルの構造、特に制御ゲートと浮
遊ゲートの古層結合に応じて適宜選択することができる
。また実施例では、第１．第２の昇圧電位を昇圧段数の
違いにより作ったが、昇圧段数を同じとしてリミッタ回
路により電位差をつけてもよいし、また二つの別々の昇
圧回路を用いてもよい。
ｈソｈＶｐｈ＝ ２５ Ｖ、 Ｖｐｌ＝ ２０ Ｖ ト
したが、これらの値はセルの構造、特に制御ゲートと浮
遊ゲートの古層結合に応じて適宜選択することができる
。また実施例では、第１．第２の昇圧電位を昇圧段数の
違いにより作ったが、昇圧段数を同じとしてリミッタ回
路により電位差をつけてもよいし、また二つの別々の昇
圧回路を用いてもよい。
以上のように本発明によれば、二つの異なった昇圧電位
を出力する高電位出力端子をもつ昇圧回路を用いること
により、半選択セルでのしきい値変化を小さくして書替
え回数の制限を緩くした不揮発性半導体メモリ装置を提
供することができる。
を出力する高電位出力端子をもつ昇圧回路を用いること
により、半選択セルでのしきい値変化を小さくして書替
え回数の制限を緩くした不揮発性半導体メモリ装置を提
供することができる。
第１図（ａ）〜（Ｃ）は不揮発性半導体メモリセルの一
例を示す平面図とその断面図、第２図はそのシンボル図
、第３図はこれをマトリクス配列−１〇− したメモリアレイの等価回路図、第４図は従来の動作モ
ードでの半選択セルのしきい値変化を示す図、第５図は
本発明の一実施例における昇圧回路を示す図、第６図は
同実施例のセルアレイとデコーダ回路、切替え回路の部
分を示す図、第７図は同実施例の書込みモードでのセル
の電位関係を従来例と比較して示す図、第８図は第７図
の各セルのしきい値の変化を示す図、第９図は同じく消
去モードでのセルの電位関係を従来例と比較して示す図
、第１０図は第９図の各セルのしきい値変化示す図であ
る。 １・・・Ｐ形Ｓ１基板、３・・・高濃度Ｎ層（ソース）
、４・・・高濃度Ｎ層（ドレイン）、５・・・浮遊ゲー
ト、６．７・・・制御ゲート、８・・・高濃度Ｎ層（書
替え電極）、ＣＧ１．ＣＧ２・・・制御ゲート、ＦＧ・
・・浮遊ゲート、Ｓ・・・ソース（兼書替え電極）、Ｄ
・・・トレイン、■ｐｈ・・・第１の昇圧電位、Ｖｐｌ
・・・第２の昇圧電位。 出願人代理人 弁理士 鈴江武彦 １１− コ ＾く へ −
例を示す平面図とその断面図、第２図はそのシンボル図
、第３図はこれをマトリクス配列−１〇− したメモリアレイの等価回路図、第４図は従来の動作モ
ードでの半選択セルのしきい値変化を示す図、第５図は
本発明の一実施例における昇圧回路を示す図、第６図は
同実施例のセルアレイとデコーダ回路、切替え回路の部
分を示す図、第７図は同実施例の書込みモードでのセル
の電位関係を従来例と比較して示す図、第８図は第７図
の各セルのしきい値の変化を示す図、第９図は同じく消
去モードでのセルの電位関係を従来例と比較して示す図
、第１０図は第９図の各セルのしきい値変化示す図であ
る。 １・・・Ｐ形Ｓ１基板、３・・・高濃度Ｎ層（ソース）
、４・・・高濃度Ｎ層（ドレイン）、５・・・浮遊ゲー
ト、６．７・・・制御ゲート、８・・・高濃度Ｎ層（書
替え電極）、ＣＧ１．ＣＧ２・・・制御ゲート、ＦＧ・
・・浮遊ゲート、Ｓ・・・ソース（兼書替え電極）、Ｄ
・・・トレイン、■ｐｈ・・・第１の昇圧電位、Ｖｐｌ
・・・第２の昇圧電位。 出願人代理人 弁理士 鈴江武彦 １１− コ ＾く へ −
Claims (1)
- 半導体基板に、電気的に絶縁された浮遊ゲートと、この
浮遊ゲートに容量結合する第１．第２の制御ゲートと、
トンネル効果により前記浮遊ゲートとの藺で電荷の授受
を行なう書替え電極とを有するメモリセルをマトリクス
配列し、前記第１、第２の制御ゲートを互いに直交する
方向に共通接続すると共に、前記書替え電極を共通接続
して構成され、選択セルの第１及び第２の制御ゲートに
高電位、残りの制御ゲートに低電位、書替え電極に低電
位を与えて書込みを行ない、選択セルの第１及び第２の
制御ゲートに低電位、残りの制御ゲートに＾電位、書替
え電極に高電位を与えて消去を行なうようにした不揮発
性半導体メモリ装置において、第１の昇圧電位とこれよ
り低い第２の昇圧電位を出力する二つの高電位出力端子
をもつ昇圧回路を備え、書込みモードでは、選択セルの
二つの制御ゲートに前記第１の昇圧電位を与え、書替え
電極に与える低電位を残りの制御ゲートに与える低電位
よりも高く設定し、消去モードでは、非選択セルの制御
ゲートに与える高電位を前記第１の昇圧電位とし、書替
え電極に第２の昇圧電位を与えるようにしたことを特徴
とする不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225757A JPS60117498A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225757A JPS60117498A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117498A true JPS60117498A (ja) | 1985-06-24 |
Family
ID=16834338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225757A Pending JPS60117498A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117498A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706241A (en) * | 1995-03-15 | 1998-01-06 | Kabushiki Kaisha Toshiba | Eeprom semiconductor memory device including circuit for generating a voltage higher than a power supply voltage |
| US5969988A (en) * | 1993-08-17 | 1999-10-19 | Kabushiki Kaisha Toshiba | Voltage multiplier circuit and nonvolatile semiconductor memory device having voltage multiplier |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636223A (en) * | 1979-08-31 | 1981-04-09 | Xicor Inc | Integrated high voltage generator circuit regulating rise time |
| JPS58115691A (ja) * | 1981-12-28 | 1983-07-09 | ヒユ−ズ・エアクラフト・カンパニ− | 単一トランジスタを有した電気的に消去可能なプログラマブルリ−ドオンリメモリセル |
| JPS58203697A (ja) * | 1982-05-20 | 1983-11-28 | Toshiba Corp | 半導体記憶装置 |
-
1983
- 1983-11-30 JP JP58225757A patent/JPS60117498A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
| JPS5636223A (en) * | 1979-08-31 | 1981-04-09 | Xicor Inc | Integrated high voltage generator circuit regulating rise time |
| JPS58115691A (ja) * | 1981-12-28 | 1983-07-09 | ヒユ−ズ・エアクラフト・カンパニ− | 単一トランジスタを有した電気的に消去可能なプログラマブルリ−ドオンリメモリセル |
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| US5706241A (en) * | 1995-03-15 | 1998-01-06 | Kabushiki Kaisha Toshiba | Eeprom semiconductor memory device including circuit for generating a voltage higher than a power supply voltage |
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