JPS60117783A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS60117783A JPS60117783A JP58225763A JP22576383A JPS60117783A JP S60117783 A JPS60117783 A JP S60117783A JP 58225763 A JP58225763 A JP 58225763A JP 22576383 A JP22576383 A JP 22576383A JP S60117783 A JPS60117783 A JP S60117783A
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- Japan
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- control
- floating
- dirt
- gate
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、浮遊グー、トを有し二つの制御グー蹄１
一部と書替え電球を用いて電気的書替えを可能とした不
揮発性半導体メモリ装置に関する。
揮発性半導体メモリ装置に関する。
従来、電気的書替え可能とした不揮発性半導体メモリの
メモリセルとして第１図書二足すものが知られている。
メモリセルとして第１図書二足すものが知られている。
Ｐ形Ｓ１基板ＩＩ＝ソース、ドレインとなる高濃度Ｎ層
３，４が形成され、この上にダート絶縁膜を介して浮遊
ダート６汐；形成されている。２はフィールド絶縁膜で
ある。
３，４が形成され、この上にダート絶縁膜を介して浮遊
ダート６汐；形成されている。２はフィールド絶縁膜で
ある。
浮遊ｃ−トｓの上には、更にダート絶縁膜を介して浮遊
ｆ−） ５と容量結合する第１の和ＩＪ御ダート６と第
２の制御ｆ−） ７が積層されている０８はソースとな
る８層３と連続的に形成された書替え電極となる高濃度
Ｎ層であって、この８層８に前記浮遊ゲート５がトンネ
ル効果を生じる程度の薄いダート絶縁膜を介して対向し
ている。
ｆ−） ５と容量結合する第１の和ＩＪ御ダート６と第
２の制御ｆ−） ７が積層されている０８はソースとな
る８層３と連続的に形成された書替え電極となる高濃度
Ｎ層であって、この８層８に前記浮遊ゲート５がトンネ
ル効果を生じる程度の薄いダート絶縁膜を介して対向し
ている。
このメモリセルの動作は次の通りである。書Ｎ１１８．
即ちソースであるＮ層３を接地電位とする。これによシ
、８層８からトンネル効果により電子が浮遊ｒ −ト５
に注入される。消去は、第１及び第２の制御ゲート６．
７を接地電位とし、８層８に高電位を与えて浮遊ゲート
５の電子をＮ層Ｂに放出させることにょシ行なう。
即ちソースであるＮ層３を接地電位とする。これによシ
、８層８からトンネル効果により電子が浮遊ｒ −ト５
に注入される。消去は、第１及び第２の制御ゲート６．
７を接地電位とし、８層８に高電位を与えて浮遊ゲート
５の電子をＮ層Ｂに放出させることにょシ行なう。
また読出しは、第１の制御ダート６とドレイン４に適当
な電位を与え、浮遊ゲートへの電子の注入の有無によっ
てチャネルに電流が流れるか否かによって行なう。
な電位を与え、浮遊ゲートへの電子の注入の有無によっ
てチャネルに電流が流れるか否かによって行なう。
このメモリセルの動作は、次の様に説明できる。メモリ
セルには外部からドレイン電圧ＶＤ。
セルには外部からドレイン電圧ＶＤ。
ソース電圧Ｖｓ 、基板電圧Ｖｓｕｂ、第１の制御ダー
ト電圧Ｖ ａ ｏ ０．第２の制御ケ９−ト電圧ｗｏｏ
。
ト電圧Ｖ ａ ｏ ０．第２の制御ケ９−ト電圧ｗｏｏ
。
が印加される。又、このメモリセルは等測的に第２図（
、）のように表わすことができ、電気的等価回路は、同
図（ｂ）のように示されるから、浮遊ダートの電位Ｖ’
ｌＰＧは次式で表わされる。
、）のように表わすことができ、電気的等価回路は、同
図（ｂ）のように示されるから、浮遊ダートの電位Ｖ’
ｌＰＧは次式で表わされる。
ここでＣ，、Ｃ２はそれぞれ第１・、第２の制御ダート
ＣＧ１ 、ＣＧ、と浮遊ダートＦＧとの間の結合容量で
ある。また、Ｃｇ、Ｃ５ｕｂはそれぞれソースＳ、基板
と浮遊ゲートＦＧとの間の結合容量でおる。（１）式か
ら基板電位Ｖｓｕｂ とソース電位Ｖｓ を固定すると
、記１の制御ダートＣＧ、と第２の制御グー）ＣＧ、を
用いて浮遊ダートＦＧの電位レベルに対して、次の３つ
の状態をとシうる。すなわち （１）第１の制御ダートＣＧ、 と第２の制御ダートＣ
Ｇ２が共に高電位の場合、 （１１）第ｊの制御ゲートＣＯ，と第２の制御ダートＣ
Ｇ、のどちらかが高電位で他が低電位の場合、 仙）第１の制御ダートＣＧ、と第２の制御ダートＣＧ、
が共に低電位の場合、 である。従って、第１図のＮ層８上の薄い酸化膜領域の
酸化膜厚を、（１）の場合あるいは０１０の場合にのみ
トンネル電流が流れ、他の状態では流れないように、選
ぶことによりセルに選択的に書き込み、消去を行なうこ
とが可能となる。、実際には、第１図のメモリセルがオ
；板上にマトリックス状に配置されている。例えば、第
３図に示すように、上記メモリセルがＭ、からへ１４捷
で配置された４ビツトのメモリセノしマトリックスを考
メーる。ソースＳは全て共通である。第１の制御ゲート
ＣＧＩＩ、ＣＧＩ、は行方向に共通接続され、第２の制
御ダートＣＧ２１．ＣＧ２２は別方向に共通接続される
。
ＣＧ１ 、ＣＧ、と浮遊ダートＦＧとの間の結合容量で
ある。また、Ｃｇ、Ｃ５ｕｂはそれぞれソースＳ、基板
と浮遊ゲートＦＧとの間の結合容量でおる。（１）式か
ら基板電位Ｖｓｕｂ とソース電位Ｖｓ を固定すると
、記１の制御ダートＣＧ、と第２の制御グー）ＣＧ、を
用いて浮遊ダートＦＧの電位レベルに対して、次の３つ
の状態をとシうる。すなわち （１）第１の制御ダートＣＧ、 と第２の制御ダートＣ
Ｇ２が共に高電位の場合、 （１１）第ｊの制御ゲートＣＯ，と第２の制御ダートＣ
Ｇ、のどちらかが高電位で他が低電位の場合、 仙）第１の制御ダートＣＧ、と第２の制御ダートＣＧ、
が共に低電位の場合、 である。従って、第１図のＮ層８上の薄い酸化膜領域の
酸化膜厚を、（１）の場合あるいは０１０の場合にのみ
トンネル電流が流れ、他の状態では流れないように、選
ぶことによりセルに選択的に書き込み、消去を行なうこ
とが可能となる。、実際には、第１図のメモリセルがオ
；板上にマトリックス状に配置されている。例えば、第
３図に示すように、上記メモリセルがＭ、からへ１４捷
で配置された４ビツトのメモリセノしマトリックスを考
メーる。ソースＳは全て共通である。第１の制御ゲート
ＣＧＩＩ、ＣＧＩ、は行方向に共通接続され、第２の制
御ダートＣＧ２１．ＣＧ２２は別方向に共通接続される
。
初期状態では、各メモリセルの浮遊ケ゛−トに電荷の蓄
積がないとすると、例えば、メモリセルＭ、にデータを
轡き込む（浮遊ダートへ電子を注入する）場合には、ソ
ースＳを０■とする。
積がないとすると、例えば、メモリセルＭ、にデータを
轡き込む（浮遊ダートへ電子を注入する）場合には、ソ
ースＳを０■とする。
又、第１、第２の制御グーＦ ＣＧＩＩ ＋ ＣＧＩＩ
に＋２ （Ｉ Ｖを印加する。そして、残シの制御ダー
トを０■とする。このようにすると、Ｍ、の浮遊ダート
は高電位となシ、薄い酸化膜を通してトンネル電流によ
って電子が浮遊ダートに注入され、蕾き込み状ｐｌ（こ
れを′０”とする）となる。メモリセルＭ、、Ｍｓ 、
Ｍ４にも同時に書き込むには、それぞれの１ｌｔｌｌ
ｌｌ１４１ダートＣＧ、、。
に＋２ （Ｉ Ｖを印加する。そして、残シの制御ダー
トを０■とする。このようにすると、Ｍ、の浮遊ダート
は高電位となシ、薄い酸化膜を通してトンネル電流によ
って電子が浮遊ダートに注入され、蕾き込み状ｐｌ（こ
れを′０”とする）となる。メモリセルＭ、、Ｍｓ 、
Ｍ４にも同時に書き込むには、それぞれの１ｌｔｌｌ
ｌｌ１４１ダートＣＧ、、。
ＣＧ、２にも＋２０ｖを印加すればよい。次に、八り、
〜Ｍ４のすべてのセルに０”が書き込まれた状態で、Ｍ
ｌの内容のみを消去する場合を考える。この場合には、
ソースＳに＋２０Ｖ、第１Ｓ第２の制御ダートＣＧ、１
．ＣＧ２Ｉに０■を印加し、残シの制御ケ中−トを＋２
０Ｖに保つとＭ、のみ浮遊ダートが低電位となり、トン
ネル電流によりソースに電子が放出され、消去状態（こ
れを６１″とする）となる。
〜Ｍ４のすべてのセルに０”が書き込まれた状態で、Ｍ
ｌの内容のみを消去する場合を考える。この場合には、
ソースＳに＋２０Ｖ、第１Ｓ第２の制御ダートＣＧ、１
．ＣＧ２Ｉに０■を印加し、残シの制御ケ中−トを＋２
０Ｖに保つとＭ、のみ浮遊ダートが低電位となり、トン
ネル電流によりソースに電子が放出され、消去状態（こ
れを６１″とする）となる。
しかし、この場合、各メモリセルのＣＩ＋Ｃ２の値がア
ンバランスである場合、例えばＣ０ｚＯ，５Ｃ，であっ
たとすると、この１−８のメモリセルのみの消去をくり
返していくうちに、半選択状態のセルＭｍ１Ｍｓのうち
Ｍ、のメモリセルの記憶内容がＭ、よシ大きく変化して
いき、ついには、書き込み状態であるのか、消去状態で
あるのか判定できなくなっていく。この様子を示したも
のが第４図である。最初はＭ、 、Ｍ２、Ｍ３、Ｍ４共
に書き込み状態″０”であったが、Ｍ、の消去を〈シ返
すうちに、例えば約１００回くシ返すと０”、”１”の
判定がむずかしい状態までしきい値が下がってくる。こ
こでは、４ビツトセルで考えているが、実際のメモリセ
ルマトリックスで考えると、この様に制御ダートの片方
だけが選択されて高電位、又は低電位となる半選択の場
合が焼目となく連続して存在する。そしてこの場合、Ｃ
１と０２がアンバランスであると、メモリセルの記憶内
容の変化にばらつきが生じ、あるメモリセルでは記憶内
容が大きく変化してしまうという信頼性上非常に重大な
問題が生じる。
ンバランスである場合、例えばＣ０ｚＯ，５Ｃ，であっ
たとすると、この１−８のメモリセルのみの消去をくり
返していくうちに、半選択状態のセルＭｍ１Ｍｓのうち
Ｍ、のメモリセルの記憶内容がＭ、よシ大きく変化して
いき、ついには、書き込み状態であるのか、消去状態で
あるのか判定できなくなっていく。この様子を示したも
のが第４図である。最初はＭ、 、Ｍ２、Ｍ３、Ｍ４共
に書き込み状態″０”であったが、Ｍ、の消去を〈シ返
すうちに、例えば約１００回くシ返すと０”、”１”の
判定がむずかしい状態までしきい値が下がってくる。こ
こでは、４ビツトセルで考えているが、実際のメモリセ
ルマトリックスで考えると、この様に制御ダートの片方
だけが選択されて高電位、又は低電位となる半選択の場
合が焼目となく連続して存在する。そしてこの場合、Ｃ
１と０２がアンバランスであると、メモリセルの記憶内
容の変化にばらつきが生じ、あるメモリセルでは記憶内
容が大きく変化してしまうという信頼性上非常に重大な
問題が生じる。
本発明は上記の点に鑑みてなされたもので、電気的にか
つ選択的に書き換え可能でかつ信頼性の高い不揮発性半
導体メモリを提供する事を目的としている。
つ選択的に書き換え可能でかつ信頼性の高い不揮発性半
導体メモリを提供する事を目的としている。
本発明は、前述のように浮遊ダートを有し、これと容量
結合する第１および第２の制御グー“トと書替え電極を
もつ書替え可能な不揮発性半導体メモリにおいて、前記
第１、第２の制御ダートと浮遊ダート間の結合容量をそ
れぞれＣｌＩＣ２としたとき、０．８≦”ｔ／Ｃ＋≦１
．２ となるように容量結合の大きさを設定したことを
特徴としている。
結合する第１および第２の制御グー“トと書替え電極を
もつ書替え可能な不揮発性半導体メモリにおいて、前記
第１、第２の制御ダートと浮遊ダート間の結合容量をそ
れぞれＣｌＩＣ２としたとき、０．８≦”ｔ／Ｃ＋≦１
．２ となるように容量結合の大きさを設定したことを
特徴としている。
本発明では、各セルの２つの制御ダートと浮遊ダート間
の結合容量を上述のように設定することにより、信頼性
の高い、不揮発性半導体メモリ装置を提供できる。すな
わち、Ｃ１、Ｃ！を上述のように設定すれば、半選択状
態での記憶内容の劣化において、各素子間でのバラツキ
がなくなり、最も劣化した素子で決まっていた書き換え
回数の制限値が著しく向上し、実用上問題のない不揮発
性記憶装置を提供できる。
の結合容量を上述のように設定することにより、信頼性
の高い、不揮発性半導体メモリ装置を提供できる。すな
わち、Ｃ１、Ｃ！を上述のように設定すれば、半選択状
態での記憶内容の劣化において、各素子間でのバラツキ
がなくなり、最も劣化した素子で決まっていた書き換え
回数の制限値が著しく向上し、実用上問題のない不揮発
性記憶装置を提供できる。
以下本発明の詳細な説明する。メモ１ノセルの構成およ
びセルアレイの構成は、基本的（二第１図〜第３図で説
明したものと変らない。本実施例では、各セルの第１、
第２のｆｌｔ制御ダートと第５図は、本実施例による不
揮発性メモリ：二ついて、その４ビットメモリセルの選
択特性を示すものである。これは、まず、４つのセルＭ
８、Ｍ ２ 、Ｍ Ｂ 、Ｍ４ を書き込み状態″′０
”；二して−おき、第４図の場合と同じよう；二、Ｍ、
のメモリセルのみの消去をくり返したときの他のメモリ
セルのしきい信愛化を測定したものである０第５図に示
すように、半選択のＭ、、Ｍ３のメモリ内容は、そろっ
て変化し、１０ｓ回程度くり返しても、記憶内容″０”
に変化は起こらない。このようにＣ１とＣ８の値をｔｌ
は同じにすることが２つの制御ダートを使って、選択的
（二番き込み、消去を行なうタイプのメモリセル（ニお
いては重要なことであるＯ ８６図は、４ビツトセルにおいて、それぞれ −のメモ
リセルに約５ｖ程度にしきい値電圧がなるように書き込
み（′０”）を行なった後、Ｍ。
びセルアレイの構成は、基本的（二第１図〜第３図で説
明したものと変らない。本実施例では、各セルの第１、
第２のｆｌｔ制御ダートと第５図は、本実施例による不
揮発性メモリ：二ついて、その４ビットメモリセルの選
択特性を示すものである。これは、まず、４つのセルＭ
８、Ｍ ２ 、Ｍ Ｂ 、Ｍ４ を書き込み状態″′０
”；二して−おき、第４図の場合と同じよう；二、Ｍ、
のメモリセルのみの消去をくり返したときの他のメモリ
セルのしきい信愛化を測定したものである０第５図に示
すように、半選択のＭ、、Ｍ３のメモリ内容は、そろっ
て変化し、１０ｓ回程度くり返しても、記憶内容″０”
に変化は起こらない。このようにＣ１とＣ８の値をｔｌ
は同じにすることが２つの制御ダートを使って、選択的
（二番き込み、消去を行なうタイプのメモリセル（ニお
いては重要なことであるＯ ８６図は、４ビツトセルにおいて、それぞれ −のメモ
リセルに約５ｖ程度にしきい値電圧がなるように書き込
み（′０”）を行なった後、Ｍ。
−のみを消去（１”）したとき、半選択状態：二あるＭ
、、Ｍ、のメモリセルの半選択回数１０３回後のしきい
僅差１Δｖｔｌ をＣｔ ／ Ｃｌ をノ母うメータに
してプロットしたものである。Ｃｔ／Ｃ０の値は、第１
の制御’ｒ’ ）ＣＧ＋ の浮遊グー）ＦＧとの対向面
積を３０μｍ！一定とし、第２の制御グー）ＣＧ、の浮
遊グー）ＦＧとの対向面積を変化させることにより設定
した。酸化膜厚は１０００Ｘ一定である。図より明らか
なように、半選択を１０”回くり返した後でも、Ｃ，／
Ｃ，を０．８〜１．２の範囲に設定すること（二よｊ）
、Ｍ、、Ｍ、のバラツキが小さくなり、半選択回数に対
するマージンが実用上十分な大きさまで向上する。
、、Ｍ、のメモリセルの半選択回数１０３回後のしきい
僅差１Δｖｔｌ をＣｔ ／ Ｃｌ をノ母うメータに
してプロットしたものである。Ｃｔ／Ｃ０の値は、第１
の制御’ｒ’ ）ＣＧ＋ の浮遊グー）ＦＧとの対向面
積を３０μｍ！一定とし、第２の制御グー）ＣＧ、の浮
遊グー）ＦＧとの対向面積を変化させることにより設定
した。酸化膜厚は１０００Ｘ一定である。図より明らか
なように、半選択を１０”回くり返した後でも、Ｃ，／
Ｃ，を０．８〜１．２の範囲に設定すること（二よｊ）
、Ｍ、、Ｍ、のバラツキが小さくなり、半選択回数に対
するマージンが実用上十分な大きさまで向上する。
へお、Ｃｔ／Ｃ１の値を設定するために素子の各制御ダ
ートの寸法を決める際に、第１図（Ｃ）より明らかなよ
うに、浮遊ダートの側壁部と各制御ケ゛−ト間の結合容
量も考慮する必要があることはいうまでもない。素子が
微細化してくると、浮遊ダートの側壁部と各制御ｒ−１
間の結合容量がＣ，、Ｃ２における容量中に占める割合
が大きくなる。このことから、Ｃ，、Ｃ２を前記側壁部
と各制御ダート間の結合容量のみで形成することも可能
である。
ートの寸法を決める際に、第１図（Ｃ）より明らかなよ
うに、浮遊ダートの側壁部と各制御ケ゛−ト間の結合容
量も考慮する必要があることはいうまでもない。素子が
微細化してくると、浮遊ダートの側壁部と各制御ｒ−１
間の結合容量がＣ，、Ｃ２における容量中に占める割合
が大きくなる。このことから、Ｃ，、Ｃ２を前記側壁部
と各制御ダート間の結合容量のみで形成することも可能
である。
以上述べたごとく、本発明によれば、電気的、かつ選択
的に記憶内容の）４き換えが可能で、かつ選択書き換え
時の素子特性の信頼性が著しく向上した不揮発性半導体
メモリを実現することができた。
的に記憶内容の）４き換えが可能で、かつ選択書き換え
時の素子特性の信頼性が著しく向上した不揮発性半導体
メモリを実現することができた。
第１図（ａ）〜（ｃ）は不揮発性半導体メモリセルの一
例の構成を示す図、第２図（−）はそのシンデル図、同
図（ｂ）は同じく等価回路図、第３図は４ビツトメモリ
セルアレイの構成を示す図、第４図は従来のセルでの半
選択による特性変化を示す図、第５図および第６図は本
発明の一実施例のセルでの半選択による特性変化を示す
図である。 １・・・Ｓ＋基板、３，４・・・高濃度Ｎ層（ソース。 ドレイン）、８・・・高濃度Ｎ層（書替え電極）、５・
・・浮遊ダート、６・・・第１の制御ダート間７・・・
”第２の制御ダート。 出願人代理人 弁理士 鈴 江 武 彦第４図 泊 ５ 図 ＋′蜜状回敷 第 ６ 図 時合容量比 ０／。
例の構成を示す図、第２図（−）はそのシンデル図、同
図（ｂ）は同じく等価回路図、第３図は４ビツトメモリ
セルアレイの構成を示す図、第４図は従来のセルでの半
選択による特性変化を示す図、第５図および第６図は本
発明の一実施例のセルでの半選択による特性変化を示す
図である。 １・・・Ｓ＋基板、３，４・・・高濃度Ｎ層（ソース。 ドレイン）、８・・・高濃度Ｎ層（書替え電極）、５・
・・浮遊ダート、６・・・第１の制御ダート間７・・・
”第２の制御ダート。 出願人代理人 弁理士 鈴 江 武 彦第４図 泊 ５ 図 ＋′蜜状回敷 第 ６ 図 時合容量比 ０／。
Claims (1)
- 半導体基板に、電気的に絶縁された浮遊ダートと、この
浮遊ダートに容量結合する第１．第２の制御ダートと、
トンネル効果によシ前記浮遊ｆｆ−）との間で電荷の授
受を行なう書替え電極とを有するメモリセルをマトリク
ス配列し、前記第１、第２の制御ｒ−１・を互いに直交
する方向に共通接続すると共に、前記書替え電極を共通
接続して構成され、選択セルの第１及び第２の制御ダー
トに高電位、残シの制御ダートに低電位、書替え電極に
低電位を与えて書込みを行ない、選択セルの第１及び第
２の制御ｙ−トに低電位、残シの制御ダートに高電位、
書替え電極に高電位を与えて消去を行なうようにした不
揮発性半導体メモリ装置において、前記第１、第２の制
御ダートと浮遊ダートとの間の結合容量をそれぞれＣ１
−ｔＣ！ とじたとき、０．８≦ｃｔｌ Ｃｔ≦１．２
を満たすように構成したことを特徴とする不揮発性半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225763A JPS60117783A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225763A JPS60117783A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117783A true JPS60117783A (ja) | 1985-06-25 |
Family
ID=16834424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225763A Pending JPS60117783A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117783A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0739041A2 (en) * | 1989-06-02 | 1996-10-23 | SHIBATA, Tadashi | Floating gate transistor with a plurality of control gates |
| US7303956B2 (en) | 2002-10-28 | 2007-12-04 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
-
1983
- 1983-11-30 JP JP58225763A patent/JPS60117783A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0739041A2 (en) * | 1989-06-02 | 1996-10-23 | SHIBATA, Tadashi | Floating gate transistor with a plurality of control gates |
| EP0739041A3 (en) * | 1989-06-02 | 1996-11-06 | SHIBATA, Tadashi | Floating gate transistor with a plurality of control gates |
| US7303956B2 (en) | 2002-10-28 | 2007-12-04 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7486555B2 (en) * | 2002-10-28 | 2009-02-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7502261B2 (en) * | 2002-10-28 | 2009-03-10 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7638834B2 (en) | 2002-10-28 | 2009-12-29 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7994004B2 (en) | 2002-10-28 | 2011-08-09 | Sandisk Technologies Inc. | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US8334180B2 (en) | 2002-10-28 | 2012-12-18 | Sandisk Technologies Inc | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
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