JPS60117783A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS60117783A JPS60117783A JP58225763A JP22576383A JPS60117783A JP S60117783 A JPS60117783 A JP S60117783A JP 58225763 A JP58225763 A JP 58225763A JP 22576383 A JP22576383 A JP 22576383A JP S60117783 A JPS60117783 A JP S60117783A
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- Japan
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- control
- floating
- dirt
- gate
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、浮遊グー、トを有し二つの制御グー蹄1
一部と書替え電球を用いて電気的書替えを可能とした不
揮発性半導体メモリ装置に関する。
揮発性半導体メモリ装置に関する。
従来、電気的書替え可能とした不揮発性半導体メモリの
メモリセルとして第1図書二足すものが知られている。
メモリセルとして第1図書二足すものが知られている。
P形S1基板II=ソース、ドレインとなる高濃度N層
3,4が形成され、この上にダート絶縁膜を介して浮遊
ダート6汐;形成されている。2はフィールド絶縁膜で
ある。
3,4が形成され、この上にダート絶縁膜を介して浮遊
ダート6汐;形成されている。2はフィールド絶縁膜で
ある。
浮遊c−トsの上には、更にダート絶縁膜を介して浮遊
f−) 5と容量結合する第1の和IJ御ダート6と第
2の制御f−) 7が積層されている08はソースとな
る8層3と連続的に形成された書替え電極となる高濃度
N層であって、この8層8に前記浮遊ゲート5がトンネ
ル効果を生じる程度の薄いダート絶縁膜を介して対向し
ている。
f−) 5と容量結合する第1の和IJ御ダート6と第
2の制御f−) 7が積層されている08はソースとな
る8層3と連続的に形成された書替え電極となる高濃度
N層であって、この8層8に前記浮遊ゲート5がトンネ
ル効果を生じる程度の薄いダート絶縁膜を介して対向し
ている。
このメモリセルの動作は次の通りである。書N118.
即ちソースであるN層3を接地電位とする。これによシ
、8層8からトンネル効果により電子が浮遊r −ト5
に注入される。消去は、第1及び第2の制御ゲート6.
7を接地電位とし、8層8に高電位を与えて浮遊ゲート
5の電子をN層Bに放出させることにょシ行なう。
即ちソースであるN層3を接地電位とする。これによシ
、8層8からトンネル効果により電子が浮遊r −ト5
に注入される。消去は、第1及び第2の制御ゲート6.
7を接地電位とし、8層8に高電位を与えて浮遊ゲート
5の電子をN層Bに放出させることにょシ行なう。
また読出しは、第1の制御ダート6とドレイン4に適当
な電位を与え、浮遊ゲートへの電子の注入の有無によっ
てチャネルに電流が流れるか否かによって行なう。
な電位を与え、浮遊ゲートへの電子の注入の有無によっ
てチャネルに電流が流れるか否かによって行なう。
このメモリセルの動作は、次の様に説明できる。メモリ
セルには外部からドレイン電圧VD。
セルには外部からドレイン電圧VD。
ソース電圧Vs 、基板電圧Vsub、第1の制御ダー
ト電圧V a o 0.第2の制御ケ9−ト電圧woo
。
ト電圧V a o 0.第2の制御ケ9−ト電圧woo
。
が印加される。又、このメモリセルは等測的に第2図(
、)のように表わすことができ、電気的等価回路は、同
図(b)のように示されるから、浮遊ダートの電位V’
lPGは次式で表わされる。
、)のように表わすことができ、電気的等価回路は、同
図(b)のように示されるから、浮遊ダートの電位V’
lPGは次式で表わされる。
ここでC,、C2はそれぞれ第1・、第2の制御ダート
CG1 、CG、と浮遊ダートFGとの間の結合容量で
ある。また、Cg、C5ubはそれぞれソースS、基板
と浮遊ゲートFGとの間の結合容量でおる。(1)式か
ら基板電位Vsub とソース電位Vs を固定すると
、記1の制御ダートCG、と第2の制御グー)CG、を
用いて浮遊ダートFGの電位レベルに対して、次の3つ
の状態をとシうる。すなわち (1)第1の制御ダートCG、 と第2の制御ダートC
G2が共に高電位の場合、 (11)第jの制御ゲートCO,と第2の制御ダートC
G、のどちらかが高電位で他が低電位の場合、 仙)第1の制御ダートCG、と第2の制御ダートCG、
が共に低電位の場合、 である。従って、第1図のN層8上の薄い酸化膜領域の
酸化膜厚を、(1)の場合あるいは010の場合にのみ
トンネル電流が流れ、他の状態では流れないように、選
ぶことによりセルに選択的に書き込み、消去を行なうこ
とが可能となる。、実際には、第1図のメモリセルがオ
;板上にマトリックス状に配置されている。例えば、第
3図に示すように、上記メモリセルがM、からへ14捷
で配置された4ビツトのメモリセノしマトリックスを考
メーる。ソースSは全て共通である。第1の制御ゲート
CGII、CGI、は行方向に共通接続され、第2の制
御ダートCG21.CG22は別方向に共通接続される
。
CG1 、CG、と浮遊ダートFGとの間の結合容量で
ある。また、Cg、C5ubはそれぞれソースS、基板
と浮遊ゲートFGとの間の結合容量でおる。(1)式か
ら基板電位Vsub とソース電位Vs を固定すると
、記1の制御ダートCG、と第2の制御グー)CG、を
用いて浮遊ダートFGの電位レベルに対して、次の3つ
の状態をとシうる。すなわち (1)第1の制御ダートCG、 と第2の制御ダートC
G2が共に高電位の場合、 (11)第jの制御ゲートCO,と第2の制御ダートC
G、のどちらかが高電位で他が低電位の場合、 仙)第1の制御ダートCG、と第2の制御ダートCG、
が共に低電位の場合、 である。従って、第1図のN層8上の薄い酸化膜領域の
酸化膜厚を、(1)の場合あるいは010の場合にのみ
トンネル電流が流れ、他の状態では流れないように、選
ぶことによりセルに選択的に書き込み、消去を行なうこ
とが可能となる。、実際には、第1図のメモリセルがオ
;板上にマトリックス状に配置されている。例えば、第
3図に示すように、上記メモリセルがM、からへ14捷
で配置された4ビツトのメモリセノしマトリックスを考
メーる。ソースSは全て共通である。第1の制御ゲート
CGII、CGI、は行方向に共通接続され、第2の制
御ダートCG21.CG22は別方向に共通接続される
。
初期状態では、各メモリセルの浮遊ケ゛−トに電荷の蓄
積がないとすると、例えば、メモリセルM、にデータを
轡き込む(浮遊ダートへ電子を注入する)場合には、ソ
ースSを0■とする。
積がないとすると、例えば、メモリセルM、にデータを
轡き込む(浮遊ダートへ電子を注入する)場合には、ソ
ースSを0■とする。
又、第1、第2の制御グーF CGII + CGII
に+2 (I Vを印加する。そして、残シの制御ダー
トを0■とする。このようにすると、M、の浮遊ダート
は高電位となシ、薄い酸化膜を通してトンネル電流によ
って電子が浮遊ダートに注入され、蕾き込み状pl(こ
れを′0”とする)となる。メモリセルM、、Ms 、
M4にも同時に書き込むには、それぞれの1ltll
ll141ダートCG、、。
に+2 (I Vを印加する。そして、残シの制御ダー
トを0■とする。このようにすると、M、の浮遊ダート
は高電位となシ、薄い酸化膜を通してトンネル電流によ
って電子が浮遊ダートに注入され、蕾き込み状pl(こ
れを′0”とする)となる。メモリセルM、、Ms 、
M4にも同時に書き込むには、それぞれの1ltll
ll141ダートCG、、。
CG、2にも+20vを印加すればよい。次に、八り、
〜M4のすべてのセルに0”が書き込まれた状態で、M
lの内容のみを消去する場合を考える。この場合には、
ソースSに+20V、第1S第2の制御ダートCG、1
.CG2Iに0■を印加し、残シの制御ケ中−トを+2
0Vに保つとM、のみ浮遊ダートが低電位となり、トン
ネル電流によりソースに電子が放出され、消去状態(こ
れを61″とする)となる。
〜M4のすべてのセルに0”が書き込まれた状態で、M
lの内容のみを消去する場合を考える。この場合には、
ソースSに+20V、第1S第2の制御ダートCG、1
.CG2Iに0■を印加し、残シの制御ケ中−トを+2
0Vに保つとM、のみ浮遊ダートが低電位となり、トン
ネル電流によりソースに電子が放出され、消去状態(こ
れを61″とする)となる。
しかし、この場合、各メモリセルのCI+C2の値がア
ンバランスである場合、例えばC0zO,5C,であっ
たとすると、この1−8のメモリセルのみの消去をくり
返していくうちに、半選択状態のセルMm1Msのうち
M、のメモリセルの記憶内容がM、よシ大きく変化して
いき、ついには、書き込み状態であるのか、消去状態で
あるのか判定できなくなっていく。この様子を示したも
のが第4図である。最初はM、 、M2、M3、M4共
に書き込み状態″0”であったが、M、の消去を〈シ返
すうちに、例えば約100回くシ返すと0”、”1”の
判定がむずかしい状態までしきい値が下がってくる。こ
こでは、4ビツトセルで考えているが、実際のメモリセ
ルマトリックスで考えると、この様に制御ダートの片方
だけが選択されて高電位、又は低電位となる半選択の場
合が焼目となく連続して存在する。そしてこの場合、C
1と02がアンバランスであると、メモリセルの記憶内
容の変化にばらつきが生じ、あるメモリセルでは記憶内
容が大きく変化してしまうという信頼性上非常に重大な
問題が生じる。
ンバランスである場合、例えばC0zO,5C,であっ
たとすると、この1−8のメモリセルのみの消去をくり
返していくうちに、半選択状態のセルMm1Msのうち
M、のメモリセルの記憶内容がM、よシ大きく変化して
いき、ついには、書き込み状態であるのか、消去状態で
あるのか判定できなくなっていく。この様子を示したも
のが第4図である。最初はM、 、M2、M3、M4共
に書き込み状態″0”であったが、M、の消去を〈シ返
すうちに、例えば約100回くシ返すと0”、”1”の
判定がむずかしい状態までしきい値が下がってくる。こ
こでは、4ビツトセルで考えているが、実際のメモリセ
ルマトリックスで考えると、この様に制御ダートの片方
だけが選択されて高電位、又は低電位となる半選択の場
合が焼目となく連続して存在する。そしてこの場合、C
1と02がアンバランスであると、メモリセルの記憶内
容の変化にばらつきが生じ、あるメモリセルでは記憶内
容が大きく変化してしまうという信頼性上非常に重大な
問題が生じる。
本発明は上記の点に鑑みてなされたもので、電気的にか
つ選択的に書き換え可能でかつ信頼性の高い不揮発性半
導体メモリを提供する事を目的としている。
つ選択的に書き換え可能でかつ信頼性の高い不揮発性半
導体メモリを提供する事を目的としている。
本発明は、前述のように浮遊ダートを有し、これと容量
結合する第1および第2の制御グー“トと書替え電極を
もつ書替え可能な不揮発性半導体メモリにおいて、前記
第1、第2の制御ダートと浮遊ダート間の結合容量をそ
れぞれClIC2としたとき、0.8≦”t/C+≦1
.2 となるように容量結合の大きさを設定したことを
特徴としている。
結合する第1および第2の制御グー“トと書替え電極を
もつ書替え可能な不揮発性半導体メモリにおいて、前記
第1、第2の制御ダートと浮遊ダート間の結合容量をそ
れぞれClIC2としたとき、0.8≦”t/C+≦1
.2 となるように容量結合の大きさを設定したことを
特徴としている。
本発明では、各セルの2つの制御ダートと浮遊ダート間
の結合容量を上述のように設定することにより、信頼性
の高い、不揮発性半導体メモリ装置を提供できる。すな
わち、C1、C!を上述のように設定すれば、半選択状
態での記憶内容の劣化において、各素子間でのバラツキ
がなくなり、最も劣化した素子で決まっていた書き換え
回数の制限値が著しく向上し、実用上問題のない不揮発
性記憶装置を提供できる。
の結合容量を上述のように設定することにより、信頼性
の高い、不揮発性半導体メモリ装置を提供できる。すな
わち、C1、C!を上述のように設定すれば、半選択状
態での記憶内容の劣化において、各素子間でのバラツキ
がなくなり、最も劣化した素子で決まっていた書き換え
回数の制限値が著しく向上し、実用上問題のない不揮発
性記憶装置を提供できる。
以下本発明の詳細な説明する。メモ1ノセルの構成およ
びセルアレイの構成は、基本的(二第1図〜第3図で説
明したものと変らない。本実施例では、各セルの第1、
第2のflt制御ダートと第5図は、本実施例による不
揮発性メモリ:二ついて、その4ビットメモリセルの選
択特性を示すものである。これは、まず、4つのセルM
8、M 2 、M B 、M4 を書き込み状態″′0
”;二して−おき、第4図の場合と同じよう;二、M、
のメモリセルのみの消去をくり返したときの他のメモリ
セルのしきい信愛化を測定したものである0第5図に示
すように、半選択のM、、M3のメモリ内容は、そろっ
て変化し、10s回程度くり返しても、記憶内容″0”
に変化は起こらない。このようにC1とC8の値をtl
は同じにすることが2つの制御ダートを使って、選択的
(二番き込み、消去を行なうタイプのメモリセル(ニお
いては重要なことであるO 86図は、4ビツトセルにおいて、それぞれ −のメモ
リセルに約5v程度にしきい値電圧がなるように書き込
み(′0”)を行なった後、M。
びセルアレイの構成は、基本的(二第1図〜第3図で説
明したものと変らない。本実施例では、各セルの第1、
第2のflt制御ダートと第5図は、本実施例による不
揮発性メモリ:二ついて、その4ビットメモリセルの選
択特性を示すものである。これは、まず、4つのセルM
8、M 2 、M B 、M4 を書き込み状態″′0
”;二して−おき、第4図の場合と同じよう;二、M、
のメモリセルのみの消去をくり返したときの他のメモリ
セルのしきい信愛化を測定したものである0第5図に示
すように、半選択のM、、M3のメモリ内容は、そろっ
て変化し、10s回程度くり返しても、記憶内容″0”
に変化は起こらない。このようにC1とC8の値をtl
は同じにすることが2つの制御ダートを使って、選択的
(二番き込み、消去を行なうタイプのメモリセル(ニお
いては重要なことであるO 86図は、4ビツトセルにおいて、それぞれ −のメモ
リセルに約5v程度にしきい値電圧がなるように書き込
み(′0”)を行なった後、M。
−のみを消去(1”)したとき、半選択状態:二あるM
、、M、のメモリセルの半選択回数103回後のしきい
僅差1Δvtl をCt / Cl をノ母うメータに
してプロットしたものである。Ct/C0の値は、第1
の制御’r’ )CG+ の浮遊グー)FGとの対向面
積を30μm!一定とし、第2の制御グー)CG、の浮
遊グー)FGとの対向面積を変化させることにより設定
した。酸化膜厚は1000X一定である。図より明らか
なように、半選択を10”回くり返した後でも、C,/
C,を0.8〜1.2の範囲に設定すること(二よj)
、M、、M、のバラツキが小さくなり、半選択回数に対
するマージンが実用上十分な大きさまで向上する。
、、M、のメモリセルの半選択回数103回後のしきい
僅差1Δvtl をCt / Cl をノ母うメータに
してプロットしたものである。Ct/C0の値は、第1
の制御’r’ )CG+ の浮遊グー)FGとの対向面
積を30μm!一定とし、第2の制御グー)CG、の浮
遊グー)FGとの対向面積を変化させることにより設定
した。酸化膜厚は1000X一定である。図より明らか
なように、半選択を10”回くり返した後でも、C,/
C,を0.8〜1.2の範囲に設定すること(二よj)
、M、、M、のバラツキが小さくなり、半選択回数に対
するマージンが実用上十分な大きさまで向上する。
へお、Ct/C1の値を設定するために素子の各制御ダ
ートの寸法を決める際に、第1図(C)より明らかなよ
うに、浮遊ダートの側壁部と各制御ケ゛−ト間の結合容
量も考慮する必要があることはいうまでもない。素子が
微細化してくると、浮遊ダートの側壁部と各制御r−1
間の結合容量がC,、C2における容量中に占める割合
が大きくなる。このことから、C,、C2を前記側壁部
と各制御ダート間の結合容量のみで形成することも可能
である。
ートの寸法を決める際に、第1図(C)より明らかなよ
うに、浮遊ダートの側壁部と各制御ケ゛−ト間の結合容
量も考慮する必要があることはいうまでもない。素子が
微細化してくると、浮遊ダートの側壁部と各制御r−1
間の結合容量がC,、C2における容量中に占める割合
が大きくなる。このことから、C,、C2を前記側壁部
と各制御ダート間の結合容量のみで形成することも可能
である。
以上述べたごとく、本発明によれば、電気的、かつ選択
的に記憶内容の)4き換えが可能で、かつ選択書き換え
時の素子特性の信頼性が著しく向上した不揮発性半導体
メモリを実現することができた。
的に記憶内容の)4き換えが可能で、かつ選択書き換え
時の素子特性の信頼性が著しく向上した不揮発性半導体
メモリを実現することができた。
第1図(a)〜(c)は不揮発性半導体メモリセルの一
例の構成を示す図、第2図(−)はそのシンデル図、同
図(b)は同じく等価回路図、第3図は4ビツトメモリ
セルアレイの構成を示す図、第4図は従来のセルでの半
選択による特性変化を示す図、第5図および第6図は本
発明の一実施例のセルでの半選択による特性変化を示す
図である。 1・・・S+基板、3,4・・・高濃度N層(ソース。 ドレイン)、8・・・高濃度N層(書替え電極)、5・
・・浮遊ダート、6・・・第1の制御ダート間7・・・
”第2の制御ダート。 出願人代理人 弁理士 鈴 江 武 彦第4図 泊 5 図 +′蜜状回敷 第 6 図 時合容量比 0/。
例の構成を示す図、第2図(−)はそのシンデル図、同
図(b)は同じく等価回路図、第3図は4ビツトメモリ
セルアレイの構成を示す図、第4図は従来のセルでの半
選択による特性変化を示す図、第5図および第6図は本
発明の一実施例のセルでの半選択による特性変化を示す
図である。 1・・・S+基板、3,4・・・高濃度N層(ソース。 ドレイン)、8・・・高濃度N層(書替え電極)、5・
・・浮遊ダート、6・・・第1の制御ダート間7・・・
”第2の制御ダート。 出願人代理人 弁理士 鈴 江 武 彦第4図 泊 5 図 +′蜜状回敷 第 6 図 時合容量比 0/。
Claims (1)
- 半導体基板に、電気的に絶縁された浮遊ダートと、この
浮遊ダートに容量結合する第1.第2の制御ダートと、
トンネル効果によシ前記浮遊ff−)との間で電荷の授
受を行なう書替え電極とを有するメモリセルをマトリク
ス配列し、前記第1、第2の制御r−1・を互いに直交
する方向に共通接続すると共に、前記書替え電極を共通
接続して構成され、選択セルの第1及び第2の制御ダー
トに高電位、残シの制御ダートに低電位、書替え電極に
低電位を与えて書込みを行ない、選択セルの第1及び第
2の制御y−トに低電位、残シの制御ダートに高電位、
書替え電極に高電位を与えて消去を行なうようにした不
揮発性半導体メモリ装置において、前記第1、第2の制
御ダートと浮遊ダートとの間の結合容量をそれぞれC1
−tC! とじたとき、0.8≦ctl Ct≦1.2
を満たすように構成したことを特徴とする不揮発性半導
体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58225763A JPS60117783A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58225763A JPS60117783A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60117783A true JPS60117783A (ja) | 1985-06-25 |
Family
ID=16834424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58225763A Pending JPS60117783A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60117783A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0739041A2 (en) * | 1989-06-02 | 1996-10-23 | SHIBATA, Tadashi | Floating gate transistor with a plurality of control gates |
US7303956B2 (en) | 2002-10-28 | 2007-12-04 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
-
1983
- 1983-11-30 JP JP58225763A patent/JPS60117783A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0739041A2 (en) * | 1989-06-02 | 1996-10-23 | SHIBATA, Tadashi | Floating gate transistor with a plurality of control gates |
EP0739041A3 (en) * | 1989-06-02 | 1996-11-06 | SHIBATA, Tadashi | Floating gate transistor with a plurality of control gates |
US7303956B2 (en) | 2002-10-28 | 2007-12-04 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7486555B2 (en) * | 2002-10-28 | 2009-02-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7502261B2 (en) * | 2002-10-28 | 2009-03-10 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7638834B2 (en) | 2002-10-28 | 2009-12-29 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7994004B2 (en) | 2002-10-28 | 2011-08-09 | Sandisk Technologies Inc. | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US8334180B2 (en) | 2002-10-28 | 2012-12-18 | Sandisk Technologies Inc | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7951669B2 (en) | 2006-04-13 | 2011-05-31 | Sandisk Corporation | Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element |
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