JPH11177069A - 不揮発性半導体記憶装置およびその書き換え方法 - Google Patents
不揮発性半導体記憶装置およびその書き換え方法Info
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- JPH11177069A JPH11177069A JP34007997A JP34007997A JPH11177069A JP H11177069 A JPH11177069 A JP H11177069A JP 34007997 A JP34007997 A JP 34007997A JP 34007997 A JP34007997 A JP 34007997A JP H11177069 A JPH11177069 A JP H11177069A
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Abstract
(57)【要約】
【課題】 消去基板ディスターブ、書き込みドレインデ
ィスターブおよび書き込みゲートディスターブが発生す
るのを防止する。 【解決手段】 マトリックス状に配列された複数個のウ
エル1Aに不揮発性のメモリセルをマトリックス状に形
成し、各ウエル1Aに形成されたメモリセルどうしをワ
ード線群9Xで接続するとともに、ワード線群9Xと直
交するビット線群10Xで接続する。この際、ワード線
群9Xまたはビット線群10Xは、ワード線方向または
ビット線方向に2個以上のウエル1Aが配置されている
ときにはワード線方向またはビット線方向に並んだウエ
ル1A毎に独立してワード線またはビット線の電圧を制
御可能な階層構造としている。
ィスターブおよび書き込みゲートディスターブが発生す
るのを防止する。 【解決手段】 マトリックス状に配列された複数個のウ
エル1Aに不揮発性のメモリセルをマトリックス状に形
成し、各ウエル1Aに形成されたメモリセルどうしをワ
ード線群9Xで接続するとともに、ワード線群9Xと直
交するビット線群10Xで接続する。この際、ワード線
群9Xまたはビット線群10Xは、ワード線方向または
ビット線方向に2個以上のウエル1Aが配置されている
ときにはワード線方向またはビット線方向に並んだウエ
ル1A毎に独立してワード線またはビット線の電圧を制
御可能な階層構造としている。
Description
【0001】
【発明の属する技術分野】本発明は、浮遊ゲート電極型
不揮発性半導体記憶装置およびその書き換え方法に関す
るものである。
不揮発性半導体記憶装置およびその書き換え方法に関す
るものである。
【0002】
【従来の技術】近年、大容量で多回数書き換え可能な不
揮発性半導体記憶装置が利用されるようになっている。
この不揮発性半導体記憶装置を提供するために、多回数
書き換え可能な不揮発性半導体記憶装置に適した不揮発
性半導体記憶装置の書き換え方法が求められている。
揮発性半導体記憶装置が利用されるようになっている。
この不揮発性半導体記憶装置を提供するために、多回数
書き換え可能な不揮発性半導体記憶装置に適した不揮発
性半導体記憶装置の書き換え方法が求められている。
【0003】以下、従来の不揮発性半導体記憶装置およ
びその書き換え方法について説明する。まず、不揮発性
半導体記憶装置のメモリセルの構造について説明する。
図3は、不揮発性半導体記憶装置の1メモリセルの断面
構造を説明した模式図である。図3において、1は半導
体基板の一導電型のウエル、2はトンネル絶縁膜、3は
浮遊ゲート電極、4は電極間絶縁膜、5は制御電極、6
はソース拡散層、7はドレイン拡散層である。
びその書き換え方法について説明する。まず、不揮発性
半導体記憶装置のメモリセルの構造について説明する。
図3は、不揮発性半導体記憶装置の1メモリセルの断面
構造を説明した模式図である。図3において、1は半導
体基板の一導電型のウエル、2はトンネル絶縁膜、3は
浮遊ゲート電極、4は電極間絶縁膜、5は制御電極、6
はソース拡散層、7はドレイン拡散層である。
【0004】この不揮発性半導体記憶装置は、図3に示
すように、浮遊ゲート電極3と半導体基板の一導電型の
ウエル1の間に、トンネル電流を流すことが可能な膜厚
のトンネル絶縁膜2がある。つぎに、不揮発性半導体記
憶装置のマトリックス構造について説明する。図6は平
面構造を示し、図7は断面構造を示している。図6にお
いて、1は図3と同様に一導電型のウエルであり、8は
半導体基板で、ウエル1を囲んでいる部分は逆導電型と
なっている。9はワード線群、10はビット線群であ
る。
すように、浮遊ゲート電極3と半導体基板の一導電型の
ウエル1の間に、トンネル電流を流すことが可能な膜厚
のトンネル絶縁膜2がある。つぎに、不揮発性半導体記
憶装置のマトリックス構造について説明する。図6は平
面構造を示し、図7は断面構造を示している。図6にお
いて、1は図3と同様に一導電型のウエルであり、8は
半導体基板で、ウエル1を囲んでいる部分は逆導電型と
なっている。9はワード線群、10はビット線群であ
る。
【0005】この不揮発性半導体記憶装置では、図7に
示すように、半導体基板8にウエル1が形成されてお
り、半導体基板8がウエル1の全側面と底面を囲み、ウ
エル1を他の部分から電気的に分離している。また、図
6に示すように、複数本のワード線群9と複数本のビッ
ト線群10とは直交しており、その交点の一つ一つにメ
モリセル(図示せず)が各々位置しており、全体として
メモリセルがマトリックス状に配列されている。また、
メモリセルはウエル1に設けられている。
示すように、半導体基板8にウエル1が形成されてお
り、半導体基板8がウエル1の全側面と底面を囲み、ウ
エル1を他の部分から電気的に分離している。また、図
6に示すように、複数本のワード線群9と複数本のビッ
ト線群10とは直交しており、その交点の一つ一つにメ
モリセル(図示せず)が各々位置しており、全体として
メモリセルがマトリックス状に配列されている。また、
メモリセルはウエル1に設けられている。
【0006】つぎに、この不揮発性半導体記憶装置の書
き換え方法について、図3および図6を用いて説明す
る。1メモリセル毎にデータを書き込む場合には、ワー
ド線群9のうち選択するメモリセルに接続された1本の
ワード線を−8Vにし、ビット線群10のうち選択する
メモリセルに接続された1本のビット線を+4Vにす
る。すると、選択したメモリセルの制御電極5とドレイ
ン拡散層7との間に12Vの電位差が生じるため、トン
ネル絶縁膜2にトンネル電流が流れ、選択したメモリセ
ルのしきい値電圧が低下する。非選択のメモリセルにつ
いては、トンネル電流を流すのに十分な電位差が発生せ
ず、しきい値電圧は変化しない。
き換え方法について、図3および図6を用いて説明す
る。1メモリセル毎にデータを書き込む場合には、ワー
ド線群9のうち選択するメモリセルに接続された1本の
ワード線を−8Vにし、ビット線群10のうち選択する
メモリセルに接続された1本のビット線を+4Vにす
る。すると、選択したメモリセルの制御電極5とドレイ
ン拡散層7との間に12Vの電位差が生じるため、トン
ネル絶縁膜2にトンネル電流が流れ、選択したメモリセ
ルのしきい値電圧が低下する。非選択のメモリセルにつ
いては、トンネル電流を流すのに十分な電位差が発生せ
ず、しきい値電圧は変化しない。
【0007】メモリセルのデータを消去する際は、ワー
ド線1本単位で一括消去する。ワード線群9のうち選択
するメモリセルに接続された1本のワード線を8Vに
し、ウエル1を−4Vにする。すると、ワード線群9の
うち選択した1本のワード線に接続されたメモリセルの
制御電極5とウエル1との間に12Vの電位差が生じる
ため、トンネル絶縁膜2にトンネル電流が流れ、選択し
たメモリセルのしきい値電圧が上昇する。非選択のメモ
リセルについては、4Vの電位差が発生するものの、ト
ンネル電流を流すのに十分な電位差ではないため、しき
い値電圧は変化しない。
ド線1本単位で一括消去する。ワード線群9のうち選択
するメモリセルに接続された1本のワード線を8Vに
し、ウエル1を−4Vにする。すると、ワード線群9の
うち選択した1本のワード線に接続されたメモリセルの
制御電極5とウエル1との間に12Vの電位差が生じる
ため、トンネル絶縁膜2にトンネル電流が流れ、選択し
たメモリセルのしきい値電圧が上昇する。非選択のメモ
リセルについては、4Vの電位差が発生するものの、ト
ンネル電流を流すのに十分な電位差ではないため、しき
い値電圧は変化しない。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置の書き換え方法では、ワード線
1本単位で一括消去する際に、ウエル1にも電位を印加
するため、非選択のメモリセルにも4Vの電位差が発生
し、消去基板ディスターブが発生するという問題があっ
た。なお、この消去基板ディスターブというのは、基
板、つまりウエル1に印加した電圧により、非選択のメ
モリセルのデータが消去されてしまう現象をいい、デー
タ保持の安定性に悪影響がある。
不揮発性半導体記憶装置の書き換え方法では、ワード線
1本単位で一括消去する際に、ウエル1にも電位を印加
するため、非選択のメモリセルにも4Vの電位差が発生
し、消去基板ディスターブが発生するという問題があっ
た。なお、この消去基板ディスターブというのは、基
板、つまりウエル1に印加した電圧により、非選択のメ
モリセルのデータが消去されてしまう現象をいい、デー
タ保持の安定性に悪影響がある。
【0009】また、データの消去はワード線1本単位で
実施されるが、データの書き込みはワード線群9のうち
の複数本のワード線にまたがるビット線単位で行われる
ため、書き込みドレインディスターブおよび書き込みゲ
ートディスターブが発生するという問題があった。上記
の書き込みドレインディスターブおよび書き込みゲート
ディスターブというのは、ドレインおよびゲートにそれ
ぞれ印加する書き込み電圧により、非選択のメモリセル
にデータが書き込まれてしまう現象をいい、データ保持
の安定性に悪影響がある。
実施されるが、データの書き込みはワード線群9のうち
の複数本のワード線にまたがるビット線単位で行われる
ため、書き込みドレインディスターブおよび書き込みゲ
ートディスターブが発生するという問題があった。上記
の書き込みドレインディスターブおよび書き込みゲート
ディスターブというのは、ドレインおよびゲートにそれ
ぞれ印加する書き込み電圧により、非選択のメモリセル
にデータが書き込まれてしまう現象をいい、データ保持
の安定性に悪影響がある。
【0010】本発明の目的は、消去基板ディスターブ、
書き込みドレインディスターブおよび書き込みゲートデ
ィスターブが発生しない、優れた不揮発性半導体記憶装
置およびその書き換え方法を提供することである。
書き込みドレインディスターブおよび書き込みゲートデ
ィスターブが発生しない、優れた不揮発性半導体記憶装
置およびその書き換え方法を提供することである。
【0011】
【課題を解決するための手段】この課題を解決するため
に、本発明の不揮発性半導体記憶装置は、メモリセルが
形成されるウエルをマトリックス状の複数個のウエルに
分割して複数個のウエルを電気的に分離し、かつワード
線方向に2個以上のウエルが配置されているときには、
ワード線群をウエル毎に独立してワード線の電圧を制御
可能な階層ワード線構造とし、かつビット線方向に2個
以上のウエルが配置されているときには、ビット線をウ
エル毎に独立してビット線の電圧を制御可能な階層ビッ
ト線構造とし、ウエル毎に一括消去が可能な構造として
いる。
に、本発明の不揮発性半導体記憶装置は、メモリセルが
形成されるウエルをマトリックス状の複数個のウエルに
分割して複数個のウエルを電気的に分離し、かつワード
線方向に2個以上のウエルが配置されているときには、
ワード線群をウエル毎に独立してワード線の電圧を制御
可能な階層ワード線構造とし、かつビット線方向に2個
以上のウエルが配置されているときには、ビット線をウ
エル毎に独立してビット線の電圧を制御可能な階層ビッ
ト線構造とし、ウエル毎に一括消去が可能な構造として
いる。
【0012】また、本発明の不揮発性半導体記憶装置の
書き換え方法は、上記の不揮発性半導体記憶装置を用い
て、メモリセルのしきい値電圧を変化させる動作を、ウ
エル毎にウエルに形成された多数のメモリセルに対して
一括して実施する。この際、各ウエルについて、ワード
線毎にワード線に接続された全てのメモリセルのしきい
値電圧が所定の判定しきい値電圧以上になった場合には
ワード線の電位を消去ゲート電圧と消去基板電圧の間の
中間電位に制御するようにし、そのワード線に接続され
たメモリセルについては、しきい値電圧が変化しないよ
うにしている。
書き換え方法は、上記の不揮発性半導体記憶装置を用い
て、メモリセルのしきい値電圧を変化させる動作を、ウ
エル毎にウエルに形成された多数のメモリセルに対して
一括して実施する。この際、各ウエルについて、ワード
線毎にワード線に接続された全てのメモリセルのしきい
値電圧が所定の判定しきい値電圧以上になった場合には
ワード線の電位を消去ゲート電圧と消去基板電圧の間の
中間電位に制御するようにし、そのワード線に接続され
たメモリセルについては、しきい値電圧が変化しないよ
うにしている。
【0013】これらにより、優れた不揮発性半導体記憶
装置およびその書き換え方法が得られる。
装置およびその書き換え方法が得られる。
【0014】
【発明の実施の形態】本発明の請求項1記載の不揮発性
半導体記憶装置は、半導体基板と、この半導体基板に電
気的に分離された状態でマトリックス状に形成された複
数個のウエルと、浮遊ゲート電極およびトンネル絶縁膜
を有し複数個のウエルに各々マトリックス状に形成され
た多数のメモリセルと、複数個のウエルにそれぞれ形成
された多数のメモリセルどうしを接続しかつワード線方
向に2個以上のウエルが配置されているときにはワード
線方向に並んだ2個以上のウエル毎に独立してワード線
の電圧を制御可能な階層ワード線構造とされたワード線
群と、ワード線と直交し複数個のウエルにそれぞれ形成
された多数のメモリセルどうしを接続しかつビット線方
向に2個以上のウエルが配置されているときにはビット
線方向に並んだウエル毎に独立してビット線の電圧を制
御可能な階層ビット線構造とされたビット線群とを備え
ている。
半導体記憶装置は、半導体基板と、この半導体基板に電
気的に分離された状態でマトリックス状に形成された複
数個のウエルと、浮遊ゲート電極およびトンネル絶縁膜
を有し複数個のウエルに各々マトリックス状に形成され
た多数のメモリセルと、複数個のウエルにそれぞれ形成
された多数のメモリセルどうしを接続しかつワード線方
向に2個以上のウエルが配置されているときにはワード
線方向に並んだ2個以上のウエル毎に独立してワード線
の電圧を制御可能な階層ワード線構造とされたワード線
群と、ワード線と直交し複数個のウエルにそれぞれ形成
された多数のメモリセルどうしを接続しかつビット線方
向に2個以上のウエルが配置されているときにはビット
線方向に並んだウエル毎に独立してビット線の電圧を制
御可能な階層ビット線構造とされたビット線群とを備え
ている。
【0015】この構成によると、複数のウエルが電気的
に分離されていてウエル毎に多数のメモリセルのデータ
を一括消去する構造であり、選択したウエルと非選択の
ウエルが電気的に分離されているため、基板消去ディス
ターブが発生しないという作用を有する。また、ビット
線が少なくとも電気的に分離されたウエル毎に独立して
電圧を制御可能な階層ビット線構造となっているため、
書き込みドレインディスターブが発生しないという作用
を有する。また、ワード線が少なくとも電気的に分離さ
れたウエル毎に独立して電圧を制御可能な階層ワード線
構造となっているため、消去ゲートディスターブが発生
しないという作用を有する。
に分離されていてウエル毎に多数のメモリセルのデータ
を一括消去する構造であり、選択したウエルと非選択の
ウエルが電気的に分離されているため、基板消去ディス
ターブが発生しないという作用を有する。また、ビット
線が少なくとも電気的に分離されたウエル毎に独立して
電圧を制御可能な階層ビット線構造となっているため、
書き込みドレインディスターブが発生しないという作用
を有する。また、ワード線が少なくとも電気的に分離さ
れたウエル毎に独立して電圧を制御可能な階層ワード線
構造となっているため、消去ゲートディスターブが発生
しないという作用を有する。
【0016】本発明の請求項2記載の不揮発性半導体記
憶装置の書き換え方法は、請求項1記載の不揮発性半導
体記憶装置のデータの書き換えを行う不揮発性半導体記
憶装置の書き換え方法であって、浮遊ゲート電極とウエ
ル間のトンネル電流によりメモリセルのしきい値電圧を
変化させる動作を、ウエル毎にウエルに形成された多数
のメモリセルに対して一括して実施することを特徴とす
る。
憶装置の書き換え方法は、請求項1記載の不揮発性半導
体記憶装置のデータの書き換えを行う不揮発性半導体記
憶装置の書き換え方法であって、浮遊ゲート電極とウエ
ル間のトンネル電流によりメモリセルのしきい値電圧を
変化させる動作を、ウエル毎にウエルに形成された多数
のメモリセルに対して一括して実施することを特徴とす
る。
【0017】この方法によると、メモリセルのデータの
消去を行う際に、選択したウエルと非選択のウエルが電
気的に分離されているため、消去基板ディスターブが発
生しないという作用を有する。また、ビット線が階層化
され、少なくとも電気的に分離されたウエル毎に独立し
て電圧を制御可能であるため、書き込みドレインディス
ターブが発生しないという作用を有する。また、ワード
線が階層化され、少なくとも電気的に分離されたウエル
毎に独立して電圧を制御可能であるため、消去ゲートデ
ィスターブが発生しないという作用を有する。
消去を行う際に、選択したウエルと非選択のウエルが電
気的に分離されているため、消去基板ディスターブが発
生しないという作用を有する。また、ビット線が階層化
され、少なくとも電気的に分離されたウエル毎に独立し
て電圧を制御可能であるため、書き込みドレインディス
ターブが発生しないという作用を有する。また、ワード
線が階層化され、少なくとも電気的に分離されたウエル
毎に独立して電圧を制御可能であるため、消去ゲートデ
ィスターブが発生しないという作用を有する。
【0018】本発明の請求項3記載の不揮発性半導体記
憶装置の書き換え方法は、請求項2記載の不揮発性半導
体記憶装置の書き換え方法において、ワード線に接地電
位もしくは第1極性の消去ゲート電圧を印加し、ウエル
に第1極性と反対の第2極性もしくは接地電位の消去基
板電圧を印加することにより、浮遊ゲート電極とウエル
間のトンネル電流によりメモリセルのしきい値電圧を変
化させ、ワード線毎にワード線に接続された全てのメモ
リセルのしきい値電圧が所定の判定しきい値電圧以上に
なった場合にはワード線の電位を消去ゲート電圧と消去
基板電圧の間の中間電位に制御することを特徴とする。
憶装置の書き換え方法は、請求項2記載の不揮発性半導
体記憶装置の書き換え方法において、ワード線に接地電
位もしくは第1極性の消去ゲート電圧を印加し、ウエル
に第1極性と反対の第2極性もしくは接地電位の消去基
板電圧を印加することにより、浮遊ゲート電極とウエル
間のトンネル電流によりメモリセルのしきい値電圧を変
化させ、ワード線毎にワード線に接続された全てのメモ
リセルのしきい値電圧が所定の判定しきい値電圧以上に
なった場合にはワード線の電位を消去ゲート電圧と消去
基板電圧の間の中間電位に制御することを特徴とする。
【0019】この方法によると、ワード線に接地電位も
しくは第1極性の消去ゲート電圧を印加し、ウエルに第
1極性と反対の第2極性もしくは接地電位の消去基板電
圧を印加することにより、浮遊ゲート電極とウエル間の
トンネル電流によりメモリセルのしきい値電圧を変化さ
せる場合に、ワード線毎に、ワード線に接続された全て
のメモリセルのしきい値電圧が所定の判定しきい値電圧
になった場合にはワード線の電位を消去ゲート電圧と消
去基板電圧の間の中間電位に設定するので、その時点で
そのワード線に接続されたメモリセルの消去動作が終了
し、データ消去後のしきい値電圧のばらつきを抑えられ
るという作用を有する。
しくは第1極性の消去ゲート電圧を印加し、ウエルに第
1極性と反対の第2極性もしくは接地電位の消去基板電
圧を印加することにより、浮遊ゲート電極とウエル間の
トンネル電流によりメモリセルのしきい値電圧を変化さ
せる場合に、ワード線毎に、ワード線に接続された全て
のメモリセルのしきい値電圧が所定の判定しきい値電圧
になった場合にはワード線の電位を消去ゲート電圧と消
去基板電圧の間の中間電位に設定するので、その時点で
そのワード線に接続されたメモリセルの消去動作が終了
し、データ消去後のしきい値電圧のばらつきを抑えられ
るという作用を有する。
【0020】以下、請求項1および請求項2に記載した
本発明の実施の形態について、図面を参照しながら説明
する。この実施の形態における不揮発性半導体記憶装置
のメモリセル自体の構造は従来例と同じであるので省略
する。なお、ここでは代表的なスタック型のメモリセル
を示したが、スプリット型でもよい。
本発明の実施の形態について、図面を参照しながら説明
する。この実施の形態における不揮発性半導体記憶装置
のメモリセル自体の構造は従来例と同じであるので省略
する。なお、ここでは代表的なスタック型のメモリセル
を示したが、スプリット型でもよい。
【0021】つぎに、この実施の形態における不揮発性
半導体記憶装置のマトリックス構造について説明する。
図1は平面構造を示し、図2は断面構造を示している。
図1および図2において、1Xは一導電型のウエル群で
あり、マトリックス状の複数個のウエル1A,1A,…
に分割されている。8は逆導電型の半導体基板であり、
複数個のウエル1A,1A,…が形成されている。この
半導体基板8は、複数個のウエル1A,1A,…の底面
および側面を各々個別に囲んで複数個のウエル1A,1
A,…を電気的に分離している。なお、ウエル1Aの形
成は、通常は、半導体基板8にイオン注入法により底面
の分離のために深いN型ウエルを形成した後、通常のN
型ウエル/P型ウエルを形成する。なお、底面の分離は
絶縁膜で行ってもよい。
半導体記憶装置のマトリックス構造について説明する。
図1は平面構造を示し、図2は断面構造を示している。
図1および図2において、1Xは一導電型のウエル群で
あり、マトリックス状の複数個のウエル1A,1A,…
に分割されている。8は逆導電型の半導体基板であり、
複数個のウエル1A,1A,…が形成されている。この
半導体基板8は、複数個のウエル1A,1A,…の底面
および側面を各々個別に囲んで複数個のウエル1A,1
A,…を電気的に分離している。なお、ウエル1Aの形
成は、通常は、半導体基板8にイオン注入法により底面
の分離のために深いN型ウエルを形成した後、通常のN
型ウエル/P型ウエルを形成する。なお、底面の分離は
絶縁膜で行ってもよい。
【0022】9Xはワード線群で、複数個のウエル1
A,1A,…にそれぞれ形成された多数のメモリセル
(図示せず)どうしを接続しかつワード線方向に2個以
上のウエル1A,1A,…が配置されているときには少
なくともワード線方向に並んだ2個以上のウエル1A,
1A,…毎に独立してワード線群9Xの各々のワード線
の電圧を制御可能な階層ワード線構造とされている。
A,1A,…にそれぞれ形成された多数のメモリセル
(図示せず)どうしを接続しかつワード線方向に2個以
上のウエル1A,1A,…が配置されているときには少
なくともワード線方向に並んだ2個以上のウエル1A,
1A,…毎に独立してワード線群9Xの各々のワード線
の電圧を制御可能な階層ワード線構造とされている。
【0023】10Xはビット線群であり、ワード線群9
Xと直交し複数個のウエル1A,1A,…にそれぞれ形
成された多数のメモリセルどうしを接続しかつビット線
方向に2個以上のウエル1A,1A,…が配置されてい
るときには少なくともビット線方向に並んだウエル1
A,1A,…毎に独立してビット線群10Xの各々のビ
ット線の電圧を制御可能な階層ビット線構造とされてい
る。
Xと直交し複数個のウエル1A,1A,…にそれぞれ形
成された多数のメモリセルどうしを接続しかつビット線
方向に2個以上のウエル1A,1A,…が配置されてい
るときには少なくともビット線方向に並んだウエル1
A,1A,…毎に独立してビット線群10Xの各々のビ
ット線の電圧を制御可能な階層ビット線構造とされてい
る。
【0024】図8(a)に階層ワード線構造の例を示
し、図8(b)に階層ビット線構造の例を示す。これら
の図において、21は主ワード線、22は副ワード線、
23はブロックワードセレクトトランジスタ、24はメ
モリセル、31は主ビット線、32は副ビット線、33
はブロックビットセレクトトランジスタ、34はメモリ
セルである。
し、図8(b)に階層ビット線構造の例を示す。これら
の図において、21は主ワード線、22は副ワード線、
23はブロックワードセレクトトランジスタ、24はメ
モリセル、31は主ビット線、32は副ビット線、33
はブロックビットセレクトトランジスタ、34はメモリ
セルである。
【0025】以下、この不揮発性半導体記憶装置につい
て詳しく説明する。この不揮発性半導体記憶装置は、図
1に示すように、ワード線群9Xとビット線群10Xと
は直交しており、その交点の一つ一つににメモリセル
(図示せず)が位置している。また、メモリセルは、ウ
エル1A,1A,…に設けられている。また、図1に示
すように、ウエル1A,1A,…は、ワード線群9Xと
ビット線群10Xとで構成されるメモリセル空間内に複
数個有り、その一つ一つは、図1および図2に示すよう
に、半導体基板8によって側面と底面が囲まれており、
電気的に分離されている。また、ワード線方向に複数の
電気的に分離されたウエル1A,1A,…がある場合に
は、ワード線群9Xは階層化され、少なくとも電気的に
分離されたウエル1A,1A,…毎にワード線群9Xの
各々のワード線の電位を制御できる構造を有している。
また、ビット線方向に複数の電気的に分離されたウエル
1A,1A,…がある場合には、ビット線群10Xは階
層化され、少なくとも電気的に分離されたウエル1A,
1A,…毎にビット線群10Xの各々のビット線の電位
を制御できる構造を有している。
て詳しく説明する。この不揮発性半導体記憶装置は、図
1に示すように、ワード線群9Xとビット線群10Xと
は直交しており、その交点の一つ一つににメモリセル
(図示せず)が位置している。また、メモリセルは、ウ
エル1A,1A,…に設けられている。また、図1に示
すように、ウエル1A,1A,…は、ワード線群9Xと
ビット線群10Xとで構成されるメモリセル空間内に複
数個有り、その一つ一つは、図1および図2に示すよう
に、半導体基板8によって側面と底面が囲まれており、
電気的に分離されている。また、ワード線方向に複数の
電気的に分離されたウエル1A,1A,…がある場合に
は、ワード線群9Xは階層化され、少なくとも電気的に
分離されたウエル1A,1A,…毎にワード線群9Xの
各々のワード線の電位を制御できる構造を有している。
また、ビット線方向に複数の電気的に分離されたウエル
1A,1A,…がある場合には、ビット線群10Xは階
層化され、少なくとも電気的に分離されたウエル1A,
1A,…毎にビット線群10Xの各々のビット線の電位
を制御できる構造を有している。
【0026】つぎに、不揮発性半導体記憶装置の書き換
え方法について、図1、図3、図4を用いて説明する。
1メモリセル毎にデータを書き込む場合には、ワード線
群9Xのうち選択するメモリセルに接続されたワード線
を−8Vにし、ビット線群10Xのうち選択するメモリ
セルに接続されたビット線を+4Vにする。すると、選
択したメモリセルの制御電極5とドレイン拡散層7の間
に12Vの電位差が生じるため、トンネル絶縁膜2にト
ンネル電流が流れ、選択したメモリセルのしきい値電圧
が低下する。非選択のメモリセルは、トンネル電流を流
すのに十分な電位差が発生せず、しきい値電圧は変化し
ない。なお、ワード線群9Xとビット線群10Xとは階
層構造を有しており、選択するメモリセルの属するウエ
ル1A以外の他のウエル1Aにおけるワード線群9Xと
ビット線群10Xとは、接地電位に設定できる。このた
め、電気的に分離された非選択のウエル1A,1A,…
にあるメモリセルに対する書き込みゲートディスターブ
および書き込みドレインディスターブは全く発生しな
い。なお、ここで用いた電圧は一例であり、他の値でも
良い。
え方法について、図1、図3、図4を用いて説明する。
1メモリセル毎にデータを書き込む場合には、ワード線
群9Xのうち選択するメモリセルに接続されたワード線
を−8Vにし、ビット線群10Xのうち選択するメモリ
セルに接続されたビット線を+4Vにする。すると、選
択したメモリセルの制御電極5とドレイン拡散層7の間
に12Vの電位差が生じるため、トンネル絶縁膜2にト
ンネル電流が流れ、選択したメモリセルのしきい値電圧
が低下する。非選択のメモリセルは、トンネル電流を流
すのに十分な電位差が発生せず、しきい値電圧は変化し
ない。なお、ワード線群9Xとビット線群10Xとは階
層構造を有しており、選択するメモリセルの属するウエ
ル1A以外の他のウエル1Aにおけるワード線群9Xと
ビット線群10Xとは、接地電位に設定できる。このた
め、電気的に分離された非選択のウエル1A,1A,…
にあるメモリセルに対する書き込みゲートディスターブ
および書き込みドレインディスターブは全く発生しな
い。なお、ここで用いた電圧は一例であり、他の値でも
良い。
【0027】メモリセルのデータを消去する際は、半導
体基板8によって電気的に分離されたウエル1A,1
A,…単位で実施する。なお、図4において、多数のウ
エル1A,1A,…のうちの4個のウエルを区別のため
に、別に符号PW.aa,PW.ab,PW.ba,P
W.bbも付している。例えば、図4に示す、ウエルP
W.aa,PW.ab,PW.ba,PW.bbなどが
一消去ブロックとなり、各ウエルPW.aa,PW.a
b,PW.ba,PW.bb毎にメモリセルのデータが
消去される。ワード線群9Xのうち選択するメモリセル
に接続されたワード線を8Vにし、選択するメモリセル
に対応したウエル1Aを−4Vにする。すると、ワード
線群9Xのうち選択したワード線に接続されたメモリセ
ルの制御電極5とそのメモリセルに対応したウエル1A
の間に12Vの電位差が生じるため、トンネル絶縁膜2
にトンネル電流が流れ、選択したメモリセルのしきい値
電圧が上昇する。非選択のメモリセルについては、ワー
ド線群9Xの階層化によりワード線群9Xの各ワード線
の電位を接地電位に設定し、ウエル1A,1A,…の電
気的分離によりウエル1A,1A,…を接地電位に設定
することができるため、ワード線群9Xとウエル1A,
1A,…間の電位差を0Vに設定できる。このため、非
選択のメモリセルの消去基板ディスターブおよび消去ゲ
ートディスターブは全く発生せず、しきい値電圧は全く
変化しない。なお、上記の電圧は一例であり、他の値で
も良い。
体基板8によって電気的に分離されたウエル1A,1
A,…単位で実施する。なお、図4において、多数のウ
エル1A,1A,…のうちの4個のウエルを区別のため
に、別に符号PW.aa,PW.ab,PW.ba,P
W.bbも付している。例えば、図4に示す、ウエルP
W.aa,PW.ab,PW.ba,PW.bbなどが
一消去ブロックとなり、各ウエルPW.aa,PW.a
b,PW.ba,PW.bb毎にメモリセルのデータが
消去される。ワード線群9Xのうち選択するメモリセル
に接続されたワード線を8Vにし、選択するメモリセル
に対応したウエル1Aを−4Vにする。すると、ワード
線群9Xのうち選択したワード線に接続されたメモリセ
ルの制御電極5とそのメモリセルに対応したウエル1A
の間に12Vの電位差が生じるため、トンネル絶縁膜2
にトンネル電流が流れ、選択したメモリセルのしきい値
電圧が上昇する。非選択のメモリセルについては、ワー
ド線群9Xの階層化によりワード線群9Xの各ワード線
の電位を接地電位に設定し、ウエル1A,1A,…の電
気的分離によりウエル1A,1A,…を接地電位に設定
することができるため、ワード線群9Xとウエル1A,
1A,…間の電位差を0Vに設定できる。このため、非
選択のメモリセルの消去基板ディスターブおよび消去ゲ
ートディスターブは全く発生せず、しきい値電圧は全く
変化しない。なお、上記の電圧は一例であり、他の値で
も良い。
【0028】以上のように、この実施の形態によれば、
半導体基板8により電気的に分離されたウエル1A,1
A,…単位でデータの書き込み・消去を行うために、消
去基板ディスターブ、消去ゲート・ディスターブ、書き
込みドレイン・ディスターブ、書き込みゲート・ディス
ターブが全く発生せず、非選択メモリセルのデータに悪
影響を与えないため、書き換え回数の多い不揮発性半導
体記憶装置を実現できる。
半導体基板8により電気的に分離されたウエル1A,1
A,…単位でデータの書き込み・消去を行うために、消
去基板ディスターブ、消去ゲート・ディスターブ、書き
込みドレイン・ディスターブ、書き込みゲート・ディス
ターブが全く発生せず、非選択メモリセルのデータに悪
影響を与えないため、書き換え回数の多い不揮発性半導
体記憶装置を実現できる。
【0029】以下、請求項3に記載した本発明の実施の
形態について、図面を参照しながら説明する。不揮発性
半導体記憶装置のメモリセル構造およびマトリックス構
造は請求項1に対応した不揮発性半導体記憶装置と同様
であるため、説明は省略する。つぎに、不揮発性半導体
記憶装置の書き換え方法について、図1、図3および図
4を用いて説明する。
形態について、図面を参照しながら説明する。不揮発性
半導体記憶装置のメモリセル構造およびマトリックス構
造は請求項1に対応した不揮発性半導体記憶装置と同様
であるため、説明は省略する。つぎに、不揮発性半導体
記憶装置の書き換え方法について、図1、図3および図
4を用いて説明する。
【0030】データを書き込む場合は、請求項1に対応
した不揮発性半導体記憶装置の書き込み方法と同様であ
るため、説明は省略する。メモリセルのデータを消去す
る際は、半導体基板8によって電気的に分離されたウエ
ル1A,1A,…単位で実施する。なお、図4におい
て、多数のウエル1A,1A,…のうちの4個のウエル
を区別のために、別に符号PW.aa,PW.ab,P
W.ba,PW.bbも付している。ここで、例えば、
図4に示す、ウエルPW.aa,PW.ab,PW.b
a,PW.bbなどが一消去ブロックとなり、各ウエル
PW.aa,PW.ab,PW.ba,PW.bb毎に
メモリセルのデータが消去される。ワード線群9Xのう
ち選択するメモリセルに接続されたワード線を8Vに、
選択するメモリセルに対応したウエル1Aを−4Vにす
る。すると、ワード線群9Xのうちの選択したワード線
に接続されたメモリセルの制御電極5とそのメモリセル
に対応したウエル1Aの間に12Vの電位差が生じるた
め、トンネル絶縁膜2にトンネル電流が流れ、選択した
メモリセルのしきい値電圧が上昇する。
した不揮発性半導体記憶装置の書き込み方法と同様であ
るため、説明は省略する。メモリセルのデータを消去す
る際は、半導体基板8によって電気的に分離されたウエ
ル1A,1A,…単位で実施する。なお、図4におい
て、多数のウエル1A,1A,…のうちの4個のウエル
を区別のために、別に符号PW.aa,PW.ab,P
W.ba,PW.bbも付している。ここで、例えば、
図4に示す、ウエルPW.aa,PW.ab,PW.b
a,PW.bbなどが一消去ブロックとなり、各ウエル
PW.aa,PW.ab,PW.ba,PW.bb毎に
メモリセルのデータが消去される。ワード線群9Xのう
ち選択するメモリセルに接続されたワード線を8Vに、
選択するメモリセルに対応したウエル1Aを−4Vにす
る。すると、ワード線群9Xのうちの選択したワード線
に接続されたメモリセルの制御電極5とそのメモリセル
に対応したウエル1Aの間に12Vの電位差が生じるた
め、トンネル絶縁膜2にトンネル電流が流れ、選択した
メモリセルのしきい値電圧が上昇する。
【0031】消去完了の判定は、消去ブロック内の全メ
モリセルのしきい値電圧がある判定しきい値電圧以上に
なったかどうかで判定する。ここで、消去ブロック内の
全ワード線の電位を一括して制御すると、消去後しきい
値電圧のばらつきが大きくなる。図5に、消去後しきい
値電圧のばらつき模式図を示す。ここで、11は消去ブ
ロック内の全ワード線の電位を一括して制御した場合の
消去後しきい値電圧ばらつきであり、12は消去ブロッ
ク内のワード線の電位を個別に制御した場合の消去後し
きい値電圧ばらつきである。
モリセルのしきい値電圧がある判定しきい値電圧以上に
なったかどうかで判定する。ここで、消去ブロック内の
全ワード線の電位を一括して制御すると、消去後しきい
値電圧のばらつきが大きくなる。図5に、消去後しきい
値電圧のばらつき模式図を示す。ここで、11は消去ブ
ロック内の全ワード線の電位を一括して制御した場合の
消去後しきい値電圧ばらつきであり、12は消去ブロッ
ク内のワード線の電位を個別に制御した場合の消去後し
きい値電圧ばらつきである。
【0032】図4を用いて、ワード線9Xの電位を個別
に制御する方法を説明する。ここでは、消去ブロックと
してウエルPW.aaを選択して消去する場合を説明す
る。まず、ウエルPW.aaにある全てのワード線W.
L.1a〜W.L.n.aに8Vの電圧を印加し、ウエ
ルPW.aaに−4Vを印加する。一定時間、前記の消
去用電圧を印加した後に、ワード線W.L.1a〜W.
L.n.aに属するメモリセルのしきい値電圧を測定す
る。ここで、ワード線W.L.1a〜W.L.n.aの
うち、たとえば、ワード線W.L.2aに属する全メモ
リセルが所定のしきい値電圧以上になっており、他のワ
ード線W.L.1a,W.L.3a〜W.L.n.a
は、少なくとも一つ以上、所定のしきい値電圧以下であ
るメモリセルを有しているとする。その場合、ワード線
W.L.2aの電位は8Vから−4Vの間の中間電位、
例えば0Vにして消去動作を終了させる。これによっ
て、しきい値電圧の変化は止まる。他のワード線W.
L.1a,W.L.3a〜W.L.n.aは8Vにし、
ウエルPW.aaに−4Vを印加し、一定時間消去動作
を行う。以下、上記動作を繰り返し、ワード線W.L.
1a〜W.L.n.a毎に全メモリセルが所定のしきい
値電圧以上になったかどうかを確認していく。
に制御する方法を説明する。ここでは、消去ブロックと
してウエルPW.aaを選択して消去する場合を説明す
る。まず、ウエルPW.aaにある全てのワード線W.
L.1a〜W.L.n.aに8Vの電圧を印加し、ウエ
ルPW.aaに−4Vを印加する。一定時間、前記の消
去用電圧を印加した後に、ワード線W.L.1a〜W.
L.n.aに属するメモリセルのしきい値電圧を測定す
る。ここで、ワード線W.L.1a〜W.L.n.aの
うち、たとえば、ワード線W.L.2aに属する全メモ
リセルが所定のしきい値電圧以上になっており、他のワ
ード線W.L.1a,W.L.3a〜W.L.n.a
は、少なくとも一つ以上、所定のしきい値電圧以下であ
るメモリセルを有しているとする。その場合、ワード線
W.L.2aの電位は8Vから−4Vの間の中間電位、
例えば0Vにして消去動作を終了させる。これによっ
て、しきい値電圧の変化は止まる。他のワード線W.
L.1a,W.L.3a〜W.L.n.aは8Vにし、
ウエルPW.aaに−4Vを印加し、一定時間消去動作
を行う。以下、上記動作を繰り返し、ワード線W.L.
1a〜W.L.n.a毎に全メモリセルが所定のしきい
値電圧以上になったかどうかを確認していく。
【0033】つまり、一つの消去ブロック内の全ワード
線の電位を一括して制御した場合は、一番消去の遅いワ
ード線を消去するために必要な時間で全ワード線を消去
するために、消去後しきい値電圧ばらつきは、図5の消
去後しきい値電圧ばらつき11となる。しかし、消去ブ
ロック内のワード線の電位を個別に制御した場合は、ワ
ード線毎に消去時間を最適化できるために、消去後のし
きい値電圧ばらつきは、消去後しきい値電圧ばらつき1
2となり、一つの消去ブロック内の全ワード線の電位を
一括して制御した場合に消去後しきい値電圧ばらつきが
少なく抑えられる。
線の電位を一括して制御した場合は、一番消去の遅いワ
ード線を消去するために必要な時間で全ワード線を消去
するために、消去後しきい値電圧ばらつきは、図5の消
去後しきい値電圧ばらつき11となる。しかし、消去ブ
ロック内のワード線の電位を個別に制御した場合は、ワ
ード線毎に消去時間を最適化できるために、消去後のし
きい値電圧ばらつきは、消去後しきい値電圧ばらつき1
2となり、一つの消去ブロック内の全ワード線の電位を
一括して制御した場合に消去後しきい値電圧ばらつきが
少なく抑えられる。
【0034】以上のように、この実施の形態によれば、
ワード線毎に消去時間を最適化できるために、消去後し
きい値電圧ばらつきの少ない不揮発性半導体記憶装置の
書き換え方法を実現できる。
ワード線毎に消去時間を最適化できるために、消去後し
きい値電圧ばらつきの少ない不揮発性半導体記憶装置の
書き換え方法を実現できる。
【0035】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、マトリックス状の複数のウエルが電気的に分離され
ていて、ウエル毎に多数のメモリセルのデータを一括消
去する構造であり、選択したウエルと非選択のウエルが
電気的に分離されているため、基板消去ディスターブが
発生しない。また、ビット線が少なくとも電気的に分離
されたウエル毎に独立して電圧を制御可能な階層ビット
線構造となっているため、書き込みドレインディスター
ブが発生しない。また、ワード線が少なくとも電気的に
分離されたウエル毎に独立して電圧を制御可能な階層ワ
ード線構造となっているため、消去ゲートディスターブ
が発生しない。
ば、マトリックス状の複数のウエルが電気的に分離され
ていて、ウエル毎に多数のメモリセルのデータを一括消
去する構造であり、選択したウエルと非選択のウエルが
電気的に分離されているため、基板消去ディスターブが
発生しない。また、ビット線が少なくとも電気的に分離
されたウエル毎に独立して電圧を制御可能な階層ビット
線構造となっているため、書き込みドレインディスター
ブが発生しない。また、ワード線が少なくとも電気的に
分離されたウエル毎に独立して電圧を制御可能な階層ワ
ード線構造となっているため、消去ゲートディスターブ
が発生しない。
【0036】本発明の不揮発性半導体記憶装置の書き換
え方法によれば、メモリセルのデータの消去を行う際
に、選択したウエルと非選択のウエルが電気的に分離さ
れているため、消去基板ディスターブが発生しない。ま
た、ビット線が階層化され、少なくとも電気的に分離さ
れたウエル毎に独立して電圧を制御可能であるため、書
き込みドレインディスターブが発生しない。また、ワー
ド線が階層化され、少なくとも電気的に分離されたウエ
ル毎に独立して電圧を制御可能であるため、消去ゲート
ディスターブが発生しない。
え方法によれば、メモリセルのデータの消去を行う際
に、選択したウエルと非選択のウエルが電気的に分離さ
れているため、消去基板ディスターブが発生しない。ま
た、ビット線が階層化され、少なくとも電気的に分離さ
れたウエル毎に独立して電圧を制御可能であるため、書
き込みドレインディスターブが発生しない。また、ワー
ド線が階層化され、少なくとも電気的に分離されたウエ
ル毎に独立して電圧を制御可能であるため、消去ゲート
ディスターブが発生しない。
【0037】本発明のもう一つの不揮発性半導体記憶装
置の書き換え方法によれば、ワード線に接地電位もしく
は第1極性の消去ゲート電圧を印加し、ウエルに第1極
性と反対の第2極性もしくは接地電位の消去基板電圧を
印加することにより、浮遊ゲート電極とウエル間のトン
ネル電流によりメモリセルのしきい値電圧を変化させる
場合に、ワード線毎に、ワード線に接続された全てのメ
モリセルのしきい値電圧が所定の判定しきい値電圧にな
った場合にはワード線の電位を消去ゲート電圧と消去基
板電圧の間の中間電位に設定するので、その時点でその
ワード線に接続されたメモリセルの消去動作が終了し、
データ消去後のしきい値電圧のばらつきを抑えられる。
置の書き換え方法によれば、ワード線に接地電位もしく
は第1極性の消去ゲート電圧を印加し、ウエルに第1極
性と反対の第2極性もしくは接地電位の消去基板電圧を
印加することにより、浮遊ゲート電極とウエル間のトン
ネル電流によりメモリセルのしきい値電圧を変化させる
場合に、ワード線毎に、ワード線に接続された全てのメ
モリセルのしきい値電圧が所定の判定しきい値電圧にな
った場合にはワード線の電位を消去ゲート電圧と消去基
板電圧の間の中間電位に設定するので、その時点でその
ワード線に接続されたメモリセルの消去動作が終了し、
データ消去後のしきい値電圧のばらつきを抑えられる。
【図1】本発明の実施の形態における不揮発性半導体記
憶装置の平面構造を示す概略図である。
憶装置の平面構造を示す概略図である。
【図2】本発明の実施の形態における不揮発性半導体記
憶装置の断面構造を示す概略図である。
憶装置の断面構造を示す概略図である。
【図3】不揮発性半導体記憶装置の1メモリセルの断面
構造を示す概略図である。
構造を示す概略図である。
【図4】本発明の実施の形態における不揮発性半導体記
憶装置の平面構造を示す詳細図である。
憶装置の平面構造を示す詳細図である。
【図5】本発明の実施の形態における不揮発性半導体記
憶装置のしきい値電圧ばらつきを示す特性図である。
憶装置のしきい値電圧ばらつきを示す特性図である。
【図6】従来の不揮発性半導体記憶装置の平面構造を示
す概略図である。
す概略図である。
【図7】従来の不揮発性半導体記憶装置の断面構造を示
す概略図である。
す概略図である。
【図8】ワード線およびビット線の階層構造を示す回路
図である。
図である。
1 一導電型半導体基板 1X 一導電型半導体基板 1A ウエル 2 トンネル絶縁膜 3 浮遊ゲート電極 4 電極間絶縁膜 5 制御電極 6 ソース拡散層 7 ドレイン拡散層 8 逆導電型半導体基板 9 ワード線群 9X ワード線群 10 ビット線群 10X ビット線群 11 消去後しきい値電圧ばらつき 12 消去後しきい値電圧ばらつき
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/792
Claims (3)
- 【請求項1】 半導体基板と、 この半導体基板に電気的に分離された状態でマトリック
ス状に形成された複数個のウエルと、 浮遊ゲート電極およびトンネル絶縁膜を有し前記複数個
のウエルに各々マトリックス状に形成された多数のメモ
リセルと、 前記複数個のウエルにそれぞれ形成された前記多数のメ
モリセルどうしを接続しかつワード線方向に2個以上の
前記ウエルが配置されているときには前記ワード線方向
に並んだ2個以上の前記ウエル毎に独立して前記ワード
線の電圧を制御可能な階層ワード線構造とされたワード
線群と、 前記ワード線と直交し前記複数個のウエルにそれぞれ形
成された前記多数のメモリセルどうしを接続しかつビッ
ト線方向に2個以上の前記ウエルが配置されているとき
には前記ビット線方向に並んだ前記ウエル毎に独立して
前記ビット線の電圧を制御可能な階層ビット線構造とさ
れたビット線群とを備えた不揮発性半導体記憶装置。 - 【請求項2】 請求項1記載の不揮発性半導体記憶装置
のデータの書き換えを行う不揮発性半導体記憶装置の書
き換え方法であって、 浮遊ゲート電極とウエル間のトンネル電流によりメモリ
セルのしきい値電圧を変化させる動作を、前記ウエル毎
に前記ウエルに形成された多数のメモリセルに対して一
括して実施することを特徴とする不揮発性半導体記憶装
置の書き換え方法。 - 【請求項3】 ワード線に接地電位もしくは第1極性の
消去ゲート電圧を印加し、ウエルに前記第1極性と反対
の第2極性もしくは接地電位の消去基板電圧を印加する
ことにより、浮遊ゲート電極と前記ウエル間のトンネル
電流によりメモリセルのしきい値電圧を変化させ、前記
ワード線毎に前記ワード線に接続された全ての前記メモ
リセルのしきい値電圧が所定の判定しきい値電圧以上に
なった場合には前記ワード線の電位を前記消去ゲート電
圧と前記消去基板電圧の間の中間電位に制御することを
特徴とする請求項2記載の不揮発性半導体記憶装置の書
き換え方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34007997A JPH11177069A (ja) | 1997-12-10 | 1997-12-10 | 不揮発性半導体記憶装置およびその書き換え方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34007997A JPH11177069A (ja) | 1997-12-10 | 1997-12-10 | 不揮発性半導体記憶装置およびその書き換え方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11177069A true JPH11177069A (ja) | 1999-07-02 |
Family
ID=18333525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34007997A Pending JPH11177069A (ja) | 1997-12-10 | 1997-12-10 | 不揮発性半導体記憶装置およびその書き換え方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11177069A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000057476A1 (en) * | 1999-03-19 | 2000-09-28 | Microchip Technology Incorporated | Independently programmable memory segments in isolated n-wells within a pmos eeprom array and method therefor |
WO2014002913A1 (ja) * | 2012-06-29 | 2014-01-03 | 株式会社フローディア | 不揮発性半導体記憶装置 |
US8982632B2 (en) | 2012-05-09 | 2015-03-17 | Fujitsu Semiconductor Limited | Semiconductor memory device and method of driving semiconductor memory device |
-
1997
- 1997-12-10 JP JP34007997A patent/JPH11177069A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000057476A1 (en) * | 1999-03-19 | 2000-09-28 | Microchip Technology Incorporated | Independently programmable memory segments in isolated n-wells within a pmos eeprom array and method therefor |
US6300183B1 (en) | 1999-03-19 | 2001-10-09 | Microchip Technology Incorporated | Independently programmable memory segments within a PMOS electrically erasable programmable read only memory array achieved by N-well separation and method therefor |
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