JPH11177069A - 不揮発性半導体記憶装置およびその書き換え方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去基板ディスターブ、書き込みドレインデ
ィスターブおよび書き込みゲートディスターブが発生す
るのを防止する。 【解決手段】 マトリックス状に配列された複数個のウ
エル１Ａに不揮発性のメモリセルをマトリックス状に形
成し、各ウエル１Ａに形成されたメモリセルどうしをワ
ード線群９Ｘで接続するとともに、ワード線群９Ｘと直
交するビット線群１０Ｘで接続する。この際、ワード線
群９Ｘまたはビット線群１０Ｘは、ワード線方向または
ビット線方向に２個以上のウエル１Ａが配置されている
ときにはワード線方向またはビット線方向に並んだウエ
ル１Ａ毎に独立してワード線またはビット線の電圧を制
御可能な階層構造としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲート電極型
不揮発性半導体記憶装置およびその書き換え方法に関す
るものである。

【０００２】

【従来の技術】近年、大容量で多回数書き換え可能な不
揮発性半導体記憶装置が利用されるようになっている。
この不揮発性半導体記憶装置を提供するために、多回数
書き換え可能な不揮発性半導体記憶装置に適した不揮発
性半導体記憶装置の書き換え方法が求められている。

【０００３】以下、従来の不揮発性半導体記憶装置およ
びその書き換え方法について説明する。まず、不揮発性
半導体記憶装置のメモリセルの構造について説明する。
図３は、不揮発性半導体記憶装置の１メモリセルの断面
構造を説明した模式図である。図３において、１は半導
体基板の一導電型のウエル、２はトンネル絶縁膜、３は
浮遊ゲート電極、４は電極間絶縁膜、５は制御電極、６
はソース拡散層、７はドレイン拡散層である。

【０００４】この不揮発性半導体記憶装置は、図３に示
すように、浮遊ゲート電極３と半導体基板の一導電型の
ウエル１の間に、トンネル電流を流すことが可能な膜厚
のトンネル絶縁膜２がある。つぎに、不揮発性半導体記
憶装置のマトリックス構造について説明する。図６は平
面構造を示し、図７は断面構造を示している。図６にお
いて、１は図３と同様に一導電型のウエルであり、８は
半導体基板で、ウエル１を囲んでいる部分は逆導電型と
なっている。９はワード線群、１０はビット線群であ
る。

【０００５】この不揮発性半導体記憶装置では、図７に
示すように、半導体基板８にウエル１が形成されてお
り、半導体基板８がウエル１の全側面と底面を囲み、ウ
エル１を他の部分から電気的に分離している。また、図
６に示すように、複数本のワード線群９と複数本のビッ
ト線群１０とは直交しており、その交点の一つ一つにメ
モリセル（図示せず）が各々位置しており、全体として
メモリセルがマトリックス状に配列されている。また、
メモリセルはウエル１に設けられている。

【０００６】つぎに、この不揮発性半導体記憶装置の書
き換え方法について、図３および図６を用いて説明す
る。１メモリセル毎にデータを書き込む場合には、ワー
ド線群９のうち選択するメモリセルに接続された１本の
ワード線を−８Ｖにし、ビット線群１０のうち選択する
メモリセルに接続された１本のビット線を＋４Ｖにす
る。すると、選択したメモリセルの制御電極５とドレイ
ン拡散層７との間に１２Ｖの電位差が生じるため、トン
ネル絶縁膜２にトンネル電流が流れ、選択したメモリセ
ルのしきい値電圧が低下する。非選択のメモリセルにつ
いては、トンネル電流を流すのに十分な電位差が発生せ
ず、しきい値電圧は変化しない。

【０００７】メモリセルのデータを消去する際は、ワー
ド線１本単位で一括消去する。ワード線群９のうち選択
するメモリセルに接続された１本のワード線を８Ｖに
し、ウエル１を−４Ｖにする。すると、ワード線群９の
うち選択した１本のワード線に接続されたメモリセルの
制御電極５とウエル１との間に１２Ｖの電位差が生じる
ため、トンネル絶縁膜２にトンネル電流が流れ、選択し
たメモリセルのしきい値電圧が上昇する。非選択のメモ
リセルについては、４Ｖの電位差が発生するものの、ト
ンネル電流を流すのに十分な電位差ではないため、しき
い値電圧は変化しない。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置の書き換え方法では、ワード線
１本単位で一括消去する際に、ウエル１にも電位を印加
するため、非選択のメモリセルにも４Ｖの電位差が発生
し、消去基板ディスターブが発生するという問題があっ
た。なお、この消去基板ディスターブというのは、基
板、つまりウエル１に印加した電圧により、非選択のメ
モリセルのデータが消去されてしまう現象をいい、デー
タ保持の安定性に悪影響がある。

【０００９】また、データの消去はワード線１本単位で
実施されるが、データの書き込みはワード線群９のうち
の複数本のワード線にまたがるビット線単位で行われる
ため、書き込みドレインディスターブおよび書き込みゲ
ートディスターブが発生するという問題があった。上記
の書き込みドレインディスターブおよび書き込みゲート
ディスターブというのは、ドレインおよびゲートにそれ
ぞれ印加する書き込み電圧により、非選択のメモリセル
にデータが書き込まれてしまう現象をいい、データ保持
の安定性に悪影響がある。

【００１０】本発明の目的は、消去基板ディスターブ、
書き込みドレインディスターブおよび書き込みゲートデ
ィスターブが発生しない、優れた不揮発性半導体記憶装
置およびその書き換え方法を提供することである。

【００１１】

【課題を解決するための手段】この課題を解決するため
に、本発明の不揮発性半導体記憶装置は、メモリセルが
形成されるウエルをマトリックス状の複数個のウエルに
分割して複数個のウエルを電気的に分離し、かつワード
線方向に２個以上のウエルが配置されているときには、
ワード線群をウエル毎に独立してワード線の電圧を制御
可能な階層ワード線構造とし、かつビット線方向に２個
以上のウエルが配置されているときには、ビット線をウ
エル毎に独立してビット線の電圧を制御可能な階層ビッ
ト線構造とし、ウエル毎に一括消去が可能な構造として
いる。

【００１２】また、本発明の不揮発性半導体記憶装置の
書き換え方法は、上記の不揮発性半導体記憶装置を用い
て、メモリセルのしきい値電圧を変化させる動作を、ウ
エル毎にウエルに形成された多数のメモリセルに対して
一括して実施する。この際、各ウエルについて、ワード
線毎にワード線に接続された全てのメモリセルのしきい
値電圧が所定の判定しきい値電圧以上になった場合には
ワード線の電位を消去ゲート電圧と消去基板電圧の間の
中間電位に制御するようにし、そのワード線に接続され
たメモリセルについては、しきい値電圧が変化しないよ
うにしている。

【００１３】これらにより、優れた不揮発性半導体記憶
装置およびその書き換え方法が得られる。

【００１４】

【発明の実施の形態】本発明の請求項１記載の不揮発性
半導体記憶装置は、半導体基板と、この半導体基板に電
気的に分離された状態でマトリックス状に形成された複
数個のウエルと、浮遊ゲート電極およびトンネル絶縁膜
を有し複数個のウエルに各々マトリックス状に形成され
た多数のメモリセルと、複数個のウエルにそれぞれ形成
された多数のメモリセルどうしを接続しかつワード線方
向に２個以上のウエルが配置されているときにはワード
線方向に並んだ２個以上のウエル毎に独立してワード線
の電圧を制御可能な階層ワード線構造とされたワード線
群と、ワード線と直交し複数個のウエルにそれぞれ形成
された多数のメモリセルどうしを接続しかつビット線方
向に２個以上のウエルが配置されているときにはビット
線方向に並んだウエル毎に独立してビット線の電圧を制
御可能な階層ビット線構造とされたビット線群とを備え
ている。

【００１５】この構成によると、複数のウエルが電気的
に分離されていてウエル毎に多数のメモリセルのデータ
を一括消去する構造であり、選択したウエルと非選択の
ウエルが電気的に分離されているため、基板消去ディス
ターブが発生しないという作用を有する。また、ビット
線が少なくとも電気的に分離されたウエル毎に独立して
電圧を制御可能な階層ビット線構造となっているため、
書き込みドレインディスターブが発生しないという作用
を有する。また、ワード線が少なくとも電気的に分離さ
れたウエル毎に独立して電圧を制御可能な階層ワード線
構造となっているため、消去ゲートディスターブが発生
しないという作用を有する。

【００１６】本発明の請求項２記載の不揮発性半導体記
憶装置の書き換え方法は、請求項１記載の不揮発性半導
体記憶装置のデータの書き換えを行う不揮発性半導体記
憶装置の書き換え方法であって、浮遊ゲート電極とウエ
ル間のトンネル電流によりメモリセルのしきい値電圧を
変化させる動作を、ウエル毎にウエルに形成された多数
のメモリセルに対して一括して実施することを特徴とす
る。

【００１７】この方法によると、メモリセルのデータの
消去を行う際に、選択したウエルと非選択のウエルが電
気的に分離されているため、消去基板ディスターブが発
生しないという作用を有する。また、ビット線が階層化
され、少なくとも電気的に分離されたウエル毎に独立し
て電圧を制御可能であるため、書き込みドレインディス
ターブが発生しないという作用を有する。また、ワード
線が階層化され、少なくとも電気的に分離されたウエル
毎に独立して電圧を制御可能であるため、消去ゲートデ
ィスターブが発生しないという作用を有する。

【００１８】本発明の請求項３記載の不揮発性半導体記
憶装置の書き換え方法は、請求項２記載の不揮発性半導
体記憶装置の書き換え方法において、ワード線に接地電
位もしくは第１極性の消去ゲート電圧を印加し、ウエル
に第１極性と反対の第２極性もしくは接地電位の消去基
板電圧を印加することにより、浮遊ゲート電極とウエル
間のトンネル電流によりメモリセルのしきい値電圧を変
化させ、ワード線毎にワード線に接続された全てのメモ
リセルのしきい値電圧が所定の判定しきい値電圧以上に
なった場合にはワード線の電位を消去ゲート電圧と消去
基板電圧の間の中間電位に制御することを特徴とする。

【００１９】この方法によると、ワード線に接地電位も
しくは第１極性の消去ゲート電圧を印加し、ウエルに第
１極性と反対の第２極性もしくは接地電位の消去基板電
圧を印加することにより、浮遊ゲート電極とウエル間の
トンネル電流によりメモリセルのしきい値電圧を変化さ
せる場合に、ワード線毎に、ワード線に接続された全て
のメモリセルのしきい値電圧が所定の判定しきい値電圧
になった場合にはワード線の電位を消去ゲート電圧と消
去基板電圧の間の中間電位に設定するので、その時点で
そのワード線に接続されたメモリセルの消去動作が終了
し、データ消去後のしきい値電圧のばらつきを抑えられ
るという作用を有する。

【００２０】以下、請求項１および請求項２に記載した
本発明の実施の形態について、図面を参照しながら説明
する。この実施の形態における不揮発性半導体記憶装置
のメモリセル自体の構造は従来例と同じであるので省略
する。なお、ここでは代表的なスタック型のメモリセル
を示したが、スプリット型でもよい。

【００２１】つぎに、この実施の形態における不揮発性
半導体記憶装置のマトリックス構造について説明する。
図１は平面構造を示し、図２は断面構造を示している。
図１および図２において、１Ｘは一導電型のウエル群で
あり、マトリックス状の複数個のウエル１Ａ，１Ａ，…
に分割されている。８は逆導電型の半導体基板であり、
複数個のウエル１Ａ，１Ａ，…が形成されている。この
半導体基板８は、複数個のウエル１Ａ，１Ａ，…の底面
および側面を各々個別に囲んで複数個のウエル１Ａ，１
Ａ，…を電気的に分離している。なお、ウエル１Ａの形
成は、通常は、半導体基板８にイオン注入法により底面
の分離のために深いＮ型ウエルを形成した後、通常のＮ
型ウエル／Ｐ型ウエルを形成する。なお、底面の分離は
絶縁膜で行ってもよい。

【００２２】９Ｘはワード線群で、複数個のウエル１
Ａ，１Ａ，…にそれぞれ形成された多数のメモリセル
（図示せず）どうしを接続しかつワード線方向に２個以
上のウエル１Ａ，１Ａ，…が配置されているときには少
なくともワード線方向に並んだ２個以上のウエル１Ａ，
１Ａ，…毎に独立してワード線群９Ｘの各々のワード線
の電圧を制御可能な階層ワード線構造とされている。

【００２３】１０Ｘはビット線群であり、ワード線群９
Ｘと直交し複数個のウエル１Ａ，１Ａ，…にそれぞれ形
成された多数のメモリセルどうしを接続しかつビット線
方向に２個以上のウエル１Ａ，１Ａ，…が配置されてい
るときには少なくともビット線方向に並んだウエル１
Ａ，１Ａ，…毎に独立してビット線群１０Ｘの各々のビ
ット線の電圧を制御可能な階層ビット線構造とされてい
る。

【００２４】図８（ａ）に階層ワード線構造の例を示
し、図８（ｂ）に階層ビット線構造の例を示す。これら
の図において、２１は主ワード線、２２は副ワード線、
２３はブロックワードセレクトトランジスタ、２４はメ
モリセル、３１は主ビット線、３２は副ビット線、３３
はブロックビットセレクトトランジスタ、３４はメモリ
セルである。

【００２５】以下、この不揮発性半導体記憶装置につい
て詳しく説明する。この不揮発性半導体記憶装置は、図
１に示すように、ワード線群９Ｘとビット線群１０Ｘと
は直交しており、その交点の一つ一つににメモリセル
（図示せず）が位置している。また、メモリセルは、ウ
エル１Ａ，１Ａ，…に設けられている。また、図１に示
すように、ウエル１Ａ，１Ａ，…は、ワード線群９Ｘと
ビット線群１０Ｘとで構成されるメモリセル空間内に複
数個有り、その一つ一つは、図１および図２に示すよう
に、半導体基板８によって側面と底面が囲まれており、
電気的に分離されている。また、ワード線方向に複数の
電気的に分離されたウエル１Ａ，１Ａ，…がある場合に
は、ワード線群９Ｘは階層化され、少なくとも電気的に
分離されたウエル１Ａ，１Ａ，…毎にワード線群９Ｘの
各々のワード線の電位を制御できる構造を有している。
また、ビット線方向に複数の電気的に分離されたウエル
１Ａ，１Ａ，…がある場合には、ビット線群１０Ｘは階
層化され、少なくとも電気的に分離されたウエル１Ａ，
１Ａ，…毎にビット線群１０Ｘの各々のビット線の電位
を制御できる構造を有している。

【００２６】つぎに、不揮発性半導体記憶装置の書き換
え方法について、図１、図３、図４を用いて説明する。
１メモリセル毎にデータを書き込む場合には、ワード線
群９Ｘのうち選択するメモリセルに接続されたワード線
を−８Ｖにし、ビット線群１０Ｘのうち選択するメモリ
セルに接続されたビット線を＋４Ｖにする。すると、選
択したメモリセルの制御電極５とドレイン拡散層７の間
に１２Ｖの電位差が生じるため、トンネル絶縁膜２にト
ンネル電流が流れ、選択したメモリセルのしきい値電圧
が低下する。非選択のメモリセルは、トンネル電流を流
すのに十分な電位差が発生せず、しきい値電圧は変化し
ない。なお、ワード線群９Ｘとビット線群１０Ｘとは階
層構造を有しており、選択するメモリセルの属するウエ
ル１Ａ以外の他のウエル１Ａにおけるワード線群９Ｘと
ビット線群１０Ｘとは、接地電位に設定できる。このた
め、電気的に分離された非選択のウエル１Ａ，１Ａ，…
にあるメモリセルに対する書き込みゲートディスターブ
および書き込みドレインディスターブは全く発生しな
い。なお、ここで用いた電圧は一例であり、他の値でも
良い。

【００２７】メモリセルのデータを消去する際は、半導
体基板８によって電気的に分離されたウエル１Ａ，１
Ａ，…単位で実施する。なお、図４において、多数のウ
エル１Ａ，１Ａ，…のうちの４個のウエルを区別のため
に、別に符号ＰＷ．ａａ，ＰＷ．ａｂ，ＰＷ．ｂａ，Ｐ
Ｗ．ｂｂも付している。例えば、図４に示す、ウエルＰ
Ｗ．ａａ，ＰＷ．ａｂ，ＰＷ．ｂａ，ＰＷ．ｂｂなどが
一消去ブロックとなり、各ウエルＰＷ．ａａ，ＰＷ．ａ
ｂ，ＰＷ．ｂａ，ＰＷ．ｂｂ毎にメモリセルのデータが
消去される。ワード線群９Ｘのうち選択するメモリセル
に接続されたワード線を８Ｖにし、選択するメモリセル
に対応したウエル１Ａを−４Ｖにする。すると、ワード
線群９Ｘのうち選択したワード線に接続されたメモリセ
ルの制御電極５とそのメモリセルに対応したウエル１Ａ
の間に１２Ｖの電位差が生じるため、トンネル絶縁膜２
にトンネル電流が流れ、選択したメモリセルのしきい値
電圧が上昇する。非選択のメモリセルについては、ワー
ド線群９Ｘの階層化によりワード線群９Ｘの各ワード線
の電位を接地電位に設定し、ウエル１Ａ，１Ａ，…の電
気的分離によりウエル１Ａ，１Ａ，…を接地電位に設定
することができるため、ワード線群９Ｘとウエル１Ａ，
１Ａ，…間の電位差を０Ｖに設定できる。このため、非
選択のメモリセルの消去基板ディスターブおよび消去ゲ
ートディスターブは全く発生せず、しきい値電圧は全く
変化しない。なお、上記の電圧は一例であり、他の値で
も良い。

【００２８】以上のように、この実施の形態によれば、
半導体基板８により電気的に分離されたウエル１Ａ，１
Ａ，…単位でデータの書き込み・消去を行うために、消
去基板ディスターブ、消去ゲート・ディスターブ、書き
込みドレイン・ディスターブ、書き込みゲート・ディス
ターブが全く発生せず、非選択メモリセルのデータに悪
影響を与えないため、書き換え回数の多い不揮発性半導
体記憶装置を実現できる。

【００２９】以下、請求項３に記載した本発明の実施の
形態について、図面を参照しながら説明する。不揮発性
半導体記憶装置のメモリセル構造およびマトリックス構
造は請求項１に対応した不揮発性半導体記憶装置と同様
であるため、説明は省略する。つぎに、不揮発性半導体
記憶装置の書き換え方法について、図１、図３および図
４を用いて説明する。

【００３０】データを書き込む場合は、請求項１に対応
した不揮発性半導体記憶装置の書き込み方法と同様であ
るため、説明は省略する。メモリセルのデータを消去す
る際は、半導体基板８によって電気的に分離されたウエ
ル１Ａ，１Ａ，…単位で実施する。なお、図４におい
て、多数のウエル１Ａ，１Ａ，…のうちの４個のウエル
を区別のために、別に符号ＰＷ．ａａ，ＰＷ．ａｂ，Ｐ
Ｗ．ｂａ，ＰＷ．ｂｂも付している。ここで、例えば、
図４に示す、ウエルＰＷ．ａａ，ＰＷ．ａｂ，ＰＷ．ｂ
ａ，ＰＷ．ｂｂなどが一消去ブロックとなり、各ウエル
ＰＷ．ａａ，ＰＷ．ａｂ，ＰＷ．ｂａ，ＰＷ．ｂｂ毎に
メモリセルのデータが消去される。ワード線群９Ｘのう
ち選択するメモリセルに接続されたワード線を８Ｖに、
選択するメモリセルに対応したウエル１Ａを−４Ｖにす
る。すると、ワード線群９Ｘのうちの選択したワード線
に接続されたメモリセルの制御電極５とそのメモリセル
に対応したウエル１Ａの間に１２Ｖの電位差が生じるた
め、トンネル絶縁膜２にトンネル電流が流れ、選択した
メモリセルのしきい値電圧が上昇する。

【００３１】消去完了の判定は、消去ブロック内の全メ
モリセルのしきい値電圧がある判定しきい値電圧以上に
なったかどうかで判定する。ここで、消去ブロック内の
全ワード線の電位を一括して制御すると、消去後しきい
値電圧のばらつきが大きくなる。図５に、消去後しきい
値電圧のばらつき模式図を示す。ここで、１１は消去ブ
ロック内の全ワード線の電位を一括して制御した場合の
消去後しきい値電圧ばらつきであり、１２は消去ブロッ
ク内のワード線の電位を個別に制御した場合の消去後し
きい値電圧ばらつきである。

【００３２】図４を用いて、ワード線９Ｘの電位を個別
に制御する方法を説明する。ここでは、消去ブロックと
してウエルＰＷ．ａａを選択して消去する場合を説明す
る。まず、ウエルＰＷ．ａａにある全てのワード線Ｗ．
Ｌ．１ａ〜Ｗ．Ｌ．ｎ．ａに８Ｖの電圧を印加し、ウエ
ルＰＷ．ａａに−４Ｖを印加する。一定時間、前記の消
去用電圧を印加した後に、ワード線Ｗ．Ｌ．１ａ〜Ｗ．
Ｌ．ｎ．ａに属するメモリセルのしきい値電圧を測定す
る。ここで、ワード線Ｗ．Ｌ．１ａ〜Ｗ．Ｌ．ｎ．ａの
うち、たとえば、ワード線Ｗ．Ｌ．２ａに属する全メモ
リセルが所定のしきい値電圧以上になっており、他のワ
ード線Ｗ．Ｌ．１ａ，Ｗ．Ｌ．３ａ〜Ｗ．Ｌ．ｎ．ａ
は、少なくとも一つ以上、所定のしきい値電圧以下であ
るメモリセルを有しているとする。その場合、ワード線
Ｗ．Ｌ．２ａの電位は８Ｖから−４Ｖの間の中間電位、
例えば０Ｖにして消去動作を終了させる。これによっ
て、しきい値電圧の変化は止まる。他のワード線Ｗ．
Ｌ．１ａ，Ｗ．Ｌ．３ａ〜Ｗ．Ｌ．ｎ．ａは８Ｖにし、
ウエルＰＷ．ａａに−４Ｖを印加し、一定時間消去動作
を行う。以下、上記動作を繰り返し、ワード線Ｗ．Ｌ．
１ａ〜Ｗ．Ｌ．ｎ．ａ毎に全メモリセルが所定のしきい
値電圧以上になったかどうかを確認していく。

【００３３】つまり、一つの消去ブロック内の全ワード
線の電位を一括して制御した場合は、一番消去の遅いワ
ード線を消去するために必要な時間で全ワード線を消去
するために、消去後しきい値電圧ばらつきは、図５の消
去後しきい値電圧ばらつき１１となる。しかし、消去ブ
ロック内のワード線の電位を個別に制御した場合は、ワ
ード線毎に消去時間を最適化できるために、消去後のし
きい値電圧ばらつきは、消去後しきい値電圧ばらつき１
２となり、一つの消去ブロック内の全ワード線の電位を
一括して制御した場合に消去後しきい値電圧ばらつきが
少なく抑えられる。

【００３４】以上のように、この実施の形態によれば、
ワード線毎に消去時間を最適化できるために、消去後し
きい値電圧ばらつきの少ない不揮発性半導体記憶装置の
書き換え方法を実現できる。

【００３５】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、マトリックス状の複数のウエルが電気的に分離され
ていて、ウエル毎に多数のメモリセルのデータを一括消
去する構造であり、選択したウエルと非選択のウエルが
電気的に分離されているため、基板消去ディスターブが
発生しない。また、ビット線が少なくとも電気的に分離
されたウエル毎に独立して電圧を制御可能な階層ビット
線構造となっているため、書き込みドレインディスター
ブが発生しない。また、ワード線が少なくとも電気的に
分離されたウエル毎に独立して電圧を制御可能な階層ワ
ード線構造となっているため、消去ゲートディスターブ
が発生しない。

【００３６】本発明の不揮発性半導体記憶装置の書き換
え方法によれば、メモリセルのデータの消去を行う際
に、選択したウエルと非選択のウエルが電気的に分離さ
れているため、消去基板ディスターブが発生しない。ま
た、ビット線が階層化され、少なくとも電気的に分離さ
れたウエル毎に独立して電圧を制御可能であるため、書
き込みドレインディスターブが発生しない。また、ワー
ド線が階層化され、少なくとも電気的に分離されたウエ
ル毎に独立して電圧を制御可能であるため、消去ゲート
ディスターブが発生しない。

【００３７】本発明のもう一つの不揮発性半導体記憶装
置の書き換え方法によれば、ワード線に接地電位もしく
は第１極性の消去ゲート電圧を印加し、ウエルに第１極
性と反対の第２極性もしくは接地電位の消去基板電圧を
印加することにより、浮遊ゲート電極とウエル間のトン
ネル電流によりメモリセルのしきい値電圧を変化させる
場合に、ワード線毎に、ワード線に接続された全てのメ
モリセルのしきい値電圧が所定の判定しきい値電圧にな
った場合にはワード線の電位を消去ゲート電圧と消去基
板電圧の間の中間電位に設定するので、その時点でその
ワード線に接続されたメモリセルの消去動作が終了し、
データ消去後のしきい値電圧のばらつきを抑えられる。

【図面の簡単な説明】

【図１】本発明の実施の形態における不揮発性半導体記
憶装置の平面構造を示す概略図である。

【図２】本発明の実施の形態における不揮発性半導体記
憶装置の断面構造を示す概略図である。

【図３】不揮発性半導体記憶装置の１メモリセルの断面
構造を示す概略図である。

【図４】本発明の実施の形態における不揮発性半導体記
憶装置の平面構造を示す詳細図である。

【図５】本発明の実施の形態における不揮発性半導体記
憶装置のしきい値電圧ばらつきを示す特性図である。

【図６】従来の不揮発性半導体記憶装置の平面構造を示
す概略図である。

【図７】従来の不揮発性半導体記憶装置の断面構造を示
す概略図である。

【図８】ワード線およびビット線の階層構造を示す回路
図である。

【符号の説明】

１ 一導電型半導体基板 １Ｘ 一導電型半導体基板 １Ａ ウエル ２ トンネル絶縁膜 ３ 浮遊ゲート電極 ４ 電極間絶縁膜 ５ 制御電極 ６ ソース拡散層 ７ ドレイン拡散層 ８ 逆導電型半導体基板 ９ ワード線群 ９Ｘ ワード線群 １０ ビット線群 １０Ｘ ビット線群 １１ 消去後しきい値電圧ばらつき １２ 消去後しきい値電圧ばらつき

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板に電気的に分離された状態でマトリック
   ス状に形成された複数個のウエルと、 浮遊ゲート電極およびトンネル絶縁膜を有し前記複数個
   のウエルに各々マトリックス状に形成された多数のメモ
   リセルと、 前記複数個のウエルにそれぞれ形成された前記多数のメ
   モリセルどうしを接続しかつワード線方向に２個以上の
   前記ウエルが配置されているときには前記ワード線方向
   に並んだ２個以上の前記ウエル毎に独立して前記ワード
   線の電圧を制御可能な階層ワード線構造とされたワード
   線群と、 前記ワード線と直交し前記複数個のウエルにそれぞれ形
   成された前記多数のメモリセルどうしを接続しかつビッ
   ト線方向に２個以上の前記ウエルが配置されているとき
   には前記ビット線方向に並んだ前記ウエル毎に独立して
   前記ビット線の電圧を制御可能な階層ビット線構造とさ
   れたビット線群とを備えた不揮発性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   のデータの書き換えを行う不揮発性半導体記憶装置の書
   き換え方法であって、 浮遊ゲート電極とウエル間のトンネル電流によりメモリ
   セルのしきい値電圧を変化させる動作を、前記ウエル毎
   に前記ウエルに形成された多数のメモリセルに対して一
   括して実施することを特徴とする不揮発性半導体記憶装
   置の書き換え方法。
3. 【請求項３】 ワード線に接地電位もしくは第１極性の
   消去ゲート電圧を印加し、ウエルに前記第１極性と反対
   の第２極性もしくは接地電位の消去基板電圧を印加する
   ことにより、浮遊ゲート電極と前記ウエル間のトンネル
   電流によりメモリセルのしきい値電圧を変化させ、前記
   ワード線毎に前記ワード線に接続された全ての前記メモ
   リセルのしきい値電圧が所定の判定しきい値電圧以上に
   なった場合には前記ワード線の電位を前記消去ゲート電
   圧と前記消去基板電圧の間の中間電位に制御することを
   特徴とする請求項２記載の不揮発性半導体記憶装置の書
   き換え方法。