JPH02133960A - 書込可能不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、ＭＯＳトランジ
スタの縦続接続を基本単位とするメモリセルアレイを有
する書込可能不揮発性半導体記憶装置に関する。

［従来の技術］ 従来の書込可能不揮発性半導体記憶装置として、ＭＯＳ
トランジスタをメモリセルとして用いたものが知られて
いる。最近、そのような半導体記憶装置のメモリセルア
レイの構成の１つとして、文献“ＩＥＤＭ　　８７−２
５．６”で示されたようなものがある。これは、メモリ
セルアレイの構成の基本単位として単独のＭＯＳ）ラン
ジスタでなく、縦続接続した複数のエンハンスメント型
ＭＯＳトランジスタを基本単位として用いるものである
。エンハンスメント型ＭＯＳトランジスタを用いた従来
のメモリセルへの書込みの原理は次のようなものであっ
た。

一般に、ＭＯＳトランジスタへの書込みはそのフローテ
ィングゲートへの電子注入によって行なわれる。この電
子注入の方法として、ＭＯＳトランジスタにアバランシ
ェ状態でチャネル電流を流すことによって行なうものが
ある。

第５図は単独のエンハンスメント型ＭＯＳトランジスタ
について、そのドレイン電圧を９ｖとした場合のそのゲ
ート電圧としきい値電圧との関係を示したグラフである
。図において、横軸はゲート電圧ｖＧ１縦軸はしきい値
電圧Ｖｔｈである。

図を参照して、ドレイン電圧が一定値９Ｖの場合、ＭＯ
Ｓ）ランジスタのしきい値電圧Ｖｔｈはゲート電圧ｖＧ
が８ｖ〜１４Ｖのときに急激に大きくなっている。これ
は、ＭＯＳトランジスタのＰＮ接合部がゲート電圧ｖＧ
が８ｖ〜１４Ｖにおいて、アバランシェ状態となってい
ることを意味する。

したがってＭＯＳトランジスタはゲート電圧ｖＧが８ｖ
〜１４Ｖにおいて最も効率の良い書込状態となる。逆に
、ゲート電圧ｖＧが８ｖよりも小・あるいは、１４ｖよ
りも大の範囲では書込みのレベルは極めて低いか書込み
が行なわれない状態となる。一般に、このようなＭＯＳ
トランジスタの特性を利用することによってメモリセル
であるＭＯＳトランジスタへの書込みが行なわれる。な
お、ドレイン電圧９Ｖ、ゲート電圧９．５ｖの条件で書
込みが行なわれると、書込まれたＭＯＳトランジスタの
しきい値電圧は４．５ｖ程度となる。

第４図（ａ）は、先に述べたエンハンスメント型ＭＯＳ
トランジスタより構成されるメモリセルアレイの一例を
示す図であるとともに、メモリセルトランジスタ１９に
書込みをする場合の各メモリセルトランジスタのゲート
に印加する電圧を示した図である。先に述べたように、
ＭＯＳトランジスタを書込状態とするのに最適なゲート
電圧はドレイン電圧が９Ｖのとき８ｖ〜１４Ｖであった
。

したがって、ドレイン電圧を９ｖにした場合、書込みを
するメモリセルトランジスタ１９のゲート電圧はこの範
囲内でなければならない。また、書込みをしないメモリ
セルトランジスタ１６〜１８の各ゲートの電圧は８ｖ〜
１４Ｖの範囲外でなければならない。さらに、書込みを
するメモリセルトランジスタにはチャネル電流を流す必
要があるため、ドレイン・ソース間には適切な電圧が印
加されなければならない。そのため、図に示すように、
書込みをするメモリセルトランジスタ１９のゲート電圧
だけを９．５ｖとし、ドレインライン１には９Ｖを与え
である。さらに、ソースライン２は接地電位ＯＶが与え
られている。しかし、メモリセルトランジスタ１９に書
込みをするには、ドレインライン１の電圧９ｖを書込み
をするメモリセルトランジスタ１９のドレインに伝達す
る必要があるため、書込みをしないメモリセルトランジ
スタ１６〜１８をＯＮ状態とする必要がある。

但し、このとき、書込みをしないメモリセルトランジス
タ１６〜１８の中に、既に書込みがなされしきい値電圧
が４．５ｖとなっているものがあることを考慮し、その
ゲート電圧を４．５ｖ以上にしなければならない。さら
に、書込みをしないメモリセルトランジスタ１６〜１８
のゲート電圧は、先に述べたように、８ｖ〜１４Ｖの範
囲外でなければならない。これらのことを考慮して、書
込みをしないメモリセルトランジスタ１６〜１８各々の
ゲートにはすべて２１Ｖを印加する。

次に、ＭＯＳトランジスタからの読出しについて説明す
る。書込みが行なわれたＭＯＳ）ランジスタは、そのフ
ローティングゲートに電子が蓄積され、そのしきい値は
４．５ｖ程度に上昇している。したがって、ドレイン・
ソース間に低電圧をかけておくとゲート電圧が４．５ｖ
より大きければＯＮ状態となリドレイン電流が流れるが
、ゲート電圧が４．５ｖより小さければＯＦＦ状態とな
りドレイン電流は流れない。逆に、書込みが行なわれて
いないＭＯＳ）ランジスタのしきい値電圧は初期時の値
を保っている。したがって、書込みが行なわれていない
ＭＯＳトランジスタはそのゲート電圧が初期時のしきい
値電圧よりも大きい値でさえあれば４．５ｖよりも小さ
い値であってもドレイン電流が流れる。このような書込
みが行なわれたＭＯＳ）ランジスタと書込みが行なわれ
ていないＭＯＳトランジスタの特性の違いを利用するこ
とによって読出しを行なう。

第４図（、ｂ　）は、第４図（ａ）と同様に、先に述べ
たエンハンスメント型ＭＯＳトランジスタより構成され
るメモリセルアレイの一例を示す図であるとともにメモ
リセルトランジスタ１７から読出しをする場合の各メモ
リセルトランジスタへの印加電圧を示した図である。図
に示すように、読出したいメモリセルトランジスタ１７
のゲート電圧を４■とすることによって、書込みがなさ
れているか否かを判定できる。すなわち、書込みが行な
われていればＯＦＦ状態、書込みが行なわれていなけれ
ばＯＮ状態となる。さらに、メモリセルトランジスタ１
７がＯＮ状態となった場合に電流が流れるように、ドレ
インライン１には１ｖを与えソースライン２は接地しＯ
ｖとしている。しかし、このドレインライン１およびソ
ースライン２のそれぞれの電圧を読出したいメモリセル
トランジスタ１７のドレインおよびソースに与えるため
には、読出したくないメモリセルトランジスタ１６．１
８．および１９はすべてＯＮ状態とする必要がある。し
たがって、読出したくないメモリセル１５，１８．およ
び１９が書込まれているか否か、すなわち、しきい値電
圧が４６５ｖに上昇しているか否かにかかわらずＯＮ状
態となるようにメモリセルトランジスタ１６．１８．お
よび１９のそれぞれのゲート電圧はすべて７ｖとなって
いる。

なお、書込みを行ないたくない書込禁止時については次
のとおりである。

第４図（ｃ）は第４図（ａ）および（ｂ）と同様に、先
に述べたエンハンスメント型ＭＯＳトランジスタより構
成されるメモリセルアレイの一例を示す図であるととも
に、書込禁止時の各メモリセルトランジスタへの印加電
圧を示した図である。

但し、各メモリセルトランジスタのゲート電圧は書込み
たいメモリセルトランジスタとして仮にメモリセリトラ
ンジスタ１９が選択されていた状態の場合のものである
。図を参照して、ドレインライン１およびソースライン
２にはともに接地電位Ｏｖが与えられている。したがっ
て、メモリセルトランジスタ１６〜１９がすべてＯＮ状
態であっても前記４つのメモリセルトランジスタのどれ
にもチャネル電流は流れず書込みが行なわれることはな
い。

なお、一般にＭＯＳ）ランジスタの記憶情報を消去する
方法としては紫外線照射などが用いられる。

［発明が解決しようとする課題］ 縦続接続されたエンハンスメント型ＭＯＳトランジスタ
を基本単位として構成されたメモリセルアレイを用いた
場合の従来の書込可能不揮発性半導体記憶装置において
、書込みおよび読出しは以上のように行なわれていた。

したがって、書込時および読出時ともに選択されたメモ
リセルトランジスタのゲートと選択されないメモリセル
トランジスタのゲートには別の電圧を与えなければなら
なかった。さらに、これらの電圧はともにＯｖではない
ため接地以外の電圧源が２個必要であった。

すなわち、書込時および続出時ともに、ドレインライン
へ電圧を印加するための電源に加えてメモリセルトラン
ジスタのゲート電圧印加用の電源が２個必要であった。

そのため、記憶装置として使用上、非常に不便であった
。

本発明の目的は、上記のような課題を解決し、メモリセ
ルトランジスタのゲートへの電圧印加を単一電源で行な
うことによって読出しおよび書込みができる不揮発性半
導体記憶装置を提供することである。

［課題を解決するための手段］ 上記のような目的を達成するために、本発明に係る書込
可能不揮発性半導体記憶装置においては、そのメモリセ
ルアレイを以下のように構成した。

メモリセルアレイを構成するメモリセルトランジスタは
すべて、フローティングゲートを有し、そのフローティ
ングゲートの下部の一部または全部にトンネル酸化膜を
有し、かつ、そのトンネル酸化膜の少なくとも一部にド
レイン拡散領域を有し、さらに、フローティングゲート
に電荷が蓄積されない初期状態での特性としてデプレッ
ション型を有し、さらに、フローティングゲートに電荷
が蓄積された書込状態での特性がエンハンスメント型と
なり得るＭＯＳ）ランジスタとする。上記のようなＭＯ
Ｓ）ランジスタを縦続接続し、これを基本単位としてメ
モリセルアレイを構成した。

〔作用〕

メモリセルアレイを構成するＭＯＳトランジスタはすべ
てトンネル酸化膜を有しているため、書込時のメモリセ
ルトランジスタのフローティングゲートへの電子注入は
トンネル効果によって行なうことができる。トンネル効
果によってフローティングゲートに電子を注入する場合
、その効率はメモリセルトランジスタのチャネル電流に
はほとんど依存しない。したがって、従来のようにドレ
イン・ソース間に高電圧を印加する必要はなく、ドレイ
ンおよびソース電圧はともに接地電位Ｏｖでよい。

さらに、書込みが行なわれたメモリセルトランジスタの
特性を書込前のデプレッション型からエンハンスメント
型へと変化するようにしておくことができる。したがっ
て、書込後にメモリセルトランジスタの特性がエンハン
スメント型となるようにしておけば次のような読出方法
が可能となる。

すなわち、読出したいメモリセルトランジスタに書込み
がなされているか否か、すなわち、メモリセルトランジ
スタの記憶情報は、その特性（エンハンスメント型かデ
プレッション型か）から判定できる。つまり、ドレイン
・ソース間に低電圧が印加されていた場合、書込みが行
なわれていなければその特性はデプレッション型である
からゲート電圧がＯｖでＯＮ状態となりドレイン電流が
流れる。逆に、書込みが行なわれていればその特性はエ
ンハンスメント型であるからゲート電圧ＯＶではＯＦＦ
状態となりドレイン電流は流れない。

したがって、メモリセルトランジスタの記憶情報を読出
すには読出したいメモリセルトランジスタのゲート電圧
をＯｖにしておけばよい。

上記のように本発明に係る不揮発性半導体記憶装置では
書込時および読出時の電圧源として、従来ソースライン
のみへの印加電圧源であった、接地電位Ｏｖを用いるこ
とができる。したがって、従来書込時および読出時に接
地電位Ｏｖ以外の電圧をメモリセルトランジスタのゲー
トに供給するために必要であった電圧源を減少させるこ
とができる。これによって、単一電源による書込みおよ
び読出しが可能となる。

〔実施例］ 第３図（ａ）は本実施例で用いるメモリセルトランジス
タを半導体基板上にバターニングした場合の一例を示す
平面図である。図を参照して、１５は半導体基板、１２
はソース拡散層、１１はドレイン拡散層、１３ａはフロ
ーティングゲート、１３ｂはコントロールゲートである
。また、１４ａはトンネル酸化膜である。

また、第３図（ｂ）は同図（ａ）のようにパタニングさ
れたメモリセルトランジスタの直線ＡＡ′方向の断面を
模式的に示した図である。図を参照して、半導体基板１
５上に、ソース拡散層１２とドレイン拡散層１１とが形
成される。さらに、ソース拡散層１２とドレイン拡散層
１１との間の半導体基板１５上にはフローティングゲー
ト１３ａとコントロールゲート１３ｂとが形成される。

このとき、フローティングゲート１３ａ下の酸化膜がト
ンネル酸化膜１４ａであり通常のゲート酸化膜よりも１
００Ａ以下程度と薄くなっている。

また、第３図（ｃ）は同図（ａ）のようにパタニングさ
れたメモリセルトランジスタの直線ＢＢ′の断面図であ
る。図を参照して、半導体基板１５上にはその内部にフ
ローティングゲート１３ａを有した通常の酸化膜１４ｂ
が形成される。さらに、その上層にはコントロールゲー
ト１３ｂが形成される。なお、トンネル効果によるドレ
イン拡散層１１からフローティングゲート１３ａへの電
子注入は、ドレイン拡散層１１およびソース拡散層１２
への印加電圧をＯｖとし、コントロールゲート１３ｂに
１０ｖ〜１５Ｖの高電圧を印加することによって行なう
。

第２図は本実施例で用いるメモリセルトランジスタのゲ
ート電圧とドレイン電流との関係を示すグラフである。

図において、横軸はゲート電圧ＶＧ１縦軸はドレイン電
流Ｉ０である。

本実施例で用いるメモリセルトランジスタは、書込みが
行なわれる前の初期状態における特性は第２図（ａ）に
示すようなデプレッション型を示す。なお、その場合の
しきい値電圧は以後の説明において仮に一２ｖであると
する。書込みが行なわれるとフローティングゲートに電
荷が蓄積され、しきい値電圧が高くなり、その特性は第
２図（ｂ）に示すようなエンハンスメント型を示す。な
お、その場合のしきい値電圧は以後の説明において仮に
２ｖであるとする。

本実施例においては、上記のような構造を有し、かつ、
上記のような特性を有したメモリセルトランジスタを縦
続接続し、メモリセルアレイとする。

第１図は本発明の一実施例を示す図である。

第１図（ａ）はメモリセルアレイの構成とともに、メモ
リセルトランジスタ４に書込みをする場合のメモリセル
トランジスタ３〜６への印加電圧を示した図である。図
を参照して、書込みをするメモリセルトランジスタ４の
ゲート電圧は１８Ｖとし、書込みをしないメモリセルト
ランジスタ３゜５、および６のグー１１圧はすべて５／
■とする。

したがって、メモリセルトランジスタ３〜６は既に書込
みが行なわれているか否かにかかわらず、すべてＯＮ状
態となる。さらに、ドレインライン１とソースライン２
はともに接地し、Ｏｖを与えている。したがって、メモ
リセルトランジスタ３〜６のドレインおよびソースには
ドレインライン１およびソースライン２の電位が伝達さ
れ、すべてＯｖとなる。但し、書込みをするメモリセル
トランジスタ４のゲートには高電圧１８Ｖが印加されて
いるため、トンネル効果が起こる。このため、メモリセ
ルトランジスタ４のフローティングゲートには電子が注
入され書込みが行なわれる。これは、その特性がデプレ
ッション型からエンハンスメント型へと変化したことを
意味する。

なお、書込禁止状態については次のようにすればよい。

第１図（ｂ）は書込みを行なわない場合について、メモ
リセルトランジスタ３〜６への印加電圧を第１図（ａ）
と同様に示した図である。図は仮に、書込みをするメモ
リセルトランジスタとしてメモリセルトランジスタ４を
選択していた場合のものである。よって、メモリセルト
ランジスタ３〜６の各ゲートへの印加電圧はメモリセル
トランジスタ４への書込みをする場合と同様となってい
る。しかし、ドレインライン１には電圧１８Ｖを印加し
、ソースライン２は接地との接続を電気的に遮断しフロ
ーティング状態とする。このため、メモリセルトランジ
スタ３〜６すべてがＯＮ状態であっても、メモリセルト
ランジスタ４にトンネル効果による書込みは起こらず、
どのメモリセルトランジスタにもチャネル電流は流れな
い。

上記のように、書込時には、書込みをしたいメモリセル
トランジスタ４のゲートと、書込みをしないメモリセル
トランジスタ３．５．および６のそれぞれのゲートへの
印加電圧用電源は従来と同様に２個必要である。しかし
、ドレインライン１に印加する電圧には従来と違い接地
電位Ｏｖを用いている。そこで、書込みをしたいメモリ
セルトランジスタ４のゲートへの電圧印加用電源に、ド
レインライン１への電圧印加用電源を用いメモリセルト
ランジスタ４のゲートに１８Ｖを与えることができる。

また、こうすることによって、書込禁止時においても問
題はない。すなわち、書込禁止時については、ドレイン
ライン１の電圧も１８Ｖにすればよいため、ドレインラ
イン１への電圧印加用電源からメモリセルトランジスタ
４のゲートとドレインライン１の両方に電圧を与えれば
よい。

次に、読出しを行なう場合について説明する。

第１図（Ｃ）はメモリセルトランジスタ４がら読出しを
行なう場合について、メモリセルトランジスタ３〜６へ
の印加電圧を第１図（ａ）および（ｂ）と同様に示した
図である。図を参照して、読出したいメモリセル４のゲ
ート電圧は接地電位ＯＶとし、読出さないメモリセルト
ランジスタ３゜５、および６のゲート電圧はすべて５ｖ
とする。

したがって、読出しをしないメモリセルトランジスタ３
．５．および６は書込みが行なわれているか否かにかか
わらずすべてＯＮ状態となる。さらに、ドレインライン
１には１ｖを印加しソースライン２は接地電位Ｏｖを印
加する。この結果、読出しをしたいメモリセルトランジ
スタ４のドレインにはＩＶ、ソース間にはＯｖが印加さ
れる。−方、メモリセルトランジスタ４のゲート電圧は
ＯＶであるから、メモリセルトランジスタ４がデプレッ
ション型であればＯＮ状態となりドレイン電流が流れる
。しかし、エンハンスメント型であればＯＦＦ状態とな
りドレイン電流は流れない。すなわち、メモリセルトラ
ンジスタ４に書込みが行なわれていなければ、メモリセ
ルトランジスタ４の特性はデプレッション型のままであ
るからドレイン電流は流れる。しかし、書込みが行なわ
れていれば、メモリセルトランジスタの特性はエンハン
スメント型となっておりドレイン電流は流れない。した
がって、ドレイン電流の有無によっで読出したいメモリ
セルトランジスタ４の記憶情報を読出すことができる。

上記のように、続出時には、読出したいメモリセルトラ
ンジスタ４のゲートに印加する電圧には接地電位Ｏｖを
用いている。したがって、書込時と同様に、読出しをし
たいメモリセルトランジスタ４のゲートへの電圧印加用
電源は必要でなくなる。なお、ドレインライン１への電
圧印加用電源とドレインライン１のと間には適当な回路
が設けられておりドレインライン１への電圧印加用電源
からの高電圧１８Ｖを１ｖにして、ドレインライン１へ
印加することができる。

さらに、メモリセルトランジスタの記憶情報を消去する
場合について説明する。

第１図（ｄ）は、メモリセルトランジスタ３〜６すべで
の記憶情報を消去する場合について、メモリセルトラン
ジスタ３〜６への印加電圧を第１図（ａ）、　　（ｂ）
、および（ｃ）と同様に示した図である。図を参照して
、メモリセルトランジスタ３〜６のすべてのゲートに接
地電位Ｏｖを印加し、ドレインライン１には１８Ｖを印
加する。さらに、ソースライン２は接地との接続を電気
的に遮断しフローティング状態とする。これによって、
ドレインラインｌに最も近いメモリセルトランジスタ３
から、ドレインライン１に遠いメモリセルトランジスタ
へと順にその記憶情報が消去されていく。これは次のよ
うな原理によるものである。

すなわち、ゲート電圧はＯｖであるから、メモリセルト
ランジスタ３に書込みが行なわれフローティングゲート
に電荷が蓄積されていた場合、ドレイン電圧１８Ｖによ
ってトンネル効果が生じ、書込時とは逆にその電荷がト
ンネル層に放出される。フローティングゲートから電荷
を放出したメモリセルトンジスタ３の特性はエンハンス
メント型から初期状態のデプレッション型へと戻る。

一方、メモリセルトランジスタ３のゲートはＯｖが与え
られているからメモリセルトランジスタ３はＯＮ状態と
なりドレインライン１の電圧１８Ｖは次のメモリセルト
ランジスタ４のドレインへと伝達される。なお、電荷が
蓄積されていないメモリセルトランジスタに関しては、
デプレッション型の特性を有しているためゲート電圧が
ＯＶであればＯＮ状態である。したがって、ドレイン電
圧１８Ｖは次のメモリセルトランジスタへと伝達される
。したがって、メモリセルトランジスタ４についてもメ
モリセルトランジスタ３と同様に、記憶情報の消去が行
なわれる。以後、メモリセルトランジスタ５および６に
ついても同様にその記憶情報の消去が行なわれすべての
メモリセルトランジスタ３〜６の記憶情報の消去が行な
われる。

上記のように、記憶情報消去時においても、メモリセル
トランジスタ３〜６のそれぞれのゲート電圧はすべて接
地電位Ｏｖを用いればよい。したがって、記憶情報消去
時に必要となる電源はドレインライン１への電圧印加用
電源だけである。

また、記憶情報の消去は紫外線照射によっても可能であ
る。

［発明の効果］ 以上のように、本発明に係る不揮発性半導体記憶装置の
メモリセルアレイは、トンネル酸化膜を有し、かつ、書
込前の初期特性としてデブレッション型特性を有し、さ
らに、書込終了時にはエンハンスメント型特性を有する
メモリセルトランジスタの縦続接続から構成されている
ため、以下のような効果をもたらすことができる。

書込時および読出時ともに、メモリセルトランジスタに
印加する電圧は接地電圧Ｏｖ以外に多くとも２電圧であ
る。したがって、書込時・読出時を通じてドレインライ
ンへの電圧印加用電源を書込みまたは読出しをする選択
メモリセルトランジスタのゲートへの電圧印加用電源に
共通して用いることができる。したがって、書込時およ
び読出時ともにドレインラインへの電圧印加用電源に加
えて必要となるメモリセルトランジスタのゲートへの電
圧印加用電源は、非選択メモリセルトランジスタのゲー
トへの電圧印加用電源１個でよいことになる。すなわち
、従来、ドレインラインへの電圧印加用電源に加えて２
電源を必要とした書込および読出動作を単一電源で行な
うことができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例である不揮発性半導体記憶装
置のメモリセルアレイの構成とともに書込・書込禁止・
読出・消去状態のメモリセルへの印加電圧を示した図、
第２図は本発明で用いられるメモリセルトランジスタの
特性を示した図、第３図は本実施例で用いられるメモリ
セルトランジスタを基板上に形成した場合の一例を示す
平面図および断面図、第４図は従来の不揮発性半導体記
憶装置のメモリセルアレイの構成の一例とともに書込・
読出・書込禁止状態のメモリセルトランジスタへの印加
電圧を示した図、第５図は第４図に示した従来の不揮発
性半導体記憶装置で用いられるメモリセルトランジスタ
の特性を示した図である。 図において、１はドレインライン、２はソースライン、
３〜６はそれぞれトンネル酸化膜を有したメモリセルト
ランジスタ、１１はドレイン拡散層、１２はソース拡散
層、１３ａはフローティングゲート、１３ｂはコントロ
ールゲート、１４ａはトンネル酸化膜、１４ｂは酸化膜
、１５は半導体基板、１６〜１９はそれぞれトンネル酸
化膜を有さないメモリセルトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 直列に接続された少なくとも２以上のメモリセルを含む
   、不揮発性記憶装置であって、 前記メモリセルは、デプレッション型ＭＯＳトランジス
   タを含み、 前記デプレッション型ＭＯＳトランジスタは、半導体基
   板と、 前記半導体基板に形成されたソース拡散領域と、 前記半導体基板に形成されたドイレン拡散領域と、 前記半導体基板上方に形成されるフローティングゲート
   と、 少なくとも前記ドレイン拡散領域の上方でかつ前記フロ
   ーティングゲート下部の少なくとも一部に形成されたト
   ンネル酸化膜とを含み、それによって、書込時、トンネ
   ル効果により前記フローティングゲートに電荷を蓄積し
   て、前記デプレッション型ＭＯＳトランジスタをエンハ
   ンスメント型ＭＯＳトランジスタに変化させる書込可能
   不揮発性半導体記憶装置。