JPH02133960A - 書込可能不揮発性半導体記憶装置 - Google Patents
書込可能不揮発性半導体記憶装置Info
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- JPH02133960A JPH02133960A JP63289269A JP28926988A JPH02133960A JP H02133960 A JPH02133960 A JP H02133960A JP 63289269 A JP63289269 A JP 63289269A JP 28926988 A JP28926988 A JP 28926988A JP H02133960 A JPH02133960 A JP H02133960A
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- 238000009792 diffusion process Methods 0.000 claims description 15
- 230000000694 effects Effects 0.000 claims description 10
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- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 14
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体記憶装置に関し、特に、MOSトランジ
スタの縦続接続を基本単位とするメモリセルアレイを有
する書込可能不揮発性半導体記憶装置に関する。
スタの縦続接続を基本単位とするメモリセルアレイを有
する書込可能不揮発性半導体記憶装置に関する。
[従来の技術]
従来の書込可能不揮発性半導体記憶装置として、MOS
トランジスタをメモリセルとして用いたものが知られて
いる。最近、そのような半導体記憶装置のメモリセルア
レイの構成の1つとして、文献“IEDM 87−2
5.6”で示されたようなものがある。これは、メモリ
セルアレイの構成の基本単位として単独のMOS)ラン
ジスタでなく、縦続接続した複数のエンハンスメント型
MOSトランジスタを基本単位として用いるものである
。エンハンスメント型MOSトランジスタを用いた従来
のメモリセルへの書込みの原理は次のようなものであっ
た。
トランジスタをメモリセルとして用いたものが知られて
いる。最近、そのような半導体記憶装置のメモリセルア
レイの構成の1つとして、文献“IEDM 87−2
5.6”で示されたようなものがある。これは、メモリ
セルアレイの構成の基本単位として単独のMOS)ラン
ジスタでなく、縦続接続した複数のエンハンスメント型
MOSトランジスタを基本単位として用いるものである
。エンハンスメント型MOSトランジスタを用いた従来
のメモリセルへの書込みの原理は次のようなものであっ
た。
一般に、MOSトランジスタへの書込みはそのフローテ
ィングゲートへの電子注入によって行なわれる。この電
子注入の方法として、MOSトランジスタにアバランシ
ェ状態でチャネル電流を流すことによって行なうものが
ある。
ィングゲートへの電子注入によって行なわれる。この電
子注入の方法として、MOSトランジスタにアバランシ
ェ状態でチャネル電流を流すことによって行なうものが
ある。
第5図は単独のエンハンスメント型MOSトランジスタ
について、そのドレイン電圧を9vとした場合のそのゲ
ート電圧としきい値電圧との関係を示したグラフである
。図において、横軸はゲート電圧vG1縦軸はしきい値
電圧Vthである。
について、そのドレイン電圧を9vとした場合のそのゲ
ート電圧としきい値電圧との関係を示したグラフである
。図において、横軸はゲート電圧vG1縦軸はしきい値
電圧Vthである。
図を参照して、ドレイン電圧が一定値9Vの場合、MO
S)ランジスタのしきい値電圧Vthはゲート電圧vG
が8v〜14Vのときに急激に大きくなっている。これ
は、MOSトランジスタのPN接合部がゲート電圧vG
が8v〜14Vにおいて、アバランシェ状態となってい
ることを意味する。
S)ランジスタのしきい値電圧Vthはゲート電圧vG
が8v〜14Vのときに急激に大きくなっている。これ
は、MOSトランジスタのPN接合部がゲート電圧vG
が8v〜14Vにおいて、アバランシェ状態となってい
ることを意味する。
したがってMOSトランジスタはゲート電圧vGが8v
〜14Vにおいて最も効率の良い書込状態となる。逆に
、ゲート電圧vGが8vよりも小・あるいは、14vよ
りも大の範囲では書込みのレベルは極めて低いか書込み
が行なわれない状態となる。一般に、このようなMOS
トランジスタの特性を利用することによってメモリセル
であるMOSトランジスタへの書込みが行なわれる。な
お、ドレイン電圧9V、ゲート電圧9.5vの条件で書
込みが行なわれると、書込まれたMOSトランジスタの
しきい値電圧は4.5v程度となる。
〜14Vにおいて最も効率の良い書込状態となる。逆に
、ゲート電圧vGが8vよりも小・あるいは、14vよ
りも大の範囲では書込みのレベルは極めて低いか書込み
が行なわれない状態となる。一般に、このようなMOS
トランジスタの特性を利用することによってメモリセル
であるMOSトランジスタへの書込みが行なわれる。な
お、ドレイン電圧9V、ゲート電圧9.5vの条件で書
込みが行なわれると、書込まれたMOSトランジスタの
しきい値電圧は4.5v程度となる。
第4図(a)は、先に述べたエンハンスメント型MOS
トランジスタより構成されるメモリセルアレイの一例を
示す図であるとともに、メモリセルトランジスタ19に
書込みをする場合の各メモリセルトランジスタのゲート
に印加する電圧を示した図である。先に述べたように、
MOSトランジスタを書込状態とするのに最適なゲート
電圧はドレイン電圧が9Vのとき8v〜14Vであった
。
トランジスタより構成されるメモリセルアレイの一例を
示す図であるとともに、メモリセルトランジスタ19に
書込みをする場合の各メモリセルトランジスタのゲート
に印加する電圧を示した図である。先に述べたように、
MOSトランジスタを書込状態とするのに最適なゲート
電圧はドレイン電圧が9Vのとき8v〜14Vであった
。
したがって、ドレイン電圧を9vにした場合、書込みを
するメモリセルトランジスタ19のゲート電圧はこの範
囲内でなければならない。また、書込みをしないメモリ
セルトランジスタ16〜18の各ゲートの電圧は8v〜
14Vの範囲外でなければならない。さらに、書込みを
するメモリセルトランジスタにはチャネル電流を流す必
要があるため、ドレイン・ソース間には適切な電圧が印
加されなければならない。そのため、図に示すように、
書込みをするメモリセルトランジスタ19のゲート電圧
だけを9.5vとし、ドレインライン1には9Vを与え
である。さらに、ソースライン2は接地電位OVが与え
られている。しかし、メモリセルトランジスタ19に書
込みをするには、ドレインライン1の電圧9vを書込み
をするメモリセルトランジスタ19のドレインに伝達す
る必要があるため、書込みをしないメモリセルトランジ
スタ16〜18をON状態とする必要がある。
するメモリセルトランジスタ19のゲート電圧はこの範
囲内でなければならない。また、書込みをしないメモリ
セルトランジスタ16〜18の各ゲートの電圧は8v〜
14Vの範囲外でなければならない。さらに、書込みを
するメモリセルトランジスタにはチャネル電流を流す必
要があるため、ドレイン・ソース間には適切な電圧が印
加されなければならない。そのため、図に示すように、
書込みをするメモリセルトランジスタ19のゲート電圧
だけを9.5vとし、ドレインライン1には9Vを与え
である。さらに、ソースライン2は接地電位OVが与え
られている。しかし、メモリセルトランジスタ19に書
込みをするには、ドレインライン1の電圧9vを書込み
をするメモリセルトランジスタ19のドレインに伝達す
る必要があるため、書込みをしないメモリセルトランジ
スタ16〜18をON状態とする必要がある。
但し、このとき、書込みをしないメモリセルトランジス
タ16〜18の中に、既に書込みがなされしきい値電圧
が4.5vとなっているものがあることを考慮し、その
ゲート電圧を4.5v以上にしなければならない。さら
に、書込みをしないメモリセルトランジスタ16〜18
のゲート電圧は、先に述べたように、8v〜14Vの範
囲外でなければならない。これらのことを考慮して、書
込みをしないメモリセルトランジスタ16〜18各々の
ゲートにはすべて21Vを印加する。
タ16〜18の中に、既に書込みがなされしきい値電圧
が4.5vとなっているものがあることを考慮し、その
ゲート電圧を4.5v以上にしなければならない。さら
に、書込みをしないメモリセルトランジスタ16〜18
のゲート電圧は、先に述べたように、8v〜14Vの範
囲外でなければならない。これらのことを考慮して、書
込みをしないメモリセルトランジスタ16〜18各々の
ゲートにはすべて21Vを印加する。
次に、MOSトランジスタからの読出しについて説明す
る。書込みが行なわれたMOS)ランジスタは、そのフ
ローティングゲートに電子が蓄積され、そのしきい値は
4.5v程度に上昇している。したがって、ドレイン・
ソース間に低電圧をかけておくとゲート電圧が4.5v
より大きければON状態となリドレイン電流が流れるが
、ゲート電圧が4.5vより小さければOFF状態とな
りドレイン電流は流れない。逆に、書込みが行なわれて
いないMOS)ランジスタのしきい値電圧は初期時の値
を保っている。したがって、書込みが行なわれていない
MOSトランジスタはそのゲート電圧が初期時のしきい
値電圧よりも大きい値でさえあれば4.5vよりも小さ
い値であってもドレイン電流が流れる。このような書込
みが行なわれたMOS)ランジスタと書込みが行なわれ
ていないMOSトランジスタの特性の違いを利用するこ
とによって読出しを行なう。
る。書込みが行なわれたMOS)ランジスタは、そのフ
ローティングゲートに電子が蓄積され、そのしきい値は
4.5v程度に上昇している。したがって、ドレイン・
ソース間に低電圧をかけておくとゲート電圧が4.5v
より大きければON状態となリドレイン電流が流れるが
、ゲート電圧が4.5vより小さければOFF状態とな
りドレイン電流は流れない。逆に、書込みが行なわれて
いないMOS)ランジスタのしきい値電圧は初期時の値
を保っている。したがって、書込みが行なわれていない
MOSトランジスタはそのゲート電圧が初期時のしきい
値電圧よりも大きい値でさえあれば4.5vよりも小さ
い値であってもドレイン電流が流れる。このような書込
みが行なわれたMOS)ランジスタと書込みが行なわれ
ていないMOSトランジスタの特性の違いを利用するこ
とによって読出しを行なう。
第4図(、b )は、第4図(a)と同様に、先に述べ
たエンハンスメント型MOSトランジスタより構成され
るメモリセルアレイの一例を示す図であるとともにメモ
リセルトランジスタ17から読出しをする場合の各メモ
リセルトランジスタへの印加電圧を示した図である。図
に示すように、読出したいメモリセルトランジスタ17
のゲート電圧を4■とすることによって、書込みがなさ
れているか否かを判定できる。すなわち、書込みが行な
われていればOFF状態、書込みが行なわれていなけれ
ばON状態となる。さらに、メモリセルトランジスタ1
7がON状態となった場合に電流が流れるように、ドレ
インライン1には1vを与えソースライン2は接地しO
vとしている。しかし、このドレインライン1およびソ
ースライン2のそれぞれの電圧を読出したいメモリセル
トランジスタ17のドレインおよびソースに与えるため
には、読出したくないメモリセルトランジスタ16.1
8.および19はすべてON状態とする必要がある。し
たがって、読出したくないメモリセル15,18.およ
び19が書込まれているか否か、すなわち、しきい値電
圧が465vに上昇しているか否かにかかわらずON状
態となるようにメモリセルトランジスタ16.18.お
よび19のそれぞれのゲート電圧はすべて7vとなって
いる。
たエンハンスメント型MOSトランジスタより構成され
るメモリセルアレイの一例を示す図であるとともにメモ
リセルトランジスタ17から読出しをする場合の各メモ
リセルトランジスタへの印加電圧を示した図である。図
に示すように、読出したいメモリセルトランジスタ17
のゲート電圧を4■とすることによって、書込みがなさ
れているか否かを判定できる。すなわち、書込みが行な
われていればOFF状態、書込みが行なわれていなけれ
ばON状態となる。さらに、メモリセルトランジスタ1
7がON状態となった場合に電流が流れるように、ドレ
インライン1には1vを与えソースライン2は接地しO
vとしている。しかし、このドレインライン1およびソ
ースライン2のそれぞれの電圧を読出したいメモリセル
トランジスタ17のドレインおよびソースに与えるため
には、読出したくないメモリセルトランジスタ16.1
8.および19はすべてON状態とする必要がある。し
たがって、読出したくないメモリセル15,18.およ
び19が書込まれているか否か、すなわち、しきい値電
圧が465vに上昇しているか否かにかかわらずON状
態となるようにメモリセルトランジスタ16.18.お
よび19のそれぞれのゲート電圧はすべて7vとなって
いる。
なお、書込みを行ないたくない書込禁止時については次
のとおりである。
のとおりである。
第4図(c)は第4図(a)および(b)と同様に、先
に述べたエンハンスメント型MOSトランジスタより構
成されるメモリセルアレイの一例を示す図であるととも
に、書込禁止時の各メモリセルトランジスタへの印加電
圧を示した図である。
に述べたエンハンスメント型MOSトランジスタより構
成されるメモリセルアレイの一例を示す図であるととも
に、書込禁止時の各メモリセルトランジスタへの印加電
圧を示した図である。
但し、各メモリセルトランジスタのゲート電圧は書込み
たいメモリセルトランジスタとして仮にメモリセリトラ
ンジスタ19が選択されていた状態の場合のものである
。図を参照して、ドレインライン1およびソースライン
2にはともに接地電位Ovが与えられている。したがっ
て、メモリセルトランジスタ16〜19がすべてON状
態であっても前記4つのメモリセルトランジスタのどれ
にもチャネル電流は流れず書込みが行なわれることはな
い。
たいメモリセルトランジスタとして仮にメモリセリトラ
ンジスタ19が選択されていた状態の場合のものである
。図を参照して、ドレインライン1およびソースライン
2にはともに接地電位Ovが与えられている。したがっ
て、メモリセルトランジスタ16〜19がすべてON状
態であっても前記4つのメモリセルトランジスタのどれ
にもチャネル電流は流れず書込みが行なわれることはな
い。
なお、一般にMOS)ランジスタの記憶情報を消去する
方法としては紫外線照射などが用いられる。
方法としては紫外線照射などが用いられる。
[発明が解決しようとする課題]
縦続接続されたエンハンスメント型MOSトランジスタ
を基本単位として構成されたメモリセルアレイを用いた
場合の従来の書込可能不揮発性半導体記憶装置において
、書込みおよび読出しは以上のように行なわれていた。
を基本単位として構成されたメモリセルアレイを用いた
場合の従来の書込可能不揮発性半導体記憶装置において
、書込みおよび読出しは以上のように行なわれていた。
したがって、書込時および読出時ともに選択されたメモ
リセルトランジスタのゲートと選択されないメモリセル
トランジスタのゲートには別の電圧を与えなければなら
なかった。さらに、これらの電圧はともにOvではない
ため接地以外の電圧源が2個必要であった。
リセルトランジスタのゲートと選択されないメモリセル
トランジスタのゲートには別の電圧を与えなければなら
なかった。さらに、これらの電圧はともにOvではない
ため接地以外の電圧源が2個必要であった。
すなわち、書込時および続出時ともに、ドレインライン
へ電圧を印加するための電源に加えてメモリセルトラン
ジスタのゲート電圧印加用の電源が2個必要であった。
へ電圧を印加するための電源に加えてメモリセルトラン
ジスタのゲート電圧印加用の電源が2個必要であった。
そのため、記憶装置として使用上、非常に不便であった
。
。
本発明の目的は、上記のような課題を解決し、メモリセ
ルトランジスタのゲートへの電圧印加を単一電源で行な
うことによって読出しおよび書込みができる不揮発性半
導体記憶装置を提供することである。
ルトランジスタのゲートへの電圧印加を単一電源で行な
うことによって読出しおよび書込みができる不揮発性半
導体記憶装置を提供することである。
[課題を解決するための手段]
上記のような目的を達成するために、本発明に係る書込
可能不揮発性半導体記憶装置においては、そのメモリセ
ルアレイを以下のように構成した。
可能不揮発性半導体記憶装置においては、そのメモリセ
ルアレイを以下のように構成した。
メモリセルアレイを構成するメモリセルトランジスタは
すべて、フローティングゲートを有し、そのフローティ
ングゲートの下部の一部または全部にトンネル酸化膜を
有し、かつ、そのトンネル酸化膜の少なくとも一部にド
レイン拡散領域を有し、さらに、フローティングゲート
に電荷が蓄積されない初期状態での特性としてデプレッ
ション型を有し、さらに、フローティングゲートに電荷
が蓄積された書込状態での特性がエンハンスメント型と
なり得るMOS)ランジスタとする。上記のようなMO
S)ランジスタを縦続接続し、これを基本単位としてメ
モリセルアレイを構成した。
すべて、フローティングゲートを有し、そのフローティ
ングゲートの下部の一部または全部にトンネル酸化膜を
有し、かつ、そのトンネル酸化膜の少なくとも一部にド
レイン拡散領域を有し、さらに、フローティングゲート
に電荷が蓄積されない初期状態での特性としてデプレッ
ション型を有し、さらに、フローティングゲートに電荷
が蓄積された書込状態での特性がエンハンスメント型と
なり得るMOS)ランジスタとする。上記のようなMO
S)ランジスタを縦続接続し、これを基本単位としてメ
モリセルアレイを構成した。
メモリセルアレイを構成するMOSトランジスタはすべ
てトンネル酸化膜を有しているため、書込時のメモリセ
ルトランジスタのフローティングゲートへの電子注入は
トンネル効果によって行なうことができる。トンネル効
果によってフローティングゲートに電子を注入する場合
、その効率はメモリセルトランジスタのチャネル電流に
はほとんど依存しない。したがって、従来のようにドレ
イン・ソース間に高電圧を印加する必要はなく、ドレイ
ンおよびソース電圧はともに接地電位Ovでよい。
てトンネル酸化膜を有しているため、書込時のメモリセ
ルトランジスタのフローティングゲートへの電子注入は
トンネル効果によって行なうことができる。トンネル効
果によってフローティングゲートに電子を注入する場合
、その効率はメモリセルトランジスタのチャネル電流に
はほとんど依存しない。したがって、従来のようにドレ
イン・ソース間に高電圧を印加する必要はなく、ドレイ
ンおよびソース電圧はともに接地電位Ovでよい。
さらに、書込みが行なわれたメモリセルトランジスタの
特性を書込前のデプレッション型からエンハンスメント
型へと変化するようにしておくことができる。したがっ
て、書込後にメモリセルトランジスタの特性がエンハン
スメント型となるようにしておけば次のような読出方法
が可能となる。
特性を書込前のデプレッション型からエンハンスメント
型へと変化するようにしておくことができる。したがっ
て、書込後にメモリセルトランジスタの特性がエンハン
スメント型となるようにしておけば次のような読出方法
が可能となる。
すなわち、読出したいメモリセルトランジスタに書込み
がなされているか否か、すなわち、メモリセルトランジ
スタの記憶情報は、その特性(エンハンスメント型かデ
プレッション型か)から判定できる。つまり、ドレイン
・ソース間に低電圧が印加されていた場合、書込みが行
なわれていなければその特性はデプレッション型である
からゲート電圧がOvでON状態となりドレイン電流が
流れる。逆に、書込みが行なわれていればその特性はエ
ンハンスメント型であるからゲート電圧OVではOFF
状態となりドレイン電流は流れない。
がなされているか否か、すなわち、メモリセルトランジ
スタの記憶情報は、その特性(エンハンスメント型かデ
プレッション型か)から判定できる。つまり、ドレイン
・ソース間に低電圧が印加されていた場合、書込みが行
なわれていなければその特性はデプレッション型である
からゲート電圧がOvでON状態となりドレイン電流が
流れる。逆に、書込みが行なわれていればその特性はエ
ンハンスメント型であるからゲート電圧OVではOFF
状態となりドレイン電流は流れない。
したがって、メモリセルトランジスタの記憶情報を読出
すには読出したいメモリセルトランジスタのゲート電圧
をOvにしておけばよい。
すには読出したいメモリセルトランジスタのゲート電圧
をOvにしておけばよい。
上記のように本発明に係る不揮発性半導体記憶装置では
書込時および読出時の電圧源として、従来ソースライン
のみへの印加電圧源であった、接地電位Ovを用いるこ
とができる。したがって、従来書込時および読出時に接
地電位Ov以外の電圧をメモリセルトランジスタのゲー
トに供給するために必要であった電圧源を減少させるこ
とができる。これによって、単一電源による書込みおよ
び読出しが可能となる。
書込時および読出時の電圧源として、従来ソースライン
のみへの印加電圧源であった、接地電位Ovを用いるこ
とができる。したがって、従来書込時および読出時に接
地電位Ov以外の電圧をメモリセルトランジスタのゲー
トに供給するために必要であった電圧源を減少させるこ
とができる。これによって、単一電源による書込みおよ
び読出しが可能となる。
〔実施例]
第3図(a)は本実施例で用いるメモリセルトランジス
タを半導体基板上にバターニングした場合の一例を示す
平面図である。図を参照して、15は半導体基板、12
はソース拡散層、11はドレイン拡散層、13aはフロ
ーティングゲート、13bはコントロールゲートである
。また、14aはトンネル酸化膜である。
タを半導体基板上にバターニングした場合の一例を示す
平面図である。図を参照して、15は半導体基板、12
はソース拡散層、11はドレイン拡散層、13aはフロ
ーティングゲート、13bはコントロールゲートである
。また、14aはトンネル酸化膜である。
また、第3図(b)は同図(a)のようにパタニングさ
れたメモリセルトランジスタの直線AA′方向の断面を
模式的に示した図である。図を参照して、半導体基板1
5上に、ソース拡散層12とドレイン拡散層11とが形
成される。さらに、ソース拡散層12とドレイン拡散層
11との間の半導体基板15上にはフローティングゲー
ト13aとコントロールゲート13bとが形成される。
れたメモリセルトランジスタの直線AA′方向の断面を
模式的に示した図である。図を参照して、半導体基板1
5上に、ソース拡散層12とドレイン拡散層11とが形
成される。さらに、ソース拡散層12とドレイン拡散層
11との間の半導体基板15上にはフローティングゲー
ト13aとコントロールゲート13bとが形成される。
このとき、フローティングゲート13a下の酸化膜がト
ンネル酸化膜14aであり通常のゲート酸化膜よりも1
00A以下程度と薄くなっている。
ンネル酸化膜14aであり通常のゲート酸化膜よりも1
00A以下程度と薄くなっている。
また、第3図(c)は同図(a)のようにパタニングさ
れたメモリセルトランジスタの直線BB′の断面図であ
る。図を参照して、半導体基板15上にはその内部にフ
ローティングゲート13aを有した通常の酸化膜14b
が形成される。さらに、その上層にはコントロールゲー
ト13bが形成される。なお、トンネル効果によるドレ
イン拡散層11からフローティングゲート13aへの電
子注入は、ドレイン拡散層11およびソース拡散層12
への印加電圧をOvとし、コントロールゲート13bに
10v〜15Vの高電圧を印加することによって行なう
。
れたメモリセルトランジスタの直線BB′の断面図であ
る。図を参照して、半導体基板15上にはその内部にフ
ローティングゲート13aを有した通常の酸化膜14b
が形成される。さらに、その上層にはコントロールゲー
ト13bが形成される。なお、トンネル効果によるドレ
イン拡散層11からフローティングゲート13aへの電
子注入は、ドレイン拡散層11およびソース拡散層12
への印加電圧をOvとし、コントロールゲート13bに
10v〜15Vの高電圧を印加することによって行なう
。
第2図は本実施例で用いるメモリセルトランジスタのゲ
ート電圧とドレイン電流との関係を示すグラフである。
ート電圧とドレイン電流との関係を示すグラフである。
図において、横軸はゲート電圧VG1縦軸はドレイン電
流I0である。
流I0である。
本実施例で用いるメモリセルトランジスタは、書込みが
行なわれる前の初期状態における特性は第2図(a)に
示すようなデプレッション型を示す。なお、その場合の
しきい値電圧は以後の説明において仮に一2vであると
する。書込みが行なわれるとフローティングゲートに電
荷が蓄積され、しきい値電圧が高くなり、その特性は第
2図(b)に示すようなエンハンスメント型を示す。な
お、その場合のしきい値電圧は以後の説明において仮に
2vであるとする。
行なわれる前の初期状態における特性は第2図(a)に
示すようなデプレッション型を示す。なお、その場合の
しきい値電圧は以後の説明において仮に一2vであると
する。書込みが行なわれるとフローティングゲートに電
荷が蓄積され、しきい値電圧が高くなり、その特性は第
2図(b)に示すようなエンハンスメント型を示す。な
お、その場合のしきい値電圧は以後の説明において仮に
2vであるとする。
本実施例においては、上記のような構造を有し、かつ、
上記のような特性を有したメモリセルトランジスタを縦
続接続し、メモリセルアレイとする。
上記のような特性を有したメモリセルトランジスタを縦
続接続し、メモリセルアレイとする。
第1図は本発明の一実施例を示す図である。
第1図(a)はメモリセルアレイの構成とともに、メモ
リセルトランジスタ4に書込みをする場合のメモリセル
トランジスタ3〜6への印加電圧を示した図である。図
を参照して、書込みをするメモリセルトランジスタ4の
ゲート電圧は18Vとし、書込みをしないメモリセルト
ランジスタ3゜5、および6のグー11圧はすべて5/
■とする。
リセルトランジスタ4に書込みをする場合のメモリセル
トランジスタ3〜6への印加電圧を示した図である。図
を参照して、書込みをするメモリセルトランジスタ4の
ゲート電圧は18Vとし、書込みをしないメモリセルト
ランジスタ3゜5、および6のグー11圧はすべて5/
■とする。
したがって、メモリセルトランジスタ3〜6は既に書込
みが行なわれているか否かにかかわらず、すべてON状
態となる。さらに、ドレインライン1とソースライン2
はともに接地し、Ovを与えている。したがって、メモ
リセルトランジスタ3〜6のドレインおよびソースには
ドレインライン1およびソースライン2の電位が伝達さ
れ、すべてOvとなる。但し、書込みをするメモリセル
トランジスタ4のゲートには高電圧18Vが印加されて
いるため、トンネル効果が起こる。このため、メモリセ
ルトランジスタ4のフローティングゲートには電子が注
入され書込みが行なわれる。これは、その特性がデプレ
ッション型からエンハンスメント型へと変化したことを
意味する。
みが行なわれているか否かにかかわらず、すべてON状
態となる。さらに、ドレインライン1とソースライン2
はともに接地し、Ovを与えている。したがって、メモ
リセルトランジスタ3〜6のドレインおよびソースには
ドレインライン1およびソースライン2の電位が伝達さ
れ、すべてOvとなる。但し、書込みをするメモリセル
トランジスタ4のゲートには高電圧18Vが印加されて
いるため、トンネル効果が起こる。このため、メモリセ
ルトランジスタ4のフローティングゲートには電子が注
入され書込みが行なわれる。これは、その特性がデプレ
ッション型からエンハンスメント型へと変化したことを
意味する。
なお、書込禁止状態については次のようにすればよい。
第1図(b)は書込みを行なわない場合について、メモ
リセルトランジスタ3〜6への印加電圧を第1図(a)
と同様に示した図である。図は仮に、書込みをするメモ
リセルトランジスタとしてメモリセルトランジスタ4を
選択していた場合のものである。よって、メモリセルト
ランジスタ3〜6の各ゲートへの印加電圧はメモリセル
トランジスタ4への書込みをする場合と同様となってい
る。しかし、ドレインライン1には電圧18Vを印加し
、ソースライン2は接地との接続を電気的に遮断しフロ
ーティング状態とする。このため、メモリセルトランジ
スタ3〜6すべてがON状態であっても、メモリセルト
ランジスタ4にトンネル効果による書込みは起こらず、
どのメモリセルトランジスタにもチャネル電流は流れな
い。
リセルトランジスタ3〜6への印加電圧を第1図(a)
と同様に示した図である。図は仮に、書込みをするメモ
リセルトランジスタとしてメモリセルトランジスタ4を
選択していた場合のものである。よって、メモリセルト
ランジスタ3〜6の各ゲートへの印加電圧はメモリセル
トランジスタ4への書込みをする場合と同様となってい
る。しかし、ドレインライン1には電圧18Vを印加し
、ソースライン2は接地との接続を電気的に遮断しフロ
ーティング状態とする。このため、メモリセルトランジ
スタ3〜6すべてがON状態であっても、メモリセルト
ランジスタ4にトンネル効果による書込みは起こらず、
どのメモリセルトランジスタにもチャネル電流は流れな
い。
上記のように、書込時には、書込みをしたいメモリセル
トランジスタ4のゲートと、書込みをしないメモリセル
トランジスタ3.5.および6のそれぞれのゲートへの
印加電圧用電源は従来と同様に2個必要である。しかし
、ドレインライン1に印加する電圧には従来と違い接地
電位Ovを用いている。そこで、書込みをしたいメモリ
セルトランジスタ4のゲートへの電圧印加用電源に、ド
レインライン1への電圧印加用電源を用いメモリセルト
ランジスタ4のゲートに18Vを与えることができる。
トランジスタ4のゲートと、書込みをしないメモリセル
トランジスタ3.5.および6のそれぞれのゲートへの
印加電圧用電源は従来と同様に2個必要である。しかし
、ドレインライン1に印加する電圧には従来と違い接地
電位Ovを用いている。そこで、書込みをしたいメモリ
セルトランジスタ4のゲートへの電圧印加用電源に、ド
レインライン1への電圧印加用電源を用いメモリセルト
ランジスタ4のゲートに18Vを与えることができる。
また、こうすることによって、書込禁止時においても問
題はない。すなわち、書込禁止時については、ドレイン
ライン1の電圧も18Vにすればよいため、ドレインラ
イン1への電圧印加用電源からメモリセルトランジスタ
4のゲートとドレインライン1の両方に電圧を与えれば
よい。
題はない。すなわち、書込禁止時については、ドレイン
ライン1の電圧も18Vにすればよいため、ドレインラ
イン1への電圧印加用電源からメモリセルトランジスタ
4のゲートとドレインライン1の両方に電圧を与えれば
よい。
次に、読出しを行なう場合について説明する。
第1図(C)はメモリセルトランジスタ4がら読出しを
行なう場合について、メモリセルトランジスタ3〜6へ
の印加電圧を第1図(a)および(b)と同様に示した
図である。図を参照して、読出したいメモリセル4のゲ
ート電圧は接地電位OVとし、読出さないメモリセルト
ランジスタ3゜5、および6のゲート電圧はすべて5v
とする。
行なう場合について、メモリセルトランジスタ3〜6へ
の印加電圧を第1図(a)および(b)と同様に示した
図である。図を参照して、読出したいメモリセル4のゲ
ート電圧は接地電位OVとし、読出さないメモリセルト
ランジスタ3゜5、および6のゲート電圧はすべて5v
とする。
したがって、読出しをしないメモリセルトランジスタ3
.5.および6は書込みが行なわれているか否かにかか
わらずすべてON状態となる。さらに、ドレインライン
1には1vを印加しソースライン2は接地電位Ovを印
加する。この結果、読出しをしたいメモリセルトランジ
スタ4のドレインにはIV、ソース間にはOvが印加さ
れる。−方、メモリセルトランジスタ4のゲート電圧は
OVであるから、メモリセルトランジスタ4がデプレッ
ション型であればON状態となりドレイン電流が流れる
。しかし、エンハンスメント型であればOFF状態とな
りドレイン電流は流れない。すなわち、メモリセルトラ
ンジスタ4に書込みが行なわれていなければ、メモリセ
ルトランジスタ4の特性はデプレッション型のままであ
るからドレイン電流は流れる。しかし、書込みが行なわ
れていれば、メモリセルトランジスタの特性はエンハン
スメント型となっておりドレイン電流は流れない。した
がって、ドレイン電流の有無によっで読出したいメモリ
セルトランジスタ4の記憶情報を読出すことができる。
.5.および6は書込みが行なわれているか否かにかか
わらずすべてON状態となる。さらに、ドレインライン
1には1vを印加しソースライン2は接地電位Ovを印
加する。この結果、読出しをしたいメモリセルトランジ
スタ4のドレインにはIV、ソース間にはOvが印加さ
れる。−方、メモリセルトランジスタ4のゲート電圧は
OVであるから、メモリセルトランジスタ4がデプレッ
ション型であればON状態となりドレイン電流が流れる
。しかし、エンハンスメント型であればOFF状態とな
りドレイン電流は流れない。すなわち、メモリセルトラ
ンジスタ4に書込みが行なわれていなければ、メモリセ
ルトランジスタ4の特性はデプレッション型のままであ
るからドレイン電流は流れる。しかし、書込みが行なわ
れていれば、メモリセルトランジスタの特性はエンハン
スメント型となっておりドレイン電流は流れない。した
がって、ドレイン電流の有無によっで読出したいメモリ
セルトランジスタ4の記憶情報を読出すことができる。
上記のように、続出時には、読出したいメモリセルトラ
ンジスタ4のゲートに印加する電圧には接地電位Ovを
用いている。したがって、書込時と同様に、読出しをし
たいメモリセルトランジスタ4のゲートへの電圧印加用
電源は必要でなくなる。なお、ドレインライン1への電
圧印加用電源とドレインライン1のと間には適当な回路
が設けられておりドレインライン1への電圧印加用電源
からの高電圧18Vを1vにして、ドレインライン1へ
印加することができる。
ンジスタ4のゲートに印加する電圧には接地電位Ovを
用いている。したがって、書込時と同様に、読出しをし
たいメモリセルトランジスタ4のゲートへの電圧印加用
電源は必要でなくなる。なお、ドレインライン1への電
圧印加用電源とドレインライン1のと間には適当な回路
が設けられておりドレインライン1への電圧印加用電源
からの高電圧18Vを1vにして、ドレインライン1へ
印加することができる。
さらに、メモリセルトランジスタの記憶情報を消去する
場合について説明する。
場合について説明する。
第1図(d)は、メモリセルトランジスタ3〜6すべで
の記憶情報を消去する場合について、メモリセルトラン
ジスタ3〜6への印加電圧を第1図(a)、 (b)
、および(c)と同様に示した図である。図を参照して
、メモリセルトランジスタ3〜6のすべてのゲートに接
地電位Ovを印加し、ドレインライン1には18Vを印
加する。さらに、ソースライン2は接地との接続を電気
的に遮断しフローティング状態とする。これによって、
ドレインラインlに最も近いメモリセルトランジスタ3
から、ドレインライン1に遠いメモリセルトランジスタ
へと順にその記憶情報が消去されていく。これは次のよ
うな原理によるものである。
の記憶情報を消去する場合について、メモリセルトラン
ジスタ3〜6への印加電圧を第1図(a)、 (b)
、および(c)と同様に示した図である。図を参照して
、メモリセルトランジスタ3〜6のすべてのゲートに接
地電位Ovを印加し、ドレインライン1には18Vを印
加する。さらに、ソースライン2は接地との接続を電気
的に遮断しフローティング状態とする。これによって、
ドレインラインlに最も近いメモリセルトランジスタ3
から、ドレインライン1に遠いメモリセルトランジスタ
へと順にその記憶情報が消去されていく。これは次のよ
うな原理によるものである。
すなわち、ゲート電圧はOvであるから、メモリセルト
ランジスタ3に書込みが行なわれフローティングゲート
に電荷が蓄積されていた場合、ドレイン電圧18Vによ
ってトンネル効果が生じ、書込時とは逆にその電荷がト
ンネル層に放出される。フローティングゲートから電荷
を放出したメモリセルトンジスタ3の特性はエンハンス
メント型から初期状態のデプレッション型へと戻る。
ランジスタ3に書込みが行なわれフローティングゲート
に電荷が蓄積されていた場合、ドレイン電圧18Vによ
ってトンネル効果が生じ、書込時とは逆にその電荷がト
ンネル層に放出される。フローティングゲートから電荷
を放出したメモリセルトンジスタ3の特性はエンハンス
メント型から初期状態のデプレッション型へと戻る。
一方、メモリセルトランジスタ3のゲートはOvが与え
られているからメモリセルトランジスタ3はON状態と
なりドレインライン1の電圧18Vは次のメモリセルト
ランジスタ4のドレインへと伝達される。なお、電荷が
蓄積されていないメモリセルトランジスタに関しては、
デプレッション型の特性を有しているためゲート電圧が
OVであればON状態である。したがって、ドレイン電
圧18Vは次のメモリセルトランジスタへと伝達される
。したがって、メモリセルトランジスタ4についてもメ
モリセルトランジスタ3と同様に、記憶情報の消去が行
なわれる。以後、メモリセルトランジスタ5および6に
ついても同様にその記憶情報の消去が行なわれすべての
メモリセルトランジスタ3〜6の記憶情報の消去が行な
われる。
られているからメモリセルトランジスタ3はON状態と
なりドレインライン1の電圧18Vは次のメモリセルト
ランジスタ4のドレインへと伝達される。なお、電荷が
蓄積されていないメモリセルトランジスタに関しては、
デプレッション型の特性を有しているためゲート電圧が
OVであればON状態である。したがって、ドレイン電
圧18Vは次のメモリセルトランジスタへと伝達される
。したがって、メモリセルトランジスタ4についてもメ
モリセルトランジスタ3と同様に、記憶情報の消去が行
なわれる。以後、メモリセルトランジスタ5および6に
ついても同様にその記憶情報の消去が行なわれすべての
メモリセルトランジスタ3〜6の記憶情報の消去が行な
われる。
上記のように、記憶情報消去時においても、メモリセル
トランジスタ3〜6のそれぞれのゲート電圧はすべて接
地電位Ovを用いればよい。したがって、記憶情報消去
時に必要となる電源はドレインライン1への電圧印加用
電源だけである。
トランジスタ3〜6のそれぞれのゲート電圧はすべて接
地電位Ovを用いればよい。したがって、記憶情報消去
時に必要となる電源はドレインライン1への電圧印加用
電源だけである。
また、記憶情報の消去は紫外線照射によっても可能であ
る。
る。
[発明の効果]
以上のように、本発明に係る不揮発性半導体記憶装置の
メモリセルアレイは、トンネル酸化膜を有し、かつ、書
込前の初期特性としてデブレッション型特性を有し、さ
らに、書込終了時にはエンハンスメント型特性を有する
メモリセルトランジスタの縦続接続から構成されている
ため、以下のような効果をもたらすことができる。
メモリセルアレイは、トンネル酸化膜を有し、かつ、書
込前の初期特性としてデブレッション型特性を有し、さ
らに、書込終了時にはエンハンスメント型特性を有する
メモリセルトランジスタの縦続接続から構成されている
ため、以下のような効果をもたらすことができる。
書込時および読出時ともに、メモリセルトランジスタに
印加する電圧は接地電圧Ov以外に多くとも2電圧であ
る。したがって、書込時・読出時を通じてドレインライ
ンへの電圧印加用電源を書込みまたは読出しをする選択
メモリセルトランジスタのゲートへの電圧印加用電源に
共通して用いることができる。したがって、書込時およ
び読出時ともにドレインラインへの電圧印加用電源に加
えて必要となるメモリセルトランジスタのゲートへの電
圧印加用電源は、非選択メモリセルトランジスタのゲー
トへの電圧印加用電源1個でよいことになる。すなわち
、従来、ドレインラインへの電圧印加用電源に加えて2
電源を必要とした書込および読出動作を単一電源で行な
うことができるようになる。
印加する電圧は接地電圧Ov以外に多くとも2電圧であ
る。したがって、書込時・読出時を通じてドレインライ
ンへの電圧印加用電源を書込みまたは読出しをする選択
メモリセルトランジスタのゲートへの電圧印加用電源に
共通して用いることができる。したがって、書込時およ
び読出時ともにドレインラインへの電圧印加用電源に加
えて必要となるメモリセルトランジスタのゲートへの電
圧印加用電源は、非選択メモリセルトランジスタのゲー
トへの電圧印加用電源1個でよいことになる。すなわち
、従来、ドレインラインへの電圧印加用電源に加えて2
電源を必要とした書込および読出動作を単一電源で行な
うことができるようになる。
第1図は本発明の一実施例である不揮発性半導体記憶装
置のメモリセルアレイの構成とともに書込・書込禁止・
読出・消去状態のメモリセルへの印加電圧を示した図、
第2図は本発明で用いられるメモリセルトランジスタの
特性を示した図、第3図は本実施例で用いられるメモリ
セルトランジスタを基板上に形成した場合の一例を示す
平面図および断面図、第4図は従来の不揮発性半導体記
憶装置のメモリセルアレイの構成の一例とともに書込・
読出・書込禁止状態のメモリセルトランジスタへの印加
電圧を示した図、第5図は第4図に示した従来の不揮発
性半導体記憶装置で用いられるメモリセルトランジスタ
の特性を示した図である。 図において、1はドレインライン、2はソースライン、
3〜6はそれぞれトンネル酸化膜を有したメモリセルト
ランジスタ、11はドレイン拡散層、12はソース拡散
層、13aはフローティングゲート、13bはコントロ
ールゲート、14aはトンネル酸化膜、14bは酸化膜
、15は半導体基板、16〜19はそれぞれトンネル酸
化膜を有さないメモリセルトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
置のメモリセルアレイの構成とともに書込・書込禁止・
読出・消去状態のメモリセルへの印加電圧を示した図、
第2図は本発明で用いられるメモリセルトランジスタの
特性を示した図、第3図は本実施例で用いられるメモリ
セルトランジスタを基板上に形成した場合の一例を示す
平面図および断面図、第4図は従来の不揮発性半導体記
憶装置のメモリセルアレイの構成の一例とともに書込・
読出・書込禁止状態のメモリセルトランジスタへの印加
電圧を示した図、第5図は第4図に示した従来の不揮発
性半導体記憶装置で用いられるメモリセルトランジスタ
の特性を示した図である。 図において、1はドレインライン、2はソースライン、
3〜6はそれぞれトンネル酸化膜を有したメモリセルト
ランジスタ、11はドレイン拡散層、12はソース拡散
層、13aはフローティングゲート、13bはコントロ
ールゲート、14aはトンネル酸化膜、14bは酸化膜
、15は半導体基板、16〜19はそれぞれトンネル酸
化膜を有さないメモリセルトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 直列に接続された少なくとも2以上のメモリセルを含む
、不揮発性記憶装置であって、 前記メモリセルは、デプレッション型MOSトランジス
タを含み、 前記デプレッション型MOSトランジスタは、半導体基
板と、 前記半導体基板に形成されたソース拡散領域と、 前記半導体基板に形成されたドイレン拡散領域と、 前記半導体基板上方に形成されるフローティングゲート
と、 少なくとも前記ドレイン拡散領域の上方でかつ前記フロ
ーティングゲート下部の少なくとも一部に形成されたト
ンネル酸化膜とを含み、それによって、書込時、トンネ
ル効果により前記フローティングゲートに電荷を蓄積し
て、前記デプレッション型MOSトランジスタをエンハ
ンスメント型MOSトランジスタに変化させる書込可能
不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63289269A JPH02133960A (ja) | 1988-11-15 | 1988-11-15 | 書込可能不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63289269A JPH02133960A (ja) | 1988-11-15 | 1988-11-15 | 書込可能不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02133960A true JPH02133960A (ja) | 1990-05-23 |
Family
ID=17740973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63289269A Pending JPH02133960A (ja) | 1988-11-15 | 1988-11-15 | 書込可能不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02133960A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008110747A (ja) * | 2006-10-03 | 2008-05-15 | Takata Corp | シートベルトリトラクタ及びシートベルト装置 |
US7491906B2 (en) | 2005-07-14 | 2009-02-17 | Autoliv Development Ab | Seat belt apparatus |
JP2017010607A (ja) * | 2016-10-05 | 2017-01-12 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性半導体記憶回路 |
-
1988
- 1988-11-15 JP JP63289269A patent/JPH02133960A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7491906B2 (en) | 2005-07-14 | 2009-02-17 | Autoliv Development Ab | Seat belt apparatus |
JP2008110747A (ja) * | 2006-10-03 | 2008-05-15 | Takata Corp | シートベルトリトラクタ及びシートベルト装置 |
JP2017010607A (ja) * | 2016-10-05 | 2017-01-12 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性半導体記憶回路 |
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