JPS60117499A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS60117499A JPS60117499A JP58225758A JP22575883A JPS60117499A JP S60117499 A JPS60117499 A JP S60117499A JP 58225758 A JP58225758 A JP 58225758A JP 22575883 A JP22575883 A JP 22575883A JP S60117499 A JPS60117499 A JP S60117499A
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- JP
- Japan
- Prior art keywords
- electrode
- potential
- high potential
- rewriting
- control gates
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、電気的書替えを可能とした不揮発性半導体メ
モリ装置に関する。
モリ装置に関する。
［発明の技術的背景とその問題点］
従来、電気的書替え可能とした不揮発性半導体メモリの
メモリセルとして第１図に示すものが知られている。Ｐ
形Ｓｉｎ板１にソース、ドレインとなる高濃度Ｎ層３，
４が形成され、この上にゲート絶縁膜を介して浮遊ゲー
ト５が形成されている。２はフィールド絶縁膜である。
メモリセルとして第１図に示すものが知られている。Ｐ
形Ｓｉｎ板１にソース、ドレインとなる高濃度Ｎ層３，
４が形成され、この上にゲート絶縁膜を介して浮遊ゲー
ト５が形成されている。２はフィールド絶縁膜である。
浮遊ゲート５の上には、更にゲート絶縁膜を介して浮遊
ゲート５と容量結合する第１の制御ゲート６と第２の制
御ゲート７が積層されている。８はソースとなるＮ層３
と連続的に形成された書替え電極となる高濃度Ｎ層であ
って、このＮ層８に前記浮遊ゲート５がトンネル効果を
生じる程度の薄いゲート絶縁膜を介して対向している。
ゲート５と容量結合する第１の制御ゲート６と第２の制
御ゲート７が積層されている。８はソースとなるＮ層３
と連続的に形成された書替え電極となる高濃度Ｎ層であ
って、このＮ層８に前記浮遊ゲート５がトンネル効果を
生じる程度の薄いゲート絶縁膜を介して対向している。
このメモリセルの動作は次の通りである。書込みは、第
１及び第２の制御ゲート６及び７に高電位（約２０Ｖ）
を与え、書替え電極であるＮ層８゜即ちソースであるＮ
層３を接地電位とする。これにより、Ｎ層８からトンネ
ル効果により電子が浮遊ゲート５に注入される。消去は
、第１及び第２の制御ゲート６．７を接地電位とし、Ｎ
層８に高電位を与えて浮遊ゲート５の電子をＮｌｌ８に
放出させることにより行なう。
１及び第２の制御ゲート６及び７に高電位（約２０Ｖ）
を与え、書替え電極であるＮ層８゜即ちソースであるＮ
層３を接地電位とする。これにより、Ｎ層８からトンネ
ル効果により電子が浮遊ゲート５に注入される。消去は
、第１及び第２の制御ゲート６．７を接地電位とし、Ｎ
層８に高電位を与えて浮遊ゲート５の電子をＮｌｌ８に
放出させることにより行なう。
このメモリセルは等価的に第２図のように表わすことが
できる。ＣＧ１．ＣＧ２がそれぞれ第１゜第２の制御ゲ
ート６．７であり、ＦＧが浮遊ゲート５であり、Ｓがソ
ース及び書替え電極としてのＮ層３、Ｄがドレインとし
てのＮｉ１４である。このメモリセルをマトリクス配列
したときの等価回路は、第３図のように表わされる。図
はメモリセルがＭｌ、Ｍ２．Ｍ３．Ｍ４の４ビツトの場
合である。図のように、第１の制御ゲートＣＧ１１゜０
Ｇ１２は行方向に共通接続され、第２の制御ゲートＣＧ
２１．ＣＧ２２及びドレインＤ１．Ｄ２は列方向に共通
接続される。ソースＳは全て共通接続される。
できる。ＣＧ１．ＣＧ２がそれぞれ第１゜第２の制御ゲ
ート６．７であり、ＦＧが浮遊ゲート５であり、Ｓがソ
ース及び書替え電極としてのＮ層３、Ｄがドレインとし
てのＮｉ１４である。このメモリセルをマトリクス配列
したときの等価回路は、第３図のように表わされる。図
はメモリセルがＭｌ、Ｍ２．Ｍ３．Ｍ４の４ビツトの場
合である。図のように、第１の制御ゲートＣＧ１１゜０
Ｇ１２は行方向に共通接続され、第２の制御ゲートＣＧ
２１．ＣＧ２２及びドレインＤ１．Ｄ２は列方向に共通
接続される。ソースＳは全て共通接続される。
この構成において、例えばメモリセルＭ１に書込みを行
なう場合、ＣＧ１１及びＣＧ２１に高電位を与え、これ
以外のＣＧ１２．ＣＧ２２．ＤＩ。
なう場合、ＣＧ１１及びＣＧ２１に高電位を与え、これ
以外のＣＧ１２．ＣＧ２２．ＤＩ。
Ｄ２及びＳを接地電位とする。このとき非選択セルＭ２
〜Ｍ４のうち、Ｍ２とＭ３は制御ゲートの一つに高電位
が印加されたいわゆる半選択の状態になる。このような
半選択の状態では、書替え領域のゲート絶縁膜に少しで
はあるが電界がかかり、浮遊ゲートに少しずつ電子が注
入されて、メモリセルのしきい値が次第に上がってくる
。これにより、メモリセルの情報内容が反転してしまう
という問題があった。
〜Ｍ４のうち、Ｍ２とＭ３は制御ゲートの一つに高電位
が印加されたいわゆる半選択の状態になる。このような
半選択の状態では、書替え領域のゲート絶縁膜に少しで
はあるが電界がかかり、浮遊ゲートに少しずつ電子が注
入されて、メモリセルのしきい値が次第に上がってくる
。これにより、メモリセルの情報内容が反転してしまう
という問題があった。
消去の場合も同様の問題がある。即ち、メモリセルＭ１
の内容を消去する場合、ＣＧ１１及びＣＧ２１を接地電
位とし、ＣＧＩ ２．ＣＧ２２及びＳに高電位を与える
。このとき非選択セルＭ２〜Ｍ４のうちＭ２．Ｍ３は制
御ゲートの一つにだけ高電位が加わった半選択の状態と
なる。従ってこれらのセルでは浮遊ゲートの電子が次第
に放出され情報内容が反転してしまう。通常、書込みと
消去が頻繁に行われるが、１１０ ＩＩ状態のセルでは
前者、ｉｉ １ ｕでは後者の半選択状態がしきい値の
変化にきくので、次第に反転状態になってくるのである
。以上のような理由で従来の装置では、書替え回数の制
限が厳しい。
の内容を消去する場合、ＣＧ１１及びＣＧ２１を接地電
位とし、ＣＧＩ ２．ＣＧ２２及びＳに高電位を与える
。このとき非選択セルＭ２〜Ｍ４のうちＭ２．Ｍ３は制
御ゲートの一つにだけ高電位が加わった半選択の状態と
なる。従ってこれらのセルでは浮遊ゲートの電子が次第
に放出され情報内容が反転してしまう。通常、書込みと
消去が頻繁に行われるが、１１０ ＩＩ状態のセルでは
前者、ｉｉ １ ｕでは後者の半選択状態がしきい値の
変化にきくので、次第に反転状態になってくるのである
。以上のような理由で従来の装置では、書替え回数の制
限が厳しい。
第４図は実際にテストデバイスを用いて半選択状態での
しきい値変化を測定した結果である。
しきい値変化を測定した結果である。
このような問題を解決するため、書込み、消去に用いる
電圧を下げて半選択セルのしきい値の変化を小さくする
ことが考えられる。しかしこのようにすると、書込み時
間、消去時間が長くなり、結局、半選択状態にある時間
が長くなって問題の解決にならない。
電圧を下げて半選択セルのしきい値の変化を小さくする
ことが考えられる。しかしこのようにすると、書込み時
間、消去時間が長くなり、結局、半選択状態にある時間
が長くなって問題の解決にならない。
［発明の目的］
本発明は上記の点に鑑み、半選択セルでのしきい値変化
を大幅に減少させ、もって書替え回数を飛躍的に多くし
た不揮発性半導体メモリ装置を提５− 供することを目的とする。
を大幅に減少させ、もって書替え回数を飛躍的に多くし
た不揮発性半導体メモリ装置を提５− 供することを目的とする。
［発明の概要］
本発明においては、制御ゲート用デコーダ回路はプログ
ラム用高電位をそのまま制御ゲートに印加するように、
また書替え電極用デコーダ回路はプログラム用高電位を
し“ベルシフト回路により所定電位降下させて書替え電
極に印加するように構成する。そして例えば、選択セル
の二つの制御ゲートを低電位とし残りの制御ゲート及び
書替え電極に高電位を与える消去モードにおいて、半選
択セルの一つの制御ゲートに与える高電位を、書替え電
極に与える高電位より高くすることを可能とする。
ラム用高電位をそのまま制御ゲートに印加するように、
また書替え電極用デコーダ回路はプログラム用高電位を
し“ベルシフト回路により所定電位降下させて書替え電
極に印加するように構成する。そして例えば、選択セル
の二つの制御ゲートを低電位とし残りの制御ゲート及び
書替え電極に高電位を与える消去モードにおいて、半選
択セルの一つの制御ゲートに与える高電位を、書替え電
極に与える高電位より高くすることを可能とする。
［発明の効果］
本発明によれば、従来のデコーダ回路に僅かの変更を加
えるだけで、半選択セルでのしきい値変化が小さくなる
結果、書替え回数の制限がゆるくなり、従って信頼性の
高い不揮発性半導体メモリ装置が得られる。
えるだけで、半選択セルでのしきい値変化が小さくなる
結果、書替え回数の制限がゆるくなり、従って信頼性の
高い不揮発性半導体メモリ装置が得られる。
［発明の実施例］
６−
以下、本発明の詳細な説明する。メモリ素子構造及びセ
ルアレイの構成は第１図及び第３図に示したものと変わ
らない。第５図は周辺回路を含む全体構成を示している
。図において、ｏｘｉ。
ルアレイの構成は第１図及び第３図に示したものと変わ
らない。第５図は周辺回路を含む全体構成を示している
。図において、ｏｘｉ。
ＤＸ２及びＤＹｌ、ＤＹ２は制御ゲート用デコーダ回路
、ＤＤｌ、ＤＤ２はドレイン用デコーダ回路、ＤＳは書
替え電極用デコーダ回路である。これらのデコーダ回路
には昇圧回路（図示せず）からのプログラム用高電位■
ｐｐが供給されている。
、ＤＤｌ、ＤＤ２はドレイン用デコーダ回路、ＤＳは書
替え電極用デコーダ回路である。これらのデコーダ回路
には昇圧回路（図示せず）からのプログラム用高電位■
ｐｐが供給されている。
電源電位Ｖｃｃ、接地電位ＶＳＳは全ての回路に与えら
れている。第６図は書替え電極用デコーダ回路ＤＳの具
体的構成例を示している。即ち、プログラム用高電位Ｖ
ｐｐが選択されて書替え電極に印加される場合、レベル
シフト回路を構成するＭＯＳＦＥＴ−０２，Ｑ３を介し
て所定電位降下したものが印加されるようになっている
。ＭＯＳＦＥＴ−０１は書込みモードのときに選択され
て電源電位Ｖｃｃを制御ゲートに印加するものである。
れている。第６図は書替え電極用デコーダ回路ＤＳの具
体的構成例を示している。即ち、プログラム用高電位Ｖ
ｐｐが選択されて書替え電極に印加される場合、レベル
シフト回路を構成するＭＯＳＦＥＴ−０２，Ｑ３を介し
て所定電位降下したものが印加されるようになっている
。ＭＯＳＦＥＴ−０１は書込みモードのときに選択され
て電源電位Ｖｃｃを制御ゲートに印加するものである。
制御ゲート用デコーダ回路は全て第７図に示すように、
デコーダ入力によりプログラム用高電位Ｖｐｐが選択さ
れると、これがそのまま制御ゲートに印加されるように
なっている。
デコーダ入力によりプログラム用高電位Ｖｐｐが選択さ
れると、これがそのまま制御ゲートに印加されるように
なっている。
このように構成されたメモリの動作を次に説明する。先
ず、選択された二つの制御ゲートに高電位を与え、残り
の制御ゲート及び書替え電極に低電位を与える書込みモ
ードでは、Ｖｐｐ＝２４Ｖとすると、選択された制御ゲ
ートにはデコーダ入力により２４Ｖがそのまま印加され
、それ以外の制御ゲートにはデコーダ入力によりｖｓｓ
＝ｏｖが印加される。書替え電極には、第６図の°デコ
ーダ回路でＶｐｐがカットオフであり、自込み信号によ
りＭＯＳＦＥＴ−０１がオンしｒＶｃｃ＝５Ｖからしき
い値分１ｖだけ降下した電位４Ｖが印加される。
ず、選択された二つの制御ゲートに高電位を与え、残り
の制御ゲート及び書替え電極に低電位を与える書込みモ
ードでは、Ｖｐｐ＝２４Ｖとすると、選択された制御ゲ
ートにはデコーダ入力により２４Ｖがそのまま印加され
、それ以外の制御ゲートにはデコーダ入力によりｖｓｓ
＝ｏｖが印加される。書替え電極には、第６図の°デコ
ーダ回路でＶｐｐがカットオフであり、自込み信号によ
りＭＯＳＦＥＴ−０１がオンしｒＶｃｃ＝５Ｖからしき
い値分１ｖだけ降下した電位４Ｖが印加される。
このときの選択セルと半選択セルでの電位関係を、２０
ＶとＯｖを用いた従来例と対応させて第８図に示す。従
来例の選択セル■と実施例の選択セル■の電位関係はほ
ぼ等価であり、書込み特性は変わらない。しかし、従来
例の半選択セル■と実施例の半選択セル■とでは電位関
係が異なり、本実施例では書替え領域でのゲート絶縁膜
にががる電界が小さく、従ってしきい値の変化が小さい
。
ＶとＯｖを用いた従来例と対応させて第８図に示す。従
来例の選択セル■と実施例の選択セル■の電位関係はほ
ぼ等価であり、書込み特性は変わらない。しかし、従来
例の半選択セル■と実施例の半選択セル■とでは電位関
係が異なり、本実施例では書替え領域でのゲート絶縁膜
にががる電界が小さく、従ってしきい値の変化が小さい
。
これらのセルの書込み時間に対するしきい値変化を測定
した結果を第９図に示す。図から明らかなように、選択
セル■と選択セル■の書込み特性はほとんど同じである
が、半選択セル■のしきい値変化は半選択セル■のそれ
に比べて十分小さくなっている。
した結果を第９図に示す。図から明らかなように、選択
セル■と選択セル■の書込み特性はほとんど同じである
が、半選択セル■のしきい値変化は半選択セル■のそれ
に比べて十分小さくなっている。
・次に、消去モードの場合について述べる。選択された
セルの二つの制御ゲートに低電位、残りの制御ゲート及
び書替え電極に高電位を与える消去モードでは、選択さ
れた制御ゲートにはデコーダ入力によりＶｓｓ−ＯＶが
印加され、残りの制御ゲートにはデコーダ入力によりＶ
ｐｐ−２４Ｖがそのまま印加される。書替え電極には、
第６図のデコーダ回路によりＶｐｐ−２４Ｖが出力され
るが、ＭＯＳＦＥＴ−０２，Ｑ３によりそのしきい値分
だけ低下して印加される。例えば、バックゲート・バイ
アス効果により上昇したしきい値を２Ｖとすると、書替
え電極に与えられる電位は２４９− Ｖ−２Ｘ２Ｖ＝２０Ｖ、！：なる。
セルの二つの制御ゲートに低電位、残りの制御ゲート及
び書替え電極に高電位を与える消去モードでは、選択さ
れた制御ゲートにはデコーダ入力によりＶｓｓ−ＯＶが
印加され、残りの制御ゲートにはデコーダ入力によりＶ
ｐｐ−２４Ｖがそのまま印加される。書替え電極には、
第６図のデコーダ回路によりＶｐｐ−２４Ｖが出力され
るが、ＭＯＳＦＥＴ−０２，Ｑ３によりそのしきい値分
だけ低下して印加される。例えば、バックゲート・バイ
アス効果により上昇したしきい値を２Ｖとすると、書替
え電極に与えられる電位は２４９− Ｖ−２Ｘ２Ｖ＝２０Ｖ、！：なる。
このときの選択セルと半選択セルの電位関係を従来例と
対応させて第１０図に示す。この場合も実施例と従来例
とでは、選択セルの電位関係は同じであるが、半選択セ
ルでは異なり、実施例の方がしきい値の変化が小さい。
対応させて第１０図に示す。この場合も実施例と従来例
とでは、選択セルの電位関係は同じであるが、半選択セ
ルでは異なり、実施例の方がしきい値の変化が小さい。
これらの選択セル■。
■及び半選択セル■、■の消去時間に対するしきい値変
化を測定した結果を第１１図に示す。本実施例の半選択
セル■は従来例の半選択セル■に比べて明らかにしきい
値変化が小さくなっている。
化を測定した結果を第１１図に示す。本実施例の半選択
セル■は従来例の半選択セル■に比べて明らかにしきい
値変化が小さくなっている。
なお実施例では、プログラム用高電位ｖｐｐ−２４Ｖの
場合を説明したが、この値はセルの構造。
場合を説明したが、この値はセルの構造。
特に制御ゲートと浮遊ゲートの容量結合の大きさに応じ
て適宜選択することができる。また実施例では、書替え
電極用のデコーダ回路で２個のＭＯＳＦＥＴによりレベ
ルシフト回路を構成したが、ＭＯＳＦＥＴのしきい値に
応じて１個のＭＯＳ ＦＥＴでもよいし、３個以上のＭ
ＯＳＦＥＴを用いてもよい。
て適宜選択することができる。また実施例では、書替え
電極用のデコーダ回路で２個のＭＯＳＦＥＴによりレベ
ルシフト回路を構成したが、ＭＯＳＦＥＴのしきい値に
応じて１個のＭＯＳ ＦＥＴでもよいし、３個以上のＭ
ＯＳＦＥＴを用いてもよい。
以上のように本発明によれば、デコーダ回路を１０−
工夫することにより、半選択セルでのしきい値変化を小
さくして書替え回数の制限を緩くした不揮発性半導体メ
モリ装置を提供することができる。
さくして書替え回数の制限を緩くした不揮発性半導体メ
モリ装置を提供することができる。
第１図（ａ）〜（Ｃ）は不揮発性半導体メモリセルの一
例を示す平面図とその断面図、第２図はそのシンボル図
、第３図はこれをマトリクス配列したメモリアレイの等
価回路図、第４図は従来の動作モードでの半選択セルの
しきい値変化を示す図、第５図は本発明の一実施例にお
けるメモリの周辺回路を含む構成をを示す図、第６図は
その書替え電極用デコーダ回路ＤＳの構成をしめす図、
第７図は制御ゲート用デコーダ回路ＤＸ１．ＤＸ２、Ｄ
Ｙｌ、ＤＹ２の構成を示す図、第８図は同実施例の書込
みモードでのセルの電位関係を従来例と比較して示す図
、第９図は第８図の各セルのしきい値の変化を示す図、
第１０図は同じく消去モードでのセルの電位関係を従来
例と比較して示１・・・Ｐ形Ｓ１基板、３・・・高濃度
Ｎ層（ソース）、４・・・高濃度Ｎ層（ドレイン）、５
・・・浮遊ゲート、６．７・・・制御ゲート、８・・・
高濃度Ｎ層（ＩＩ替え電極） 、ＣＧ１．ＣＧ２・・・
制御ゲート、ＦＧ・・・浮遊ゲート、Ｓ・・・ソース（
兼書替え電極）、Ｄ・・・ドレイン、ＤＸｌ、ＤＸ２．
ＤＹｌ、ＤＹ２・１１１１１１−ト用デコーダ回路、Ｄ
Ｓ・・・書替え電極用デコーダ回路、Ｑ２．Ｑ３・・・
ＭＯＳＦＥＴ（レベルシフト回路）、Ｖｐｐ・・・プロ
グラム用高電位。 出願人代理人 弁理士 鈴江武彦 、ＯＱ ｊ１２ 図 ＣＧＩ ＣＧ２ 第３図 第４図
例を示す平面図とその断面図、第２図はそのシンボル図
、第３図はこれをマトリクス配列したメモリアレイの等
価回路図、第４図は従来の動作モードでの半選択セルの
しきい値変化を示す図、第５図は本発明の一実施例にお
けるメモリの周辺回路を含む構成をを示す図、第６図は
その書替え電極用デコーダ回路ＤＳの構成をしめす図、
第７図は制御ゲート用デコーダ回路ＤＸ１．ＤＸ２、Ｄ
Ｙｌ、ＤＹ２の構成を示す図、第８図は同実施例の書込
みモードでのセルの電位関係を従来例と比較して示す図
、第９図は第８図の各セルのしきい値の変化を示す図、
第１０図は同じく消去モードでのセルの電位関係を従来
例と比較して示１・・・Ｐ形Ｓ１基板、３・・・高濃度
Ｎ層（ソース）、４・・・高濃度Ｎ層（ドレイン）、５
・・・浮遊ゲート、６．７・・・制御ゲート、８・・・
高濃度Ｎ層（ＩＩ替え電極） 、ＣＧ１．ＣＧ２・・・
制御ゲート、ＦＧ・・・浮遊ゲート、Ｓ・・・ソース（
兼書替え電極）、Ｄ・・・ドレイン、ＤＸｌ、ＤＸ２．
ＤＹｌ、ＤＹ２・１１１１１１−ト用デコーダ回路、Ｄ
Ｓ・・・書替え電極用デコーダ回路、Ｑ２．Ｑ３・・・
ＭＯＳＦＥＴ（レベルシフト回路）、Ｖｐｐ・・・プロ
グラム用高電位。 出願人代理人 弁理士 鈴江武彦 、ＯＱ ｊ１２ 図 ＣＧＩ ＣＧ２ 第３図 第４図
Claims (1)
- 半導体基板に、電気的に絶縁された浮遊ゲートと、この
浮遊ゲートに容量結合する第１．第２の制御ゲートと、
トンネル効果により前記浮遊ゲートとの間で電荷の授受
を行なう書替え電極とを有するメモリセルをマトリクス
配列し、前記第１、第２の制御ゲートを互いに直交する
方向に共通接続すると共に、前記書替え電極を共通接続
して構成され、選択セルの第１及び第２の制御ゲートに
高電位、残りの制御ゲートに低電位、書替え電極に低電
位を与えて書込みを行ない、選択セルの第１及び第２の
制御ゲートに低電位、残りの制御ゲートに高電位、書替
え電極に高電位を与えて消去を行なうようにした不揮発
性半導体メモリ装置において、制御ゲート用デコーダ回
路はプログラム用高電位がそのまま制御ゲートに印加さ
れるように、かつ書替え電極用デコーダ回路はプログラ
ム用高電位がレベルシフト回路を介して所定電位下げて
書替え電極に印加されるように構成したことを特徴とす
る不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225758A JPS60117499A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225758A JPS60117499A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117499A true JPS60117499A (ja) | 1985-06-24 |
Family
ID=16834351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225758A Pending JPS60117499A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117499A (ja) |
-
1983
- 1983-11-30 JP JP58225758A patent/JPS60117499A/ja active Pending
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