JPH0388200A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH0388200A JPH0388200A JP1225429A JP22542989A JPH0388200A JP H0388200 A JPH0388200 A JP H0388200A JP 1225429 A JP1225429 A JP 1225429A JP 22542989 A JP22542989 A JP 22542989A JP H0388200 A JPH0388200 A JP H0388200A
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- memory cell
- nand
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
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- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、制御ゲートと半導体基板の間に電荷蓄積層を
有する電気的書き替え可能なメモリセルを用・いた不揮
発性半導体メモリ装置に関する。
有する電気的書き替え可能なメモリセルを用・いた不揮
発性半導体メモリ装置に関する。
(従来の技術)
不揮発性半導体メモリ装置として、浮遊ゲートを持つM
O8FET構造のメモリセルやMNO8構造のメモリセ
ルを用いて電気的消去および書き込みを可能としたもの
は、EEFROMとして知られている。この種のEEF
ROMのメモリアレイは、互いに交差する行線と列線の
各交点にメモリセルを配置して構成される。実際のパタ
ーン上では、二つのメモリセルのドレインを共通にして
ここに列線がコンタクトするようにして、セル面積をで
きるだけ小さくしている。しかしこれでも、二つのメモ
リセルに一つのコンタクトを必要とし、このコンタクト
部がセル占有面積の大きい部分を占めている。
O8FET構造のメモリセルやMNO8構造のメモリセ
ルを用いて電気的消去および書き込みを可能としたもの
は、EEFROMとして知られている。この種のEEF
ROMのメモリアレイは、互いに交差する行線と列線の
各交点にメモリセルを配置して構成される。実際のパタ
ーン上では、二つのメモリセルのドレインを共通にして
ここに列線がコンタクトするようにして、セル面積をで
きるだけ小さくしている。しかしこれでも、二つのメモ
リセルに一つのコンタクトを必要とし、このコンタクト
部がセル占有面積の大きい部分を占めている。
これに対して最近、メモリセルを複数個直列接続してN
ANDセルを構成し、コンタクト部を大幅に減らすこと
を可能としたE E F ROMが提案されている。と
ころがこのNANDセル型のEEFROMでは、その書
き込み動作や消去動作との関係で従来のEEFROMと
比べて制御ゲート駆動回路が複雑であり、制御ゲート駆
動回路の構成やレイアウトを十分に考慮しないと、NA
NDセル構成としてコンタクト部を減らしたこと等によ
る占有面積の縮小という効果が半減してしまう。この点
につき、少し詳しく説明する。
ANDセルを構成し、コンタクト部を大幅に減らすこと
を可能としたE E F ROMが提案されている。と
ころがこのNANDセル型のEEFROMでは、その書
き込み動作や消去動作との関係で従来のEEFROMと
比べて制御ゲート駆動回路が複雑であり、制御ゲート駆
動回路の構成やレイアウトを十分に考慮しないと、NA
NDセル構成としてコンタクト部を減らしたこと等によ
る占有面積の縮小という効果が半減してしまう。この点
につき、少し詳しく説明する。
トンネル電流によって電荷蓄積層と基板との間で電荷の
授受を行うことによりデータ書き替えを行うNANDセ
ル型EEFROMIこは、具体的なデータ書き込み、消
去法として幾つかの方法がある。メモリセルは全てnチ
ャネルとして説明する。
授受を行うことによりデータ書き替えを行うNANDセ
ル型EEFROMIこは、具体的なデータ書き込み、消
去法として幾つかの方法がある。メモリセルは全てnチ
ャネルとして説明する。
第1の方法は、電荷蓄積層の電子を基板に放出させる動
作をデータ書き込みに対応させるものである。この方法
では、データ書き込みに際してNANDセルを構成する
メモリセルのうち選択されたものの制御ゲートに“Lル
ーベル、選択されたメモリセルのドレイン側にあるすべ
てのメモリセルの制御ゲートに“L″レベル電位与え、
ビット線に正の“H”レベル電位を与える。このとき選
択されたメモリセルのソース側にあるメモリセルに、つ
いては、全て制御ゲートに“L″レベル与えるようにデ
コーダが構成される。この結果選択されたメモリセルで
電荷蓄積層から基板に電子の放出があり、しきい値が負
方向に移動する。
作をデータ書き込みに対応させるものである。この方法
では、データ書き込みに際してNANDセルを構成する
メモリセルのうち選択されたものの制御ゲートに“Lル
ーベル、選択されたメモリセルのドレイン側にあるすべ
てのメモリセルの制御ゲートに“L″レベル電位与え、
ビット線に正の“H”レベル電位を与える。このとき選
択されたメモリセルのソース側にあるメモリセルに、つ
いては、全て制御ゲートに“L″レベル与えるようにデ
コーダが構成される。この結果選択されたメモリセルで
電荷蓄積層から基板に電子の放出があり、しきい値が負
方向に移動する。
データ消去は、NANDセルを構成する全てのメモリセ
ルの制御ゲートに正の“H”レベル電位を与え、チャネ
ルを“L”レベルとして、メモリセルのチャネル領域か
ら電子を電荷蓄積層に注入する。これにより、メモリセ
ルでしきい値が正方向に移動して′0”状態が得られる
。この方法では、−括消去ができる。
ルの制御ゲートに正の“H”レベル電位を与え、チャネ
ルを“L”レベルとして、メモリセルのチャネル領域か
ら電子を電荷蓄積層に注入する。これにより、メモリセ
ルでしきい値が正方向に移動して′0”状態が得られる
。この方法では、−括消去ができる。
第2の方法は、第1の方法と逆に電荷蓄積層に電子を注
入する動作をデータ書き込みとして利用する。まずデー
タ消去は、第1の方法でのデータ書き込みの原理にした
がって、選択メモリセルで電荷蓄積層の電子を基板に放
出させるという動作をNANDセル内のメモリセルにつ
いて個々に行って、全てのメモリセルのしきい値を負方
向に移動させる。データ書き込みは、NANDセルを構
成するメモリセルのうち選択されたものの制御ゲートに
正のH”レベル電位、非選択のメモリセルの制御ゲート
にはそれが導通する程度の中間電位を与え、ビット線に
L”レベルを与える。これにより、選択されたメモリセ
ルでチャネル領域が電荷蓄積層に電荷が注入されてしき
い値が正方向に移動した“0”状態となる。
入する動作をデータ書き込みとして利用する。まずデー
タ消去は、第1の方法でのデータ書き込みの原理にした
がって、選択メモリセルで電荷蓄積層の電子を基板に放
出させるという動作をNANDセル内のメモリセルにつ
いて個々に行って、全てのメモリセルのしきい値を負方
向に移動させる。データ書き込みは、NANDセルを構
成するメモリセルのうち選択されたものの制御ゲートに
正のH”レベル電位、非選択のメモリセルの制御ゲート
にはそれが導通する程度の中間電位を与え、ビット線に
L”レベルを与える。これにより、選択されたメモリセ
ルでチャネル領域が電荷蓄積層に電荷が注入されてしき
い値が正方向に移動した“0”状態となる。
第3の方法は、データ書き込みは第2の方法と同様とし
、データ消去はNANDセルの全ての制御ゲートを“L
#レベルとし、チャネル領域全体に正の“H゛レベル電
位与えて一括消去を行う方法である。
、データ消去はNANDセルの全ての制御ゲートを“L
#レベルとし、チャネル領域全体に正の“H゛レベル電
位与えて一括消去を行う方法である。
データ読出し動作は、NANDセルを構成するメモリセ
ルのうち選択されたものの制御ゲートに“0° “1
”のしきい値の中間の読出し電位を与え、非選択のメモ
リセルには正方向に移動したしきい値電圧より高い電位
を与えることによって非選択セルでのしきい値の影響が
ない状態として、選択セルが導通するか否かをセンスす
る。
ルのうち選択されたものの制御ゲートに“0° “1
”のしきい値の中間の読出し電位を与え、非選択のメモ
リセルには正方向に移動したしきい値電圧より高い電位
を与えることによって非選択セルでのしきい値の影響が
ない状態として、選択セルが導通するか否かをセンスす
る。
以上のようにNANDセル型のEEFROMの制御ゲー
トの動作は従来のEEFROMに比べて動作が複雑であ
るから、制御ゲート駆動回路も複雑になる。更に同一デ
ザイン◆ルールで比べた場合、レイアウト面積も従来の
EEFROMより大きくなる。制御ゲート駆動回路は通
常、各制御ゲート線に一つずつ設けるのである。したが
って制御ゲート駆動回路全体のレイアウト面積は、従来
のEEFROMのそれより大きくなってしまい、NAN
Dセル構成としてメモリセルアレイの面積を小さくする
ことによりEEFROMの高密度化を図るという目的が
達成できなくなる。またデザイン・ルールを厳しくしな
いと、パターン・レイアウトできないという事態も起こ
り、1世代前の製造技術で大容量EEFROMが構成で
きるというNANDセル型EEFROMの利点が無くな
Z(発明が解決しようとする課題) 以上のように、NANDセル型EEPRO〜においては
、周辺$制御回路を工夫しないとNANDセル構成とし
たことのメリットが活かゼなくなるという問題があった
。
トの動作は従来のEEFROMに比べて動作が複雑であ
るから、制御ゲート駆動回路も複雑になる。更に同一デ
ザイン◆ルールで比べた場合、レイアウト面積も従来の
EEFROMより大きくなる。制御ゲート駆動回路は通
常、各制御ゲート線に一つずつ設けるのである。したが
って制御ゲート駆動回路全体のレイアウト面積は、従来
のEEFROMのそれより大きくなってしまい、NAN
Dセル構成としてメモリセルアレイの面積を小さくする
ことによりEEFROMの高密度化を図るという目的が
達成できなくなる。またデザイン・ルールを厳しくしな
いと、パターン・レイアウトできないという事態も起こ
り、1世代前の製造技術で大容量EEFROMが構成で
きるというNANDセル型EEFROMの利点が無くな
Z(発明が解決しようとする課題) 以上のように、NANDセル型EEPRO〜においては
、周辺$制御回路を工夫しないとNANDセル構成とし
たことのメリットが活かゼなくなるという問題があった
。
本発明は、この様な問題を解決して高集積化を可能とし
たNANDセル型のEEPROMを提供することを目的
とする。
たNANDセル型のEEPROMを提供することを目的
とする。
[発明の構成]
(課題を解決するための手段)
本発明は、NANDセル型(7)EEPROMメモリセ
ルアレイに対して、一つの制御ゲート駆動回路を複数の
制御ゲート線で共用するように制御ゲート駆動回路を配
置し、制御ゲート駆動回路の出力はNANDセルの選択
ゲート線で制御されるトランスファゲートを介して制御
ゲート線に接続されるようにしたことを特徴とする。
ルアレイに対して、一つの制御ゲート駆動回路を複数の
制御ゲート線で共用するように制御ゲート駆動回路を配
置し、制御ゲート駆動回路の出力はNANDセルの選択
ゲート線で制御されるトランスファゲートを介して制御
ゲート線に接続されるようにしたことを特徴とする。
さらに好ましくは、制御ゲート駆動回路はメモリセルア
レイの周辺1こ配置する。
レイの周辺1こ配置する。
(作用)
本発明によれば、複数本の制御ゲート線に対して一つの
制御ゲート駆動回路を設けることにより、NANDセル
構成としたことによるメリットが十分生かされ、高集積
化EEFROMを得ることができる。
制御ゲート駆動回路を設けることにより、NANDセル
構成としたことによるメリットが十分生かされ、高集積
化EEFROMを得ることができる。
(実施例)
以・下、本発明の詳細な説明する。
第1図は一実施例のNANDセル型
EEPROMの要部構成を示す等価回路である。図では
一本のビット線BLIに沿う4つのNANDセル配列が
示されている。第2図は同じ実施例のEEPROMの要
部構成を示す等価回路であり、第1図の一番上のNAN
Dセルと共通の制御ゲート線に沿う258本のビット線
に接続されるNANDセル配列が示されている。この実
施例では第2図に示すように、NANDセルは8個のメ
モリセルM1〜M8がそれらのソース、ドレインを隣接
するもの同士で共用する形で直列接続されて構成され、
その一端部のドレインは選択ゲートSDを介してビット
線BLに接続され、他端部のソースは選択ゲートSSを
介して接地電位に接続されている。ビット線BLと交差
する方向に並ぶ複数のNANDセルのiti1mゲート
は、それぞれ共通に制御ゲート線CGII、 CG1
2.・・・に接続されている。選択ゲートSD、SSの
ゲート電極も同様にして制御ゲート線CGII、 C
G12.・・・と並ぶ選択ゲート線5GDI、5CSI
に接続されている。ドレイン側の選択ゲート線5CDI
はDタイ1MO8)ランジスタからなるトランスファゲ
ートを介して、ソース側の選択ゲート線5C8Iは直接
ロウ・デコーダ11の出力端子に接続されている。ロウ
・デコーダ11はこの実施例では、メイン・ロウ・デコ
ーダ11.と、サブ・ロウ・デコーダ112により構成
されている。選択ゲート線SGDには、第2図に示すよ
うに書き込み。
一本のビット線BLIに沿う4つのNANDセル配列が
示されている。第2図は同じ実施例のEEPROMの要
部構成を示す等価回路であり、第1図の一番上のNAN
Dセルと共通の制御ゲート線に沿う258本のビット線
に接続されるNANDセル配列が示されている。この実
施例では第2図に示すように、NANDセルは8個のメ
モリセルM1〜M8がそれらのソース、ドレインを隣接
するもの同士で共用する形で直列接続されて構成され、
その一端部のドレインは選択ゲートSDを介してビット
線BLに接続され、他端部のソースは選択ゲートSSを
介して接地電位に接続されている。ビット線BLと交差
する方向に並ぶ複数のNANDセルのiti1mゲート
は、それぞれ共通に制御ゲート線CGII、 CG1
2.・・・に接続されている。選択ゲートSD、SSの
ゲート電極も同様にして制御ゲート線CGII、 C
G12.・・・と並ぶ選択ゲート線5GDI、5CSI
に接続されている。ドレイン側の選択ゲート線5CDI
はDタイ1MO8)ランジスタからなるトランスファゲ
ートを介して、ソース側の選択ゲート線5C8Iは直接
ロウ・デコーダ11の出力端子に接続されている。ロウ
・デコーダ11はこの実施例では、メイン・ロウ・デコ
ーダ11.と、サブ・ロウ・デコーダ112により構成
されている。選択ゲート線SGDには、第2図に示すよ
うに書き込み。
消去時に高電圧を印加するための昇圧回路14が接続さ
れている。
れている。
NANDセルの制御ゲート線CGII 、CG12゜・
・・はそれぞれ、DタイプMOSトランジスタからなる
トランスファゲート12を介して制御ゲート駆動回路1
3の出力線CGI、CG2.・・・に接続されている。
・・はそれぞれ、DタイプMOSトランジスタからなる
トランスファゲート12を介して制御ゲート駆動回路1
3の出力線CGI、CG2.・・・に接続されている。
制御ゲート駆動回路13は、第1図から明らかなように
NANDセルアレイの制御ゲート線の延長上ではなく、
NANDセルアレイ周辺に配置されている。そして制御
ゲート駆動回路13は、°複数本の制御ゲート線に共用
される形で構成さ・れている。例えば、単位駆動回路1
3.の出力線CGIは制御ゲート線CG 11. C
G 21゜CG31およびCG41に対して共通に繋が
り、単位駆動回路132の出力線CG2は同様に制御ゲ
ート線CG12.CG22.CG32およびCG42ニ
対して共通に繋がる。この制御ゲート駆動回路13の出
力線CGI、CG2.・・・を各制御ゲート線CGII
、 CCl2.・・・に転送するためのトランスファ
ゲート12は、NANDセルの選択ゲートsDのゲート
電極に繋がる選択ゲート線SODにより制御されるよう
になっている。
NANDセルアレイの制御ゲート線の延長上ではなく、
NANDセルアレイ周辺に配置されている。そして制御
ゲート駆動回路13は、°複数本の制御ゲート線に共用
される形で構成さ・れている。例えば、単位駆動回路1
3.の出力線CGIは制御ゲート線CG 11. C
G 21゜CG31およびCG41に対して共通に繋が
り、単位駆動回路132の出力線CG2は同様に制御ゲ
ート線CG12.CG22.CG32およびCG42ニ
対して共通に繋がる。この制御ゲート駆動回路13の出
力線CGI、CG2.・・・を各制御ゲート線CGII
、 CCl2.・・・に転送するためのトランスファ
ゲート12は、NANDセルの選択ゲートsDのゲート
電極に繋がる選択ゲート線SODにより制御されるよう
になっている。
第3図は、NANDセルアレイ部のレイアウト例であり
、第4図(a) (b)はそのA−A’およびB−B’
断面図である。素子分離絶縁膜2が形成されたp−型シ
リコン基板1にトンネル絶縁膜となる第1ゲート絶縁膜
3を介して第1層多結晶シリコン膜による浮遊ゲート4
が形成され、この上に第2ゲート絶縁膜5を介して第2
層多結晶シリコン膜による制御ゲート6が形成されてい
る。この積層ゲート構造が形成された後、不純物がドー
プされてソース、ドレインとなるn+型層9が形成され
ている。選択ゲートSGD、SO9部分についてもメモ
リセル部に用いられる2層の多結晶シリコン膜が、メモ
リセルの浮遊ゲートのようにパターン形成されることな
く積層された状態で用いられている。メモリセルが形成
された基板上はCVD絶縁膜7で覆われ、これにコンタ
クト孔が開けられてビット線BLとなるAll配線8が
形成されている。
、第4図(a) (b)はそのA−A’およびB−B’
断面図である。素子分離絶縁膜2が形成されたp−型シ
リコン基板1にトンネル絶縁膜となる第1ゲート絶縁膜
3を介して第1層多結晶シリコン膜による浮遊ゲート4
が形成され、この上に第2ゲート絶縁膜5を介して第2
層多結晶シリコン膜による制御ゲート6が形成されてい
る。この積層ゲート構造が形成された後、不純物がドー
プされてソース、ドレインとなるn+型層9が形成され
ている。選択ゲートSGD、SO9部分についてもメモ
リセル部に用いられる2層の多結晶シリコン膜が、メモ
リセルの浮遊ゲートのようにパターン形成されることな
く積層された状態で用いられている。メモリセルが形成
された基板上はCVD絶縁膜7で覆われ、これにコンタ
クト孔が開けられてビット線BLとなるAll配線8が
形成されている。
第5図および第6図は、次に別の実施例によるEEFR
OMの構成を第1図および第2図に対応させて示す等価
回路である。この実施例では、NANDセルアレイの両
側に制御ゲート線を交互に引き出して、それぞれにトラ
ンスファゲート12L、12Rを設けている。これに対
応して制御ゲート駆動回路13も、NANDセルアレイ
の両側に分割してそれぞれ制御ゲート駆動回路13L
、 13Rを設けている。
OMの構成を第1図および第2図に対応させて示す等価
回路である。この実施例では、NANDセルアレイの両
側に制御ゲート線を交互に引き出して、それぞれにトラ
ンスファゲート12L、12Rを設けている。これに対
応して制御ゲート駆動回路13も、NANDセルアレイ
の両側に分割してそれぞれ制御ゲート駆動回路13L
、 13Rを設けている。
第7図はこの実施例でのNANDセルアレイ部のレイア
ウトを、第3図に対応させて示したものである・。先の
実施例の場合、制御ゲート線CGII。
ウトを、第3図に対応させて示したものである・。先の
実施例の場合、制御ゲート線CGII。
CG 12.・・・、および選択ゲート線CGD、CG
SをAI配線に接続するには、第3図に示すように狭い
ピッチの中にコンタクト部を設けなければならないため
、コンタクトをとるためだけに大きい面積を必要とする
。これに対してこの実施例の場合は、コンタクト部での
制御ゲート線1選択ゲート線およびAll配線のピッチ
が先の実施例に比べて緩くなっており、第7図から明ら
かなようにレイアウト面積は小さくなっている。
SをAI配線に接続するには、第3図に示すように狭い
ピッチの中にコンタクト部を設けなければならないため
、コンタクトをとるためだけに大きい面積を必要とする
。これに対してこの実施例の場合は、コンタクト部での
制御ゲート線1選択ゲート線およびAll配線のピッチ
が先の実施例に比べて緩くなっており、第7図から明ら
かなようにレイアウト面積は小さくなっている。
次に本発明によるEEFROMの具体的な動作を説明す
る。先にデータ書き込みおよび消去に第1〜第3の方法
があることを説明したが、それぞれの場合について制御
ゲート駆動回路の動作を含めて、以下に詳細に説明する
。
る。先にデータ書き込みおよび消去に第1〜第3の方法
があることを説明したが、それぞれの場合について制御
ゲート駆動回路の動作を含めて、以下に詳細に説明する
。
まず第1の方法では、データ消去は、ロウ・デコーダ1
1により選択されたNANDセル内の全メモリセルの制
御ゲートに20V程度のH’ レベル電位を与え、ビッ
ト線に“L”レベル(例えばOV)を与える。例えばロ
ウ・デコーダ11によって選択ゲート線5CDIのみが
選択されて昇圧された“H″レベル電位なり、残りの選
択ゲート線5GD2〜5GD4が“L#レベルであれば
、制御ゲート駆動回路13の出力の“H”レベル電位は
、選択ゲート線5CDIで選ばれたNANDセルブロッ
クにのみトランスファゲート12を通して伝達される。
1により選択されたNANDセル内の全メモリセルの制
御ゲートに20V程度のH’ レベル電位を与え、ビッ
ト線に“L”レベル(例えばOV)を与える。例えばロ
ウ・デコーダ11によって選択ゲート線5CDIのみが
選択されて昇圧された“H″レベル電位なり、残りの選
択ゲート線5GD2〜5GD4が“L#レベルであれば
、制御ゲート駆動回路13の出力の“H”レベル電位は
、選択ゲート線5CDIで選ばれたNANDセルブロッ
クにのみトランスファゲート12を通して伝達される。
これにより、選択されたNANDセルブロックのすべて
のメモリセルは導通し、その基板から浮遊ゲートに電子
が注入される。これが−括消去であり、メモリセルのし
きい値は正方向に移動した“0”状態となる。
のメモリセルは導通し、その基板から浮遊ゲートに電子
が注入される。これが−括消去であり、メモリセルのし
きい値は正方向に移動した“0”状態となる。
データ書き込みは、ロウ・デコーダ11により選択され
たNANDセルのうちビット線から遠い方のメモリセル
から順に行う。このときビット線には例えば、23Vの
“H”レベル電位を与え、選択されたメモリセルに繋が
る制御ゲート線にOVを与え、非選択制御ゲート線には
23Vの“H”レベル電位を与える。すでに書き込みが
行われたメモリセルに繋がる制御ゲート線にはOVを与
える。これにより、ビット線の“H”レベル電位は選択
メ・モリセルのドレインまで伝達され、このメモリセル
で浮遊ゲートの電子がドレインに放出されてしきい値が
負方向に移動した“1°状態が得られる。選択メモリセ
ルよりビット線側にあるメモリセルではこのとき制御ゲ
ートと基板間に電界がかからず、消去状態を保つ。“0
“書き込みの場合はビット線に中間電位、例えば11.
5Vを印加する。このとき選択メモリセルよりビット線
側のメモリセルでは弱い消去モードになるがこれらはま
だデータ書き込みがなされていないし、また電界が弱い
ため過剰消去になることはない。この書込み動作も、複
数のNANDセルで共用された制御ゲート駆動回路13
からの“H″レベル出力は、トランスファゲート12の
うちロウ・デコーダ11で選ばれた“H#レベルの選択
ゲート線により選択されたトランスファゲートのみを通
って必要なNANDセルブロックにのみ与えられるデー
タ読出しは、選択された制御ゲート線にOVlそれ以外
の制御ゲート線に例えば5vを与え電流の有無を検出す
ることにより行う。
たNANDセルのうちビット線から遠い方のメモリセル
から順に行う。このときビット線には例えば、23Vの
“H”レベル電位を与え、選択されたメモリセルに繋が
る制御ゲート線にOVを与え、非選択制御ゲート線には
23Vの“H”レベル電位を与える。すでに書き込みが
行われたメモリセルに繋がる制御ゲート線にはOVを与
える。これにより、ビット線の“H”レベル電位は選択
メ・モリセルのドレインまで伝達され、このメモリセル
で浮遊ゲートの電子がドレインに放出されてしきい値が
負方向に移動した“1°状態が得られる。選択メモリセ
ルよりビット線側にあるメモリセルではこのとき制御ゲ
ートと基板間に電界がかからず、消去状態を保つ。“0
“書き込みの場合はビット線に中間電位、例えば11.
5Vを印加する。このとき選択メモリセルよりビット線
側のメモリセルでは弱い消去モードになるがこれらはま
だデータ書き込みがなされていないし、また電界が弱い
ため過剰消去になることはない。この書込み動作も、複
数のNANDセルで共用された制御ゲート駆動回路13
からの“H″レベル出力は、トランスファゲート12の
うちロウ・デコーダ11で選ばれた“H#レベルの選択
ゲート線により選択されたトランスファゲートのみを通
って必要なNANDセルブロックにのみ与えられるデー
タ読出しは、選択された制御ゲート線にOVlそれ以外
の制御ゲート線に例えば5vを与え電流の有無を検出す
ることにより行う。
以上の動作を実行するための$IJ lゲート駆動回路
13の具体的構成が第8図および第10図である。そし
て第9図は、制御ゲート回路13の出力線CG5が選択
されたとき(すなわち、XNI −H,XN2−H,X
N5−Lの場合)の第8図の回路の動作図であり、第1
1図は第10図の昇圧回路部の動作図である。
13の具体的構成が第8図および第10図である。そし
て第9図は、制御ゲート回路13の出力線CG5が選択
されたとき(すなわち、XNI −H,XN2−H,X
N5−Lの場合)の第8図の回路の動作図であり、第1
1図は第10図の昇圧回路部の動作図である。
XNI寓H,XN2−H,XN3■Lのとき、読出し時
はイレーズ信号E−L、ライト信号W−Hであって、第
8図の出力のうちφCGI〜φCG4およびφCG6〜
φccgが“L”レベル(V ss)、φCG5のみが
vCcであり、これらが第10図、第11図にに示すよ
うに反転されて出力線CGnに与えられるから、出力I
CG5のみが“L°レベルとなる。これにより前述の読
出し動作が実行される。消去時はE−H,W−Hであり
、第8図において出力φCGI〜φCGgの全てが“L
”レベルとなり、第10図の昇圧回路14□によって出
力線CGI−CG8は全テV pp−E(例えば20V
)となる。これにより前述のように一括消去が行われる
・。書込み時は、W−L、E−Lであり、第8図の出力
はφCGI〜φCG4が“H”レベル、φCG5〜φC
Gaが“Lルーベルとなり、第10図の昇圧回路14□
によって出力線CGI〜CG4がV pp−W (例え
ば23v)となり、残りの出力線CG5〜CG8は″L
ルベルとなる。これにより前述のように出力線CG5に
より選択されたメモリセルで書込みが行われる。
はイレーズ信号E−L、ライト信号W−Hであって、第
8図の出力のうちφCGI〜φCG4およびφCG6〜
φccgが“L”レベル(V ss)、φCG5のみが
vCcであり、これらが第10図、第11図にに示すよ
うに反転されて出力線CGnに与えられるから、出力I
CG5のみが“L°レベルとなる。これにより前述の読
出し動作が実行される。消去時はE−H,W−Hであり
、第8図において出力φCGI〜φCGgの全てが“L
”レベルとなり、第10図の昇圧回路14□によって出
力線CGI−CG8は全テV pp−E(例えば20V
)となる。これにより前述のように一括消去が行われる
・。書込み時は、W−L、E−Lであり、第8図の出力
はφCGI〜φCG4が“H”レベル、φCG5〜φC
Gaが“Lルーベルとなり、第10図の昇圧回路14□
によって出力線CGI〜CG4がV pp−W (例え
ば23v)となり、残りの出力線CG5〜CG8は″L
ルベルとなる。これにより前述のように出力線CG5に
より選択されたメモリセルで書込みが行われる。
次に、浮遊ゲートへの電子注入をデータ書き込みに対応
させる第2の方法による場合の具体的な動作を説明する
。データ読出しは第1の方法と同じである。データ消去
は第1の方法におけるデータ書込みと同じである。すな
わちビット線には23v程度の昇圧されたH“レベル電
位を与え、選択されたメモリセルの制御ゲート線とそれ
よりソース側にあるメモリセルの制御ゲート線には“L
”レベル電位を与え、その他の非選択制御ゲート線には
23Vの“H#レベル電位を与える。
させる第2の方法による場合の具体的な動作を説明する
。データ読出しは第1の方法と同じである。データ消去
は第1の方法におけるデータ書込みと同じである。すな
わちビット線には23v程度の昇圧されたH“レベル電
位を与え、選択されたメモリセルの制御ゲート線とそれ
よりソース側にあるメモリセルの制御ゲート線には“L
”レベル電位を与え、その他の非選択制御ゲート線には
23Vの“H#レベル電位を与える。
これにより、ビット線の“H”レベル電位は選択メモリ
セルのドレインまで伝達され、このメモリセルで浮遊ゲ
ートの電子が放出されて、しきい値が負方向に移動した
消去状fl(1”)が得られる。消去の順番は問わない
が一括消去は出来ないから、選択ゲート線SGDにより
選択されたNANDセルブロック内で一つずつ、例えば
ソース側から順に消去を行う。
セルのドレインまで伝達され、このメモリセルで浮遊ゲ
ートの電子が放出されて、しきい値が負方向に移動した
消去状fl(1”)が得られる。消去の順番は問わない
が一括消去は出来ないから、選択ゲート線SGDにより
選択されたNANDセルブロック内で一つずつ、例えば
ソース側から順に消去を行う。
データ書き込みは、選択されたNANDセルのビット線
から遠いほうのメモリセルから順に行う。
から遠いほうのメモリセルから順に行う。
選択メモリセルの制御ゲートには昇圧された″H0レベ
ル電位、例えば20Vを与え、それ以外の制御ゲートに
は中間電位例えば10vを与える。
ル電位、例えば20Vを与え、それ以外の制御ゲートに
は中間電位例えば10vを与える。
“1″書込みの場合は、ビット線にOVを与える事によ
って選択メモリセルで浮遊ゲートに電子を注入する。°
0°書込みの場合はビット線に1゜Vを与える。このと
き選択メモリセルは弱い電子注入モードになるが、電界
が弱いためしきい値の移動はない。
って選択メモリセルで浮遊ゲートに電子を注入する。°
0°書込みの場合はビット線に1゜Vを与える。このと
き選択メモリセルは弱い電子注入モードになるが、電界
が弱いためしきい値の移動はない。
以上の動作を実行するための制御ゲート駆動回路13の
具体的構成が第12図および第14図である。そして第
13図は、制御ゲート回路13の出力線CG5が選択さ
れたとき(すなわち、XNl−H,XN2−H,X’N
8−Lの場合)の第13図の回路の動作図であり、第1
5図は第14図の昇圧回路部の動作図である。
具体的構成が第12図および第14図である。そして第
13図は、制御ゲート回路13の出力線CG5が選択さ
れたとき(すなわち、XNl−H,XN2−H,X’N
8−Lの場合)の第13図の回路の動作図であり、第1
5図は第14図の昇圧回路部の動作図である。
XNl−H,XN2−H,XN3−Lのとき、読出し時
は、先の例と同様にCGI −CG4 。
は、先の例と同様にCGI −CG4 。
CG6〜CG8はVcc、CG5はVSSであり、前述
の読出し動作が行われる。消去時はτ−L。
の読出し動作が行われる。消去時はτ−L。
W−Lであり、第12図において出力φCGt〜φCG
4は“L2レベル、φccs〜φca8は“Hルーベル
となり、第14図の昇圧回路143によって出力線CG
I −CG4 はVpp−E(例えば23V) 、CG
5〜CG8はOVとなる。これにより選択メモリセルか
らソース側のメモリセルに繋がる制御ゲート線はOv1
選択メモリセルからビット線側のメモリセルに繋がる制
御ゲート線は23Vとなり、前述のように消去が行われ
る。書込み時は、W−H,E−Hであり、第12図の出
力はφCO5が“Hルーベル、残りの出力がL“レベル
となり、第14図の昇圧回路144.145によって出
力11cGI〜CG4.CG6〜CG8が中間電位V
MM−W (例えば10v)となり、CG5はV pp
−w (例えば20V)となる。これにより前述のよう
に出力線CG5により選択されたメモリセルで書込みが
行われる。
4は“L2レベル、φccs〜φca8は“Hルーベル
となり、第14図の昇圧回路143によって出力線CG
I −CG4 はVpp−E(例えば23V) 、CG
5〜CG8はOVとなる。これにより選択メモリセルか
らソース側のメモリセルに繋がる制御ゲート線はOv1
選択メモリセルからビット線側のメモリセルに繋がる制
御ゲート線は23Vとなり、前述のように消去が行われ
る。書込み時は、W−H,E−Hであり、第12図の出
力はφCO5が“Hルーベル、残りの出力がL“レベル
となり、第14図の昇圧回路144.145によって出
力11cGI〜CG4.CG6〜CG8が中間電位V
MM−W (例えば10v)となり、CG5はV pp
−w (例えば20V)となる。これにより前述のよう
に出力線CG5により選択されたメモリセルで書込みが
行われる。
第3の方法は、読出しおよび書き込みは第2の方法と同
じとし、データ消去はメモリセルのチャネル領域下に高
電位を与えて一括して浮遊ゲートの電子を基板に放出さ
せる事によ、り行う。
じとし、データ消去はメモリセルのチャネル領域下に高
電位を与えて一括して浮遊ゲートの電子を基板に放出さ
せる事によ、り行う。
第16図はこの方法で用いられる制御ゲート駆動回路の
昇圧回路部であり、第14図の昇圧回路144,14.
にそれぞれ対応する昇圧回路146.147を持つ。第
17図はその動作図である。データ書き込み時は第2の
方法と同様に、昇圧回路147,148によって選択的
にv pp−w。
昇圧回路部であり、第14図の昇圧回路144,14.
にそれぞれ対応する昇圧回路146.147を持つ。第
17図はその動作図である。データ書き込み時は第2の
方法と同様に、昇圧回路147,148によって選択的
にv pp−w。
V MM−Vを制御ゲート線に与えて、選択メモリセル
で浮遊ゲートに電子を注入する。データ消去は、制御ゲ
ート線CGnを全て“L″レベルし、チャネル下の基板
に高電位を与える事により行う。
で浮遊ゲートに電子を注入する。データ消去は、制御ゲ
ート線CGnを全て“L″レベルし、チャネル下の基板
に高電位を与える事により行う。
以上詳細な動作を説明したが、本発明は既に述べたよ、
うに制御ゲート駆動回路が複数の制御ゲート線で共用さ
れること、そしてその駆動回路出力がNANDセルの選
択ゲート線で制御されるトランスファゲートを介して選
択されたNANDセルの制御ゲートに供給されるように
したことが特徴である。これによって、NANDセルア
レイが高集積化できるという利点を損なうこと無く、E
EFROM全体としての高集積化を図ることができる。
うに制御ゲート駆動回路が複数の制御ゲート線で共用さ
れること、そしてその駆動回路出力がNANDセルの選
択ゲート線で制御されるトランスファゲートを介して選
択されたNANDセルの制御ゲートに供給されるように
したことが特徴である。これによって、NANDセルア
レイが高集積化できるという利点を損なうこと無く、E
EFROM全体としての高集積化を図ることができる。
特に実施例で説明したように制御ゲート駆動回路を、N
ANDセルアレイの制御ゲート線の延長上ではなく、こ
れと直交する方向のセルアレイ周辺に配置する事により
、制御ゲート線ピッチが十分中さい状態で制御ゲート駆
動図をレイアウトすることができる。また第5図および
第7図の実施例で説明したように制御ゲート駆動回路を
NANDセルアレイの両側に分散配置すれば、制御ゲー
ト線ピッチが小さくても制御ゲート線と金属配線とのコ
ンタクト余裕が十分にとれ、コンタクトのためにレイア
ウト面積が無駄に大きくなることが防止される。
ANDセルアレイの制御ゲート線の延長上ではなく、こ
れと直交する方向のセルアレイ周辺に配置する事により
、制御ゲート線ピッチが十分中さい状態で制御ゲート駆
動図をレイアウトすることができる。また第5図および
第7図の実施例で説明したように制御ゲート駆動回路を
NANDセルアレイの両側に分散配置すれば、制御ゲー
ト線ピッチが小さくても制御ゲート線と金属配線とのコ
ンタクト余裕が十分にとれ、コンタクトのためにレイア
ウト面積が無駄に大きくなることが防止される。
本発明は上記実施例に限られない。例えば実施例では、
制御ゲート駆動回路出力をNANDセルの制御ゲート線
に転送するトランスファゲートとしてDタイプMOSト
ランジスタを用いたが、これはEタイプMOS)ランジ
スタでもよい。その場合の第2図に対応する回路構成を
第18図に示す。EタイプMOSトランジスタをトラン
スファゲートとして用いた場合、制御ゲート駆動回路出
力がこのトランスファゲートでしきい値電圧分電位低下
する。これを防止するため第18図では、昇圧キャパシ
タ15を設けて、トランスファゲートの制御電位を昇圧
している。
制御ゲート駆動回路出力をNANDセルの制御ゲート線
に転送するトランスファゲートとしてDタイプMOSト
ランジスタを用いたが、これはEタイプMOS)ランジ
スタでもよい。その場合の第2図に対応する回路構成を
第18図に示す。EタイプMOSトランジスタをトラン
スファゲートとして用いた場合、制御ゲート駆動回路出
力がこのトランスファゲートでしきい値電圧分電位低下
する。これを防止するため第18図では、昇圧キャパシ
タ15を設けて、トランスファゲートの制御電位を昇圧
している。
また以上の実施例では専ら浮遊ゲートを持つメモリセル
構造のEEFROMを説明したが、本発明はMNOS型
のメモリセルを用いた場合にも同様に適用することが可
能である。
構造のEEFROMを説明したが、本発明はMNOS型
のメモリセルを用いた場合にも同様に適用することが可
能である。
またセルアレイ全体で一つの制御ゲー!・駆動回路を共
用してもよいが、勿論分割しても構わない。
用してもよいが、勿論分割しても構わない。
分割法としては、セルアレイを大きくブロックに分けて
、各ブロック毎に制御ゲート駆動回路を設けるもの、ビ
ット線に沿う方向に番号付けをおこなったとして、その
番号の奇数と偶数でセルアレイを分ける方法、4の剰余
或いは8,16の剰余によってセルアレイを分けてそれ
ぞれに制御ゲート駆動回路を設ける方法等が考えられる
。それらの例を第19図(a)〜(d)に示す。
、各ブロック毎に制御ゲート駆動回路を設けるもの、ビ
ット線に沿う方向に番号付けをおこなったとして、その
番号の奇数と偶数でセルアレイを分ける方法、4の剰余
或いは8,16の剰余によってセルアレイを分けてそれ
ぞれに制御ゲート駆動回路を設ける方法等が考えられる
。それらの例を第19図(a)〜(d)に示す。
また以上の実施例では、メモリセルが8個直列に繋がっ
たものを用いているが、直列接続されるメモリセルの数
は4個、16個等、他の適当な個数でもよい。
たものを用いているが、直列接続されるメモリセルの数
は4個、16個等、他の適当な個数でもよい。
[発明の効果]
以上述べたように本発明によれば、NANDセル型EE
PROMの制御ゲート駆動回路を複数の制御ゲート線で
共用させることによって、NANDセルの利点を活かし
て高集積化したEEFROMを実現することができる。
PROMの制御ゲート駆動回路を複数の制御ゲート線で
共用させることによって、NANDセルの利点を活かし
て高集積化したEEFROMを実現することができる。
第1図は本発明の一実施例のEEPROMの要部構成を
示す等価回路図、 第2図はその要部構成を示す等価回路図、第3図は同じ
くそのNANDセルアレイのレイアウトを示す図、 第4図(a) (b)は第3図のA−A’およびB−B
’断面図、 第5図は他の実施例のEEFROMの要部構成を示す等
価回路図、 第6図はその要部構成を示す等価回路図、第7図は同じ
くそのNANDセルアレイのレイアウトを示す図、 第8図は第1の方法による場合の制御ゲート駆動回路の
要部の具体的構成を示す等価回路図、第9図はその回路
の動作を示す図、 第10図は同じく制御ゲート駆動回路の昇圧回路部の構
成例を示す図、 第11図はその回路の動作を示す図、 第12図は第2の方法による場合の制御ゲート駆動回路
の要部の具体的構成を示す等価回路図、第13図はその
回路の動作を示す図、 第14図は同じく制御ゲート駆動回路の昇圧回路部の構
成例を示す図、 第1.5図はその回路の動作を示す図、第16図は第3
の方法による場合の制御ゲート駆動回路の昇圧回路部の
構成を示す図、第17図はその回路の動作を示す図、 第18図は他の実施例での第2図に対応する部分の回路
構成を示す等価回路図、 第19図(a)〜(d)はセルアレイの各種分割法と制
御ゲート駆動回路の関係を示す図である。 11・・・ロウ・デコーダ、12・・・トランスファゲ
ート、13・・・制御ゲート駆動回路、14・・・昇圧
回路、Ml、M2.・・1MB・・・メモリセル、SD
、SS・・・選択ゲート、CGII、 CG12.・・
・C04g・・・制御ゲート線、5GDI 、5GD2
、・・・GD4 C8I GS2 GS4 選択ゲー ト線。
示す等価回路図、 第2図はその要部構成を示す等価回路図、第3図は同じ
くそのNANDセルアレイのレイアウトを示す図、 第4図(a) (b)は第3図のA−A’およびB−B
’断面図、 第5図は他の実施例のEEFROMの要部構成を示す等
価回路図、 第6図はその要部構成を示す等価回路図、第7図は同じ
くそのNANDセルアレイのレイアウトを示す図、 第8図は第1の方法による場合の制御ゲート駆動回路の
要部の具体的構成を示す等価回路図、第9図はその回路
の動作を示す図、 第10図は同じく制御ゲート駆動回路の昇圧回路部の構
成例を示す図、 第11図はその回路の動作を示す図、 第12図は第2の方法による場合の制御ゲート駆動回路
の要部の具体的構成を示す等価回路図、第13図はその
回路の動作を示す図、 第14図は同じく制御ゲート駆動回路の昇圧回路部の構
成例を示す図、 第1.5図はその回路の動作を示す図、第16図は第3
の方法による場合の制御ゲート駆動回路の昇圧回路部の
構成を示す図、第17図はその回路の動作を示す図、 第18図は他の実施例での第2図に対応する部分の回路
構成を示す等価回路図、 第19図(a)〜(d)はセルアレイの各種分割法と制
御ゲート駆動回路の関係を示す図である。 11・・・ロウ・デコーダ、12・・・トランスファゲ
ート、13・・・制御ゲート駆動回路、14・・・昇圧
回路、Ml、M2.・・1MB・・・メモリセル、SD
、SS・・・選択ゲート、CGII、 CG12.・・
・C04g・・・制御ゲート線、5GDI 、5GD2
、・・・GD4 C8I GS2 GS4 選択ゲー ト線。
Claims (2)
- (1)半導体基板上に電荷蓄積層と制御ゲートが積層さ
れ、電荷蓄積層と基板との間の電荷の授受により書き込
みおよび消去を行う書き替え可能なメモリセルが複数個
直列接続されてNANDセルを構成してマトリクス配列
され、各NANDセルの一端部のドレインが選択ゲート
を介してビット線に接続され、各メモリセルの制御ゲー
トが制御ゲート線に接続されて構成される不揮発性半導
体メモリ装置において、制御ゲート駆動回路は、複数の
制御ゲート線に対して一個設けられ、各制御ゲート駆動
回路の出力はNANDセルの選択ゲート線により制御さ
れるトランスファゲートを介して制御ゲート線に接続さ
れていることを特徴とする不揮発性半導体メモリ装置。 - (2)前記トランスファゲートは、制御ゲート線の配列
に対してその両端部に交互に配置されていることを特徴
とする請求項1記載の不揮発性半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22542989A JP2862584B2 (ja) | 1989-08-31 | 1989-08-31 | 不揮発性半導体メモリ装置 |
US07/532,627 US5043942A (en) | 1989-08-31 | 1990-06-04 | Nand cell type programmable read-only memory with common control gate driver circuit |
DE4018118A DE4018118C2 (de) | 1989-08-31 | 1990-06-06 | Nichtflüchtige Halbleiter-Speichervorrichtung |
KR1019900013632A KR940000899B1 (ko) | 1989-08-31 | 1990-08-31 | 공통제어게이트 구동회로를 갖춘 nand셀형 prom |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22542989A JP2862584B2 (ja) | 1989-08-31 | 1989-08-31 | 不揮発性半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0388200A true JPH0388200A (ja) | 1991-04-12 |
JP2862584B2 JP2862584B2 (ja) | 1999-03-03 |
Family
ID=16829233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22542989A Expired - Lifetime JP2862584B2 (ja) | 1989-08-31 | 1989-08-31 | 不揮発性半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5043942A (ja) |
JP (1) | JP2862584B2 (ja) |
KR (1) | KR940000899B1 (ja) |
DE (1) | DE4018118C2 (ja) |
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JP2005197531A (ja) * | 2004-01-08 | 2005-07-21 | Macronix Internatl Co Ltd | 不揮発性半導体メモリ及びその動作方法 |
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JP2006108510A (ja) * | 2004-10-07 | 2006-04-20 | Toshiba Corp | 半導体記憶装置 |
JP2008091927A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | 微細線幅の導電性ラインを有する半導体素子及びその製造方法 |
JP2008166444A (ja) * | 2006-12-27 | 2008-07-17 | Toshiba Corp | 半導体記憶装置 |
JP2009044080A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2009531798A (ja) * | 2006-03-29 | 2009-09-03 | モスエイド テクノロジーズ インコーポレイテッド | ページ消去を有する不揮発性半導体メモリ |
JP2009272648A (ja) * | 2009-08-13 | 2009-11-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2010539629A (ja) * | 2007-09-14 | 2010-12-16 | サンディスク コーポレイション | コントロールゲートライン構造 |
US7915647B2 (en) | 2006-09-21 | 2011-03-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
JP2011227976A (ja) * | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
US8350309B2 (en) | 1998-03-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
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