JP2001057089A - フラッシュ互換ｅｅｐｒｏｍ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 フラッシュＥＰＲＯＭメモリ装置のスタンダ
ードの標準プロセスと完全に互換性即ち適合性を有する
頁消去可能なＥＥＰＲＯＭを実現する技術を提供する。 【解決手段】 フラッシュ互換ＥＥＰＲＯＭ装置は、第
一フラッシュマトリクスと第二マトリクスとを有してお
り、両者は互いに分離されている基板領域内に形成され
ているセルからなるブロックに分割されている。第二マ
トリクスにおいて、情報は頁毎に編成され、各頁は該マ
トリクスの細分化の該ブロックのうちの１つのメモリセ
ルからなる行内に包含されている。本装置の単一供給電
圧と反対の極性のブーストした電圧が消去フェーズ期間
中に該行デコーダによって選択された単一のワード線へ
印加され、該ブロックの全てのセルの共通ソースに対し
て及び該ブロックの全てのセルを包含する基板の分離領
域に対してブーストした電圧を印加することによって該
情報を頁消去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、頁消去可能なメモ
リブロックのフラッシュＥＰＲＯＭメモリを包含するか
又は付加的な処理段階を必要とすることなしに単一の供
給源を具備するフラッシュＥＰＲＯＭメモリの通常の製
造プロセスと完全に互換性即ち適合性を有する態様で実
質的にＥＥＰＲＯＭメモリのハードウエア機能を具備す
る集積回路に関するものである。

【０００２】

【従来の技術】ターンオンスレッシュホールドを変化さ
せるために電界効果トランジスタ（セル）の分離した
（フローティング）ゲート内に電荷をトラップすること
の原理に基づく非揮発性メモリの開発は、集積化したシ
ステムの寸法が小さいこと、速度及び低電力消費である
ことのレベルを益々増加させる上で従来においても又現
在においても極めて重要である。

【０００３】このようなメモリの開発は、同時に適切な
製造技術を開発すること、及びしばしばセルの完全な構
成体（トランジスタ）のゲート誘電体をも構成する分離
用誘電体を介してフローティングゲート内に電荷を注入
するために実際的に使用することが可能な物理的なメカ
ニズムと深く結びついている。関連性のメカニズムとし
ては、 ※比較的低い酸化物層の場合に動作し且つ強い電界を必
要とする所謂ファウラ・ノルトハイム（ＦＮ）トンネル
動作メカニズム； ※比較的薄い酸化物層及び比較的低い電界の場合に動作
し電荷を維持するために重要であり、非揮発性メモリに
おけるゲート酸化膜スケーリングのより低いレベルを確
立する直接トンネル動作メカニズム（ＤＴ）； ※電気ストレスによって形成される誘電体内の電荷トラ
ップによって助けられ且つ多数回のプログラミング即ち
書込及び消去サイクルが行われるＥＥＰＲＯＭセル及び
フラッシュセルにおける電荷損失の主要なメカニズムを
表すトンネル動作メカニズム（ＩＮ）； ※充分な範囲の誘電体厚さ及び電界強度にわたって動作
するホットチャンネルキャリア注入メカニズム、等であ
る。

【０００４】勿論、上述したメカニズムは、最後のもの
を除いて、フローティングゲートから電荷を抽出するた
め、即ちセルを消去するためにも理論的に使用すること
が可能なものであるが、電圧レベルはセルの物理的・電
気的構造と適合性を有するものでなければならない。フ
ローティングゲートの充電及び放電メカニズムは、メモ
リセル及びオーバーヘッド回路の構造、特に書込、読取
及び究極的にはメモリの消去回路に関して影響を与え、
読取りのために必要とされる条件の他に、メモリ内に格
納するデータのプログラミング及び究極的に消去のため
に必要な電圧及び電流レベルの個別的な精密な条件を必
要とすることが明らかである。

【０００５】所謂ＥＰＲＯＭメモリの場合におけるよう
にメモリ全体を再プログラムすることの必要性なしに単
一の「ワード」（ここでは、例えば８，１６，３２等の
ある数のビットから構成される情報単位を表すことを意
図している）だけメモリの内容を変更させることの必要
性、従って、他のメモリセルの情報内容を変化させるこ
となしにある選択したセルを消去することの必要性は、
所謂ＥＥＰＲＯＭ又はＥ²ＰＲＯＭセル、即ち電気的に
消去可能プログラム可能リードオンリメモリを開発する
こととなった。典型的に、フローティングゲートを充電
し且つ究極的にその中に格納されている電荷を放電させ
るために制御ゲートと容量結合しているフローティング
ゲート及び半導体基板をバイアスすることの必要性に関
連している問題は、薄いトンネル動作酸化膜を介して基
板のドレイン領域とフローティングゲートとの間の容量
結合ゾーンを設けることによって満足されている。この
ようなトンネル動作用ウインドウを介して、消去フェー
ズ及びプログラミングフェーズの両方の期間中に分離さ
れているゲートからドレイン領域の電子の流れが、１つ
の極性又は反対の極性の充分に高い電圧を印加すること
によって所謂ファウラ・ノルトハイムトンネル動作メカ
ニズムによって発生する。

【０００６】公知の如く、ＥＥＰＲＯＭメモリのバイト
毎の消去可能性は、メモリセルマトリクスの寸法を犠牲
にしており、これらのセルは各セルと関連して選択トラ
ンジスタを組込むことを必要としているので、同一の製
造技術の場合にＥＰＲＯＭセルの３倍乃至４倍の大きさ
である。公知のＥＥＰＲＯＭメモリの製造プロセスは、
ＥＰＲＯＭプロセスよりも著しく複雑であり、且つＥＥ
ＰＲＯＭメモリは電圧倍増器を組込むことのみならずよ
り複雑なオーバーヘッド回路を必要とする。

【０００７】製造技術の改良により１００Åよりも著し
く小さい酸化膜の平均厚さへ、欠陥が発生しないことを
信頼性を持って確保しながら分離されているゲートと単
結晶シリコン基板との間の絶縁用酸化膜の最小厚さを更
に減少させることが可能とされている。

【０００８】誘電体との界面における電位障壁に打ち勝
つことが可能であり、その後に電界によってフローティ
ングゲートに向かって吸引される高エネルギ（ホット）
エレクトロンからなる電流をシリコン内に発生させるの
に適した強い電界をセルのチャンネル領域内に発生させ
るために、ゲート電極（制御ゲート）を充分に高い正の
電圧（例えば、１２Ｖの程度）及びドレインを約６Ｖの
電圧でバイアスさせることによって、分離したゲート内
へホットチャンネルエレクトロンを注入されるメカニズ
ムを介してフラッシュセルをプログラムすることが可能
である。

【０００９】ゲート誘電体の厚さが極めて薄いので、他
方の電極を接地に位置しながら比較的高い電圧（製造技
術に依存して最大で１２Ｖ）をソースへ印加することに
よって、フローティングゲートへ注入されるエレクトロ
ン即ち電子はファウラ・ノルトハイムトンネル動作メカ
ニズムに従ってその薄い誘電体を横断し且つメモリの消
去フェーズ期間中にソース領域において「放電」するこ
とが可能である。

【００１０】ＵＶ光へ露光させるためにプリント回路基
板から脱装することなしにメモリ装置を電気的に消去す
ることの可能性はＥＰＲＯＭメモリの最も厳しい問題を
解消している。このような制限を解消することによっ
て、ＥＰＲＯＭメモリの全ての本質的な利点、例えば極
めて小型であること、速度及びとりわけ低コストである
ことは極めて広範な適用分野を広げている。一方、通
常、フラッシュメモリはブロック消去可能なものである
ために、消去フェーズ期間中に、他のものよりもより速
い幾つかのセルが過剰消去され且つ負のスレッシュホー
ルド電圧をとる可能性がある。メモリセルは選択トラン
ジスタを有しているものではないので、このように過剰
消去されたセルが存在することは読取エラーを発生させ
る。実際に、読取フェーズは、他の全てのワード線を接
地した状態で選択したワード線へ正の電圧を印加し且つ
選択したビット線によって吸収される電流を検証するこ
とによって行われ、過剰消去されたセルはそのワード線
が接地されている場合であっても電流を供給し、同一の
ビット線のその他の全てのセルが「０」としてプログラ
ムされている場合であっても「１」として読取らせる。
このために、フラッシュメモリの消去プロセスは本質的
に臨界的なものであり且つ、通常、セルの幾つかを不本
意に過剰消去することを回避するために、メモリの全て
のセルの消去を完了するまで一連の消去バイアスパルス
とそれに続く検証とによって実施される。

【００１１】消去フェーズを完了すると、選択トランジ
スタが設けられており消去されたセルの読取電流はセル
のスレッシュホールド電圧によるものではなく選択トラ
ンジスタによって供給することの可能な電流によって決
定されるＥＥＰＲＯＭセルの場合と異なり、個々のフラ
ッシュＥＰＲＯＭセルは一様及び一定でないスレッシュ
ホールド電圧値を取り、それはある変動範囲内にある。
換言すると、セルのスレッシュホールド値にはバラツキ
があり、そのバラツキの範囲は製造プロセスのパラメー
タに関連している。このようなセルのスレッシュホール
ド値のバラツキはメモリのオーバーヘッド回路によって
考慮されるものでなければならない。

【００１２】このフラッシュＥＰＲＯＭメモリの欠点を
解消するために、特定のセル構造が提案されおり、その
場合に、メモリの各制御ゲート線（ワード線）はその行
のセルの関連するフローティングゲート上のその幅の一
部に対してのみ上側に存在しており（それは容量結合さ
れている）、一方他の部分は各々がその行の夫々のセル
の構造と関連している複数個の選択トランジスタのゲー
トを構成している。このように、寸法が小型であること
を犠牲するものであるが、１個の選択トランジスタが各
セルと関連しており、従ってメモリアレイの消去が実施
されると全てのセルのスレッシュホールド値は実質的に
一様なものとなる。この技術は１９８７年２月２５日の
ＩＥＥＥ国際ソリッドステート回路会議において発表さ
れたＧｅｏｒｇｅ Ｓａｍａｃｈｉｓａ、Ｃｈｉｅｎ−
Ｓｈｅｎｇ Ｓｕ、Ｙｕ−Ｓｈｅｎｇ Ｋａｏ、Ｇｅｏ
ｒｇｅ Ｓｍａｒａｎｄｏｉｕ、Ｔｉｎｇ Ｗｏｎｇ、
Ｃｈｅｎｍｉｎｇ Ｈｕによる「二重ポリシリコン技術
を使用した１２８ＫフラッシュＥＥＰＲＯＭ（Ａ １２
８Ｋ Ｆｌａｓｈ−ＥＥＰＲＯＭ ｕｓｉｎｇ Ｄｏｕ
ｂｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇ
ｙ）」という題名の文献において記載されている。

【００１３】フラッシュＥＲＰＲＯＭメモリの低コス
ト、速度及び小型性にも拘わらず、頻繁に変更される
（アップデートされる）ことを必要とするデータを格納
するフラッシュＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ
ブロック（典型的に、より低い容量のもの）と関連付け
ることを必要とするこのようなメモリの幾つかの特定の
適用例が存在している。

【００１４】これらの条件は、通常、永久的な態様で格
納されるデータの小さい部分のみが頻繁にアップデート
されることが必要であるに過ぎず、一方大部分のデータ
は時間と共に変化しないものとされているか又は比較的
長い期間においてのみ修正されるか又は例外的なイベン
トの場合にのみ修正されるものであるシステムにおいて
通常発生する。この種類の状況は自動制御、調整、自己
診断システムの分野においては一般的なことであり、該
システムは自動車産業及び同様の産業において益々使用
されており、その場合に、ある動作パラメータ等の値の
テスト、維持、修正に関して周期的にデータを修正／ア
ップデートすることが必要である。

【００１５】ブロック消去可能なフラッシュＥＰＲＯＭ
メモリはこれらの市場の要求を満足するために提案され
ている。これらの技術のうちの１つによれば、メモリの
ブロック消去の可能性は、ソース線（拡散部）をセグメ
ント化し、ソース線の異なる部分又はセグメントが相互
接続態様で接続される更なる次数のメタリゼーション線
を実現し、且つ消去すべきメモリブロックを選択するた
めの付加的なデコーダによって得られている。このよう
な技術は米国特許第５，２８９，４３２号に記載されて
いる。

【００１６】これらのシステムは最適な方法でユーザの
異なる条件を満足するのには本質的に柔軟性がなく、且
つメタリゼーションレベルの数が増加されており且つ同
一のレベルの線の間での交差点において多数の「クロス
オーバー」を実現することのために、メモリのレイアウ
トを著しく複雑なものとさせることを暗示している。多
くの場合において、同一のチップに典型的により容量の
大きいフラッシュＥＰＲＯＭメモリを包含しており、従
って２つの別個のメモリ装置を使用することの必要性を
回避しており、適切な寸法のＥＥＰＲＯＭメモリブロッ
クを実現することによって最適な方法でユーザの要求を
満足することが可能である。

【００１７】構造的な差及びオーバーヘッド回路の電圧
レベル及び電流能力の点での異なった条件のために、同
一の装置においてフラッシュＥＰＲＯＭメモリとＥＥＰ
ＲＯＭメモリとを互換性を持って集積化することの困難
性は公知である。互換性即ち適合性の問題は、単一供給
源製造プロセスの場合により顕著であり、従って、プロ
グラミング（書込）フェーズ及び消去フェーズ期間中に
必要とされる比較的高い電圧を発生するために電荷ポン
プ回路及び電圧倍増器をメモリ装置上に集積化させるこ
とを必要とする。

【００１８】必要に応じて製造プロセスを複雑なものと
させ（多数の付加的なマスキングステップを使用するこ
とにより）及び必要とされる場合に２つの異なるメモリ
の書込、読取及び消去フェーズ期間中に必要とされる異
なる電圧を発生するための回路を複製し又は多数設ける
ことによって互換性の問題が解消されると仮定する場合
であっても、このような複雑なプロセスの歩留まり、従
って装置コストは落胆するようなものである。擬似ＥＥ
ＰＲＯＭ性能（装置機能性）を提供する解決であって
も、異なるサポート上のデータを瞬時にシフトさせ、前
に消去したフラッシュＥＰＲＯＭメモリ内においてそれ
らを補正又はアップデートし且つ再書込することに基づ
くソフトウエア方法を使用することによってフラッシュ
ＥＰＲＯＭメモリを実質的に実現するものであるが、シ
ステムマイクロプロセサに対して必要とされるかなりの
時間の点で厄介なものである。本願出願人の欧州特許出
願ＥＰＡ０７０４８５１号において、ＥＥＰＲＯＭメモ
リ互換性フラッシュＥＰＲＯＭが記載されている。この
欧州特許出願に開示されている発明によれば、通常のメ
モリアーキテクチャに従って複数個のワード線及びビッ
ト線を介して個別的に選択可能（プログラミング及び読
取フェーズ期間中に）な行及び列の形態で編成したフラ
ッシュＥＰＲＲＯＭセルマトリクスを使用することによ
ってバイト毎に消去可能なメモリ（ＥＥＰＲＯＭ）が実
現されている。

【００１９】セルをプログラミング（書込）及び消去す
るメカニズムは通常のフラッシュＥＰＲＯＭセルのもの
と同じであり、即ち、プログラミングフェーズにおいて
は、ドレイン拡散部に近いゾーンにおいて行われるセル
のフローティングゲートへのチャンネル領域からのホッ
トエレクトロンの注入メカニズム、及び消去フェーズに
おいては、ソース領域上のフローティングゲートのオー
バーラップゾーンにおいて行われるファウラ・ノルトハ
イムトンネル動作メカニズムである。メモリのバイト毎
の消去可能性は、バイト選択トランジスタを有する補助
バイト選択構造を実現することによって与えられ、その
電流端子は共通してあるバイトを構成するマトリクスの
１つの行のセルのソースが接続しており、且つ他方の電
流端子はオーバーヘッド回路によって個別的に選択可能
な複数個のソースバイアス線の夫々の線へ接続してい
る。マトリクスの同一の行に沿って配列されている全て
のバイト選択トランジスタは、それらのゲートはメモリ
マトリクスの同数のワード線における複数個の選択線の
夫々の線を介して共通的に駆動される。

【００２０】バイト消去動作は、消去すべき選択された
バイトのメモリセルのソースへ直列接続されているバイ
ト選択トランジスタを介してバイアスすることによって
行われ、該セルのソース及び相対的ワード（その行の全
てのセルの制御ゲート）は該セルのフローティングゲー
トからそれらの夫々のソース領域へ電子のＦＮトンネル
動作電流を発生するのに適した電圧が与えられ、一方該
電圧を分割する。実際に、ワード線に対して同一のワー
ド線の他の選択されなかったメモリセル上にソフト消去
動作減少を発生させるのに不充分な値を有する負の電圧
を印加し、一方、選択トランジスタを介してソースへは
「相補的な」正の電圧、即ち制御ゲートへ印加されるべ
き負のトンネル動作用電圧の絶対値と比較した場合に比
例的に減少される電圧（フローティングゲートセル構造
の容量比で乗算される）を印加する。消去フェーズ期間
中に、セルのドレインは接地させるか又はフローティン
グのままとすることが可能である。

【００２１】フラッシュセルのコンパクト性を向上させ
ながら製造技術における継続する改善は、一方におい
て、メモリブロックの消去動作が隣接するブロック内の
データを消失させることがないように、分離タブ（所
謂、トリプルウエルアーキテクチャ）において互いに分
離されている個別的に消去可能なブロックにおいて全体
的なフラッシュメモリの分離を必要とさせる。細分化ブ
ロック（マトリクス細分性）の寸法は分離構造を設ける
ために必要とされるシリコン面積の増加と記録されてい
るデータのリフレッシュ動作を必然的に包含せねばなら
ない消去動作に対して必要な時間との間の妥協を元にし
て確立される。この別個のタブ内に実現されている電気
的に分離されたブロック内に分割されている更なるコン
パクト即ち小型なマトリクスアーキテクチャに向けての
進化は、あるフラッシュメモリブロックの全てのセルの
チャンネル領域をホイストするタブを正バイアスし該タ
ブを隣接するタブから電気的に分離する可能性のため
に、フラッシュメモリセルを消去するためにセルソース
領域上のフローティングゲートの適宜のオーバーラップ
ゾーン上でファウラ・ノルトハイム（ＦＮ）トンネル動
作メカニズムの代わりにフローティングゲートから該セ
ルのチャンネル領域へのトンネル動作（ＦＮ）メカニズ
ムを使用することを可能とする。更に、チャンネル消去
動作は吸収される電流を減少させることを暗示し、且つ
傾斜ソース結合の必要性を取除いているのでセルのゲー
ト長をスケールダウンすることを可能としている。この
ようなチャンネル・ゲート手法に従うソース・ゲート種
類の代わりにファウラ・ノルトハイムトンネル動作技術
による消去動作態様の変化は、前述した欧州特許出願Ｅ
ＰＡ０７０４８５１号に記載されている技術的解決方法
を動作不能なものでないとしても、少なくとも製造プロ
セスにおいての重要なる変化及び付加的なマスクを使用
することを必要とし、その後者は２つの実質的に異なる
種類のメモリセルの性能を最適化し、従って、夫々の製
造プロセスからのある逸脱を導入する。

【００２２】製造プロセスの技術的な進化が、フラッシ
ュＥＰＲＯＭメモリ装置のスタンダードな製造プロセス
と完全な互換性即ち適合性を有する態様でハードウエア
を介してＥＥＰＲＯＭメモリ機能を実現する目的を再び
提案していることは自然の成り行きである。

【００２３】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、新世代のフラッシュＥＲＰＯＭメモリ装置
のスタンダードの標準プロセスと完全に互換性即ち適合
性を有する頁消去可能なＥＥＰＲＯＭを実現する技術を
提供することを目的とする。

【００２４】

【課題を解決するための手段】頁毎のＥＥＰＲＯＭ機能
（消去機能）で、１頁が分離されているタブ内において
実現されているメモリブロックの単一の行の情報内容と
一致している点は、一時的な格納バッファを使用する必
要性なしにハードウエアを介して実現することが可能で
ある。バイト毎に消去可能であることを必要とする適用
例においては、単一の頁に制限されている容量のバッフ
ァレジスタ（典型的に、ＳＲＡＭレジスタ）を使用する
ことが必要である。

【００２５】実質的に、本発明は、フラッシュＥＲＰＯ
Ｍメモリブロックを消去するために使用される技術と比
較した場合にＥＥＰＲＯＭメモリブロックを消去する異
なる技術を使用することに基づいており、それは、レイ
アウトに関する限り、有益的なことにほぼ同一である。

【００２６】２つの異なる種類のメモリブロックに属す
るセルに対する消去メカニズムが同一であるが、夫々の
オーバーヘッド回路は２つの種類のブロックに対して異
なるものである。フラッシュＥＰＲＯＭメモリブロック
の全てのセルは、典型的に、基板（１つのブロック内に
含まれる全てのメモリセルに共通な分離された本体領
域）ヘ、該セルの共通ソース及びドレインの端子へ正の
電圧を印加し、且つＥＥＰＲＯＭメモリブロックの場合
には全てのワード線へ負の電圧を印加することによって
一体的に消去されるが、該負の電圧は消去されるべきセ
ルのうちの単一のワード線へ印加される。このように、
ＥＥＰＲＯＭブロックの全ての他の行のセル内に記憶さ
れているデータは失われることはない。

【００２７】ＥＥＰＲＯＭブロックの各行が編成された
データの１頁と一致する場合には、バッファとしてＲＡ
Ｍレジスタを必要とすることなしに頁毎の消去動作のＥ
ＥＰＲＯＭ機能を実現することが可能である。

【００２８】一方、特定のアプリケーションがバイト毎
の消去可能性を必要とする場合には、ＥＥＰＲＯＭブロ
ックの各行の上に存在するセルの数と同一のセルの数に
よって構成されるＲＡＭバッファレジスタで充分であ
る。

【００２９】本発明方法によれば、バイト毎の又は頁毎
のアップデート動作は選択した行（頁）の消去動作及び
再書込動作に制限されるものではない。実際に、ＥＥＰ
ＲＯＭブロックの他の行は１つ又は幾つかの行を順番に
消去動作する期間中にその中に格納されているデータを
失うものではないが、それらは共通基板の正の電圧での
バイアス動作によって電気的ストレスを受ける。消去動
作及び再書込動作サイクルによって発生されるこのよう
なストレスはデータ損失を発生する場合があり、特に、
「０」のデータ損失、即ち論理０情報内容を有するセル
の「プログラムされた」状態の劣化を発生する。不当な
損失に対処するために、ＥＥＰＲＯＭブロックにおける
各バイト毎の又は頁毎の消去動作及び再プログラミング
サイクルの後に、該ブロックの全てのゼロは、消去動作
及び究極的な再書込動作が行われなかった全ての頁
（行）の全てのバイトを読取且つ再書込することによっ
て再確認される。

【００３０】ゼロリフレッシュ動作は特定の適用例にお
いて許容可能な最長の消去時間を考慮して、ＥＥＰＲＯ
Ｍブロックが有することの可能な最大寸法を支配する。

【００３１】ＥＥＰＲＯＭブロックに対して許容される
消去時間は、通常、フラッシュＥＰＲＯＭブロックの消
去電圧に対して通常必要とされるものよりも約１桁低い
ものであるので、フラッシュＥＰＲＯＭにおいて使用さ
れているものよりも一層高い電圧をオプションとしてＥ
ＥＰＲＯＭブロックにおいて使用することが可能であ
り、更に、より有益的な容量比を有するセルを消去処理
の速度を向上させるためにＥＥＰＲＯＭブロックにおい
て使用することが可能である。

【００３２】本発明のメモリアーキテクチャの上に示し
た特徴が共存する結果は、「細分性」、即ちフラッシュ
メモリ部分とＥＥＰＲＯＭメモリ部分の両方が分割され
ている「トリプルウエル」分離型ブロックの寸法が１つ
の消去再プログラミングサイクル（全体的なメモリブロ
ックのゼロをリフレッシュする動作を含む）を完成する
のに必要な時間によって確立される最大制限に到達する
まで著しく粗いものとすることが可能であるという点で
ある。ゼロリフレッシュ動作を使用することによって過
剰に細かいものではない細分性を使用することの可能性
は、より臨界性の少ないレイアウトとすることを可能と
し且つ優れた信頼性を確保しながら著しくコストを減少
させる。

【００３３】特に、二重機能性が同一の装置において得
られ、２つのタイプのメモリブロックの寸法（格納容
量）が異なる可能性を除いて、フラッシュＥＰＲＯＭ機
能性を有するブロックとＥＥＰＲＯＭ機能性を有するブ
ロックの両方に対して電気的な観点から実質的に同一の
ままであるメモリセルのレイアウトを有するものであ
る。ＥＥＰＲＯＭ機能性の実現は、分離構造の数をコス
トの観点からは許容不可能なレベルのものとさせる単一
の頁によるか又は単一バイトによる「細分性」（セルの
分離されたブロックの寸法）を課すものではない。

【００３４】

【発明の実施の形態】比較目的のために、図１におい
て、集積回路の構造的詳細の最小画定幅が０．３５μｍ
である市販されている装置の一般的な製造プロセスに従
うフローティングゲートフラッシュメモリセルの構造
と、最小画定幅が０．２５μｍに減少されている更なる
技術的に洗練されている将来市販される装置のフローテ
ィングゲートフラッシュメモリセルの構造が夫々概略的
に示されている。次世代セルの構造においては、ソース
及びドレイン拡散Ｓ及びＤの深さ及びゲート誘電体の厚
さ及びフローティングゲートＦＧと制御ゲートＷ（ワー
ド線）との間のポリ間誘電体の厚さは比例的に減少され
ている。

【００３５】フラッシュメモリアレイを複数個のセクタ
又はブロックへ分割することの必要性は、単一の装置の
格納（記憶）容量がより大きい場合に増加する。その分
割は、所謂二重ウエル構造を形成することによって半導
体基板の他の領域から電気的に分離されているウエル領
域Ｂ（セルの共通本体）内部にブロックの全てのセルを
構成することによってより差し迫ったものとなりより効
果的なものであり、その場合に、Ｂ領域は基板の導電型
と同一であり領域Ｂの導電型と反対の導電型の分離領域
ＩＳＯによって残りの基板から電気的に分離される。

【００３６】例示的な目的のために、単一のセルの構造
を基板の分離したＢ領域内に示してあるが、実際には、
各分離領域内側に、格納可能なデータのある容量のメモ
リブロックを構成するためにセルの行及び列のマトリク
ス又はアレイにおける標準的な態様で編成されたある数
のメモリセルが形成される。

【００３７】比較目的のために、夫々の消去及び書込技
術を図２に示してある。電圧値は例示的なものであっ
て、ある０．３５μｍ製造技術及びある０．２５μｍ製
造技術との互換性即ち適合性を反映している。

【００３８】図２の技術を比較することによって理解さ
れるように、現在の０．３５μｍライン幅の装置におい
ては、基板は書込フェーズ及び消去フェーズの期間中の
両方において接地電圧ＧＮＤに維持されるが、０．２５
μｍライン幅の新しい装置の場合には、メモリブロック
の分離が該ブロックのセルの本体領域Ｂを正の電圧でバ
イアスすることを可能とさせる。

【００３９】消去フェーズ期間中に本体領域をこのよう
な正の電圧でバイアスすることは、ワード線Ｗをフロー
ティングゲートＦＤに対して、従って、セルのチャンネ
ル領域に対して容量結合させるデリケートなポリ間誘電
体層に発生する電気的ストレスを好都合に再分布させる
ことを可能とし、該誘電体を介しての電荷転送プロセス
の適切な速度を確保している。

【００４０】電荷転送メカニズムは両方の場合において
同じままであり、即ち、書込フェーズにおけるフローテ
ィングゲートＦＧ内への電荷注入メカニズムはチャンネ
ルホットエレクトロン（ＣＨＥ）を介してのものであ
り、一方書込フェーズにおいては、フローティングゲー
トＦＧの放電メカニズムはファウラ・ノルトハイウム
（ＦＮ）トンネル動作メカニズムである。然しながら、
０．２５μｍ技術構造に対するアルゴリズムの場合に
は、電荷転送はセルチャンネル領域を介してフローティ
ングゲートＦＧから発生し、一方、０．３５μｍ技術構
造の場合には、それはフローティングゲートＦＧからソ
ース領域Ｓへ発生し且つフローティングゲートＦＧの端
部の充分下側に拡散分布を横方向に拡大させるために二
重拡散ソースを必要とする。

【００４１】０．２５μｍ技術の書込フェーズを記述す
るアルゴリズムは、領域Ｂを接地電圧に維持する代わり
に約−１Ｖの負の電圧を領域Ｂヘ印加し、従って多少修
正した態様で、制御ゲート（ワード線）Ｗ及び相対的ビ
ット線（ドレイン）ヘ印加される電圧を分割することに
よって更に改善することが可能である。

【００４２】実際に、ブロックの全てのセルの共通基板
領域へ比較的小さな負の電圧を印加し、且つビット線
（ドレイン）ヘ印加される電圧及びワード線（制御ゲー
ト）ヘ印加される電圧を等しい量だけ減少させることに
よって、フローティングゲートＦＧにおける電荷注入の
メカニズムは高速化され、従ってプログラミング時間を
減少させることが判明した。

【００４３】図２の夫々の技術において、セルに対する
書込電圧の２つの概略的な印加技術が示されている（そ
のうちの１つは括弧内）。

【００４４】本発明の基本的な側面によれば、単一メモ
リ装置はフラッシュＥＰＲＯＭ機能性を有するフローテ
ィングゲートメモリセルからなる第一マトリクスを包含
しており、それはマトリクスの細分化のある数のブロッ
クに従来技術によって実現されており、各ブロックは、
従来のアーキテクチャの夫々の階層的アドレスデコード
構造によって選択された複数個のワード線及びビット線
を介してアドレスされるある数のビットからなるある数
のバイトに編成されている。この装置は、従来のタイプ
の階層的アドレスデコード構造によって選択される複数
個のワード線及びビット線を介してアドレスされるある
数のビットのある数のバイトに各ブロックが編成されて
いるある数のマトリクス細分化ブロックに実現されてい
るＥＥＰＲＯＭ機能性を具備するフローティングゲート
メモリセルからなる第二マトリクスを包含している。

【００４５】少なくとも電気的観点から、各分離された
ブロックの行及び列におけるセル及びその構成は実質的
に同一であり、従って、完全に製造プロセスの点で互換
性を有している。

【００４６】レイアウトもフラッシュＥＰＲＯＭ機能性
を及びＥＥＰＲＯＭ機能性を夫々有するメモリセルから
なる２つのタイプのブロックにとって実質的に同様であ
り、且つ補助アドレス回路も実質的に同様である。好適
には、これらの回路は、図３において一般的な態様で示
した技術に従って、メインのワード線からローカルの行
デコーダへ及び同様にメインのビットデコーディングか
らローカルのコラムデコーティングへカスケードデコー
ド動作を行う所謂階層的タイプのものである。

【００４７】単一セルをアドレスするための階層的デコ
ーティング回路の詳細な説明は本発明の基本的な側面の
完全な例示のために必要なものではなく、且つ当業者に
公知の如くメモリマトリクスのセルをアドレスするため
の効率的な回路を実現する主題に関しては豊富な文献が
存在している。フラッシュＥＰＲＯＭ機能性を有するメ
モリブロックにおいて及びＥＥＰＲＯＭ機能性を有する
メモリブロックにおいて記憶されているデータの消去、
書込及び読取アルゴリズムの条件を満足する限り、任意
のアドレスアーキテクチャを本発明装置において使用す
ることが可能である。

【００４８】本発明の好適実施例によれば、ＥＥＰＲＯ
Ｍ機能性は、ＥＥＰＲＯＭ機能性を有するメモリマトリ
クスにおける情報を頁に編成することにより完全にハー
ドウエアを介して得られ、各頁の情報内容は１つのブロ
ックの複数個のメモリセルからなる単一の行内に包含さ
れる。相対的な階層的デコーティング構造が、消去フェ
ーズ期間中に消去すべき情報の頁に対応するブロックの
単一のワード線を選択することが可能な行デコーダを有
しており、該ブロックのその他の頁（行）内に包含され
る情報は不変のまま残存させる。

【００４９】次の２つの表はフラッシュＥＰＲＯＭメモ
リブロック及びＥＥＰＲＯＭブメモリロックの書込及び
消去性能を示している。

【００５０】

【表１】

【００５１】

【表２】

【００５２】第一のオプション及び別のオプション（括
弧内に示された電圧）に従う電圧値は完全に例示的なも
のであって、現在の製造技術に基づく実際に好適な値に
対応している。当然、電圧値の選択に依存して、外部印
加供給電圧から異なる電圧を発生するために専用の適宜
の電荷ポンプ回路が使用される。

【００５３】２つのタイプのメモリブロックに対するバ
イアス条件を比較することによって、ＥＥＰＲＯＭブロ
ックの他の頁に書込まれている情報を不変のままとしな
がら、消去すべきデータの頁に対応する単一の行のワー
ド線（制御ゲート）ヘ負の電圧を印加するために夫々の
行デコーダによって行が個別に選択されるＥＥＰＲＯＭ
機能性を有するメモリブロックの消去アルゴリズムを除
いて、これらの技術は実質的に同一である。

【００５４】消去すべき行の選択は、ローカルな行デコ
ーダ回路によって行われる。例えば、デコーダ回路は
「ブロックの行サブグループの選択的消去が可能なフラ
ッシュＥＥＰＲＯＭメモリ装置用の行デコーダ（Ｒｏｗ
ｄｅｃｏｄｅｒ ｆｏｒ ａＦＬＡＳＨ−ＥＥＰＲＯ
Ｍ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｗｉｔｈ ｐｏｓｓ
ｉｂｉｌｉｔｙ ｏｆ ｓｅｌｅｃｔｉｖｅ ｅｒａｓ
ｉｎｇ ｏｆ ａ ｒｏｗ ｓｕｂｇｒｏｕｐ ｏｆ
ａ ｂｌｏｃｋ）」という名称の同一出願人の出願によ
る１９９７年１１月２６日に出願した特許出願ＥＰ９７
８３０６２５．６に記載されている構造を有することが
可能である。

【００５５】勿論、本発明に基づく場合であっても、よ
り多くの行又は頁の情報を同時的消去のために選択する
ことが可能である。

【００５６】本発明方法の基本的に側面に基づけば、Ｅ
ＥＰＲＯＭマトリクスの細分化のあるブロックの１つ又
はそれ以上の行の消去動作は、論理０を有しているブロ
ックの全てのメモリセルの「プログラムされている」状
態の確認即ちリフレッシュ動作によって完了され、該ブ
ロックの消去されないセルのプログラムされた状態が劣
化する可能性を取除いている。消去されなかったセルの
プログラミング状態の段階的な劣化のために情報が失わ
れる可能性、即ちそのブロックの１つ又はそれ以上の行
の消去動作期間中に被る繰返しの電気的ストレスのため
にプログラムされているセルのフローティングゲートの
電荷の部分的な喪失は実効的に防止される。

【００５７】１つ又はそれ以上の頁のデータの消去動作
の終わりにおいてブロックの全ての消去されない頁にお
けるゼロ確認即ちリフレッシュ動作は、消去されない頁
の全てのバイトを読取り且つ論理０を有する全てのセル
を書込むことによって実行される。

【００５８】ブロックの全ての０を確認することに制限
されているこのようなリフレッシュ動作は、明らかにあ
る時間を必要とし、それは該ブロックの１つ又はそれ以
上の行（頁）の消去動作によって取られる時間へ加えら
れ、消去動作のために必要な全体的な時間を与える。

【００５９】この全体的な消去時間に課される制限は、
各ＥＥＰＲＯＭブロックの最大寸法を決定する唯一の拘
束条件となる。

【００６０】実際に、このタイプのメモリ装置の通常の
適用の場合には、消去動作の全体的な時間拘束条件は数
ミリ秒の程度であることを考慮すると、ブロック内のＥ
ＥＰＲＯＭ機能性を有するメモリ部分即ちマトリクスを
数キロバイト（Ｋｂｙｔｅ）の寸法で実現することが可
能であり、即ち従来のアプローチの場合におけるように
単一頁細分性と比較して、経済的な犠牲が著しく低い細
分性である。

【００６１】図６はフラッシュＥＰＲＯＭマトリクス６
００ＡとＥＥＰＲＯＭマトリクス６００Ｂの両方を包含
する本発明の集積回路の１例のブロック図を示してい
る。これらのマトリクスの各々は、行デコーダ６０１Ａ
／６０１Ｂ、共通ソース６０２Ａ／６０２Ｂデコーダ、
列マルチプレクサ６０３Ａ／６０３Ｂ、センスアンプ６
０４Ａ／６０４Ｂ、プログラミングスイッチ６０５Ａ／
６０５Ｂ、列デコーダ６０６Ａ／６０６Ｂからなるアレ
イを有している。

【００６２】通常、これらのコンポーネントは従来の種
類のものとすることが可能であり、且つ、好適には、ブ
ーストされているか否かに拘わらず種々の電圧の供給源
への接続を除いて階層的アーキテクチャを有することが
可能であり、且つ、アドレスされたビット線及びワード
線以外に、ソース及び本体（ブロックの分離された領
域）コンタクトをバイアスするために上述し且つ夫々の
表に示したように、本発明の方法に従って書込及び消去
動作を実行するのに必要な適宜の符号のものとすること
が可能である。

【００６３】各メモリマトリクスはアドレスバス６５０
に対して及びデータバス６４０に対してインターフェー
スされている。データバス６４０は論理命令インターフ
ェース６３０に対してインターフェースされており、該
インターフェース６３０は消去／書込制御論理６２０に
対してインターフェースされている。

【００６４】消去／書込制御論理６２０は、通常負及び
正の電圧を発生するための電荷ポンプ回路と関連する電
圧調整器とを包含しており所要の電圧を発生する回路６
１０を駆動する。回路６１０によって発生された本装置
の供給電圧の符号と反対の符号であり及び／又はブース
トされた電圧はプログラミングスイッチ６０５Ａ／６０
５Ｂへ、行デコーダ６０１Ａ／６０１Ｂへソースデコー
ダ６０２Ａ／６０２Ｂへ、且つ適宜のコンタクトによっ
て、メモリマトリクスの細分化の異なるブロックの分離
した基板へ供給される。

【００６５】好適には、ＥＥＰＲＯＭ機能性を有するブ
ロックの頁毎（行毎）の消去用アルゴリズムは、フラッ
シュＥＰＲＯＭブロックに使用する消去用アルゴリズム
と異なるものであって、その場合に、そのブロックのセ
ルが消去テストを検証するまで、増分的に長い期間の間
フラッシュＥＰＲＯＭブロックの場合におけるように消
去用電圧が印加されることはない。このような典型的な
消去方法は装置の履歴に依存して装置毎に異なる消去時
間を決定し、且つこのようなシステムはＥＥＰＲＯＭ機
能性を有するメモリの消去用の使用と互換性即ち適合性
を殆ど有するものではない。ＥＥＰＲＯＭマトリクスの
ブロックは、好適には、段階的に増加するレベルの消去
電圧からなるパルスのシーケンスを印加することによっ
て、且つ各パルスの後に消去チェックを実施することに
よって頁毎に消去される。このような方法は「過剰消
去」を回避し且つ処理のバラツキ及び消去サイクルの履
歴に起因する消去時間のバラツキを著しく減少させる。

【００６６】本発明方法及びアーキテクチャは、完全に
ハードウエアを介して、メモリアレイの細分化の決定し
たブロックの一列のセルの情報内容と一致するデータの
頁によって消去可能なＥＥＰＲＯＭ機能性を有するメモ
リアレイを提供している。

【００６７】それにも拘わらず、適用例がバイト毎の消
去可能性を必要とする場合には、そのことは、ハードウ
エアを介して部分的に達成可能であるに過ぎず、且つ修
正したデータでアップデート可能なＲＡＭバッファ内に
頁全体の情報（例えば、メモリセルの単一の選択した行
に包含されているバイト）を読取り且つコピーすること
からなるソフトウエアの労作が必要とされる。

【００６８】この種類の適用例においてさえも、本発明
方法はＲＡＭバッファがＥＥＰＲＯＭのあるブロックの
メモリセルからなる単一の行に対応する単一の頁の情報
内容を受付けるために制限されている寸法を有してお
り、且つセルの消去した行においてバッファレジスタに
おいてそれらをアップデートした後にデータを描きなお
すための時間は比較的に短い。

【００６９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 ０．３５μｍライン幅の現在使用されている
製造技術に基づくフラッシュメモリセルの機能的構造
と、０．２５μｍライン幅の製造技術で構成した「トリ
プルウエル」分離を有する新世代のフラッシュセルの構
造とを比較した概略図。

【図２】 図１のフラッシュセルの２つのタイプに対す
る書込及び消去動作を示した概略図。

【図３】 フラッシュメモリ部分とＥＥＰＲＯＭブロッ
クの両方に対する階層的デコーディング構造を使用した
本発明のメモリマトリクスのアーキテクチャを示した概
略図。

【図４】 本発明に基づいてフラッシュメモリセルから
なるアレイとＥＥＲＯＭアレイとを集積化した装置を示
した概略ブロック図。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 単一供給電圧レール及び接地レールへ接
   続している集積回路であって、ある数の細分化ブロック
   に形成されているフローティングゲートメモリセルから
   なる第一マトリクスが設けられており、各ブロックは前
   記セル内に格納可能な情報を読取り、プログラム及び消
   去するためにアドレスデコーディングの夫々の階層的構
   造によってアクセスされる複数個のワード線及びビット
   線によって個別的に選択可能なある数のビットのある数
   のワードに構成されており、あるブロックに属する全て
   のセルは分離用埋込領域によって及び周辺分離領域によ
   って閉じ込められている半導体基板の領域内に実現され
   ており前記分離埋込領域及び周辺分離領域は、両方とも
   前記基板の閉じ込められた領域の導電型と反対の導電型
   であり、フローティングゲートメモリセルからなる第二
   マトリクスがある数の細分化ブロック内に形成されてお
   り、各ブロックは前記セル内に格納可能な情報を読取
   り、プログラムし且つ消去するためにアドレスデコーデ
   ィングの夫々の階層的構造によってアクセスされる複数
   個のワード線及びビット線によって個別的に選択可能な
   ある数のビットのある数のワードに構成されており、あ
   るブロックに属するセルは分離用埋込領域によって及び
   周辺分離領域によって閉じ込められている前記半導体基
   板の１つの領域において実現されており、前記分離埋込
   領域及び周辺分離領域は、両方とも、前記基板の前記閉
   じ込められた領域の導電型と反対の導電型であり、前記
   供給電圧と同一の極性の第一のブーストした電圧を発生
   する少なくとも１個の第一電荷ポンプ回路が設けられて
   おり、前記供給電圧の符号と反対の符号の電圧を発生す
   る少なくとも１個の第二電荷ポンプ回路が設けられてお
   り、 前記第二マトリクスにおいて、前記情報は頁で編成さ
   れ、各頁は前記マトリクスの細分化の前記ブロックの１
   つの１行のメモリセル内に包含されており、前記第二の
   階層的構造が前記ブロックの選択した行の全てのセルの
   ワード線をアドレスし前記行の単一のセルを選択する列
   デコータと共同する行デコーダを有しており、前記単一
   の供給電圧の反対の極性の前記第二のブーストした電圧
   が消去フェーズ期間中に前記行デコータによって選択さ
   れた単一のワード線へ印加されて前記第一のブーストし
   た電圧を前記ブロックの全てのセルの共通ソースへ且つ
   前記ブロックの全てのセルを包含する前記基板の分離さ
   れた領域へ印加することによって前記情報を頁消去し、 １つ又はそれ以上の行又は頁が消去された後に前記ブロ
   ックの消去されなかった行の論理０情報を包含する各セ
   ルのプログラムされた状態を確認し、前記基板の前記閉
   じ込められた分離領域及び前記ブロックの全てのセルの
   共通ソースを接地電圧に維持しながら先に存在するプロ
   グラムした状態を確認するために一度に１つ又はそれ以
   上のビット線へ前記供給電圧を且つ一度に１つのワード
   線へ前記第一のブーストした電圧を印加する論理回路が
   設けられている、ことを特徴とする集積回路。
2. 【請求項２】 請求項１において、前記第二の頁消去可
   能且つ再プログラム可能なマトリクスの細分化の各ブロ
   ックの最大寸法が、前記消去、１つ又はそれ以上のセル
   行の再書込及び前記ブロックの消去しなかった行の全て
   のプログラムしたセルのプログラミング状態の確認を実
   施するために許容される時間によって専ら制限されてい
   ることを特徴とする集積回路。
3. 【請求項３】 請求項１において、前記補助回路がバイ
   ト又はワード消去可能性及び再書込可能性を実現するた
   めに前記第二マトリクスの１つのブロックの１行のセル
   のものに対応するバイト又はワード容量を有するＳＲＡ
   Ｍレジスタを有していることを特徴とする集積回路。
4. 【請求項４】 請求項１において、前記単一の供給電圧
   と同一の符号の第三のブーストした電圧を発生する第三
   電荷ポンプ回路が設けられており、前記第三のブースト
   した電圧はプログラムされているセルのプログラムされ
   ている状態を確認するために選択された行の一度に１つ
   又はそれ以上のビット線へ印加されることを特徴とする
   集積回路。
5. 【請求項５】 請求項１において、前記供給電圧と反対
   の符号の第二電圧を発生し且つそれをＥＥＰＲＯＭ機能
   でメモリの１つのブロックのプログラミング又はプログ
   ラミングの確認の頁毎のフェーズ期間中に前記基板へ印
   加させる第四電荷ポンプ回路が設けられていることを特
   徴とする集積回路。
6. 【請求項６】 請求項１において、フラッシュＥＰＲＯ
   Ｍブロックをプログラムするために使用される前記第一
   供給電圧よりも一層高い電圧の第三供給レールが設けら
   れていることを特徴とする集積回路。