JPS6074578A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS6074578A JPS6074578A JP58180513A JP18051383A JPS6074578A JP S6074578 A JPS6074578 A JP S6074578A JP 58180513 A JP58180513 A JP 58180513A JP 18051383 A JP18051383 A JP 18051383A JP S6074578 A JPS6074578 A JP S6074578A
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- memory cell
- rewriting
- floating gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、浮遊ゲートと制御ゲートを有するメモリセル
をマトリクス状に集積形成して構成され、電気的かつ選
択的な書き替えを可能にした不揮発性半導体メモリ装置
に関する。
をマトリクス状に集積形成して構成され、電気的かつ選
択的な書き替えを可能にした不揮発性半導体メモリ装置
に関する。
［発明の技術的背景とその問題点］
浮遊ゲートと制御ゲートを持つＭＯ８ＦＥＴ構造のメモ
リセルであって、マトリクス配列して電気的かつ選択的
な書き替えを可能としたものとして第１図に示す構造の
ものが知られている。このメモリセルは、半導体基板に
形成されたソースＳ１ドレインＤの間のチャネル領域上
に浮遊ゲートＦＧ１更にこれに容量結合する第１及び第
２の制御ゲートＣＧ１およびＣＧ２が積層形成されてい
る。
リセルであって、マトリクス配列して電気的かつ選択的
な書き替えを可能としたものとして第１図に示す構造の
ものが知られている。このメモリセルは、半導体基板に
形成されたソースＳ１ドレインＤの間のチャネル領域上
に浮遊ゲートＦＧ１更にこれに容量結合する第１及び第
２の制御ゲートＣＧ１およびＣＧ２が積層形成されてい
る。
またチャネル領域とは別に通常ソースＳと共通接続され
る書き替え電極ＥＧが設けられ、浮遊ゲートＦＧはこの
書き替え電極ＥＧに対してトンネル電流が流れ得る極薄
絶縁膜を介して対向させている。
る書き替え電極ＥＧが設けられ、浮遊ゲートＦＧはこの
書き替え電極ＥＧに対してトンネル電流が流れ得る極薄
絶縁膜を介して対向させている。
このメモリセルをマトリクス配列する場合、４ビツトを
例にとって示すと第２図のように接続される。即ちメモ
リセルＭ１〜Ｍ４は、ドレインＤｒ 、Ｄ２および第１
の制御ゲートＣＧ１５ 。
例にとって示すと第２図のように接続される。即ちメモ
リセルＭ１〜Ｍ４は、ドレインＤｒ 、Ｄ２および第１
の制御ゲートＣＧ１５ 。
ＣＧ１２をそれぞれＹ方向に共通接続し、第２の制御ゲ
ートＣＧ２ 工、ＣＧ２２をＸ方向に共通接続し、ソー
スＳおよび書替え電極ＥＧを全メモリセルにつき共通接
続してマトリクス配列される。
ートＣＧ２ 工、ＣＧ２２をＸ方向に共通接続し、ソー
スＳおよび書替え電極ＥＧを全メモリセルにつき共通接
続してマトリクス配列される。
この不揮発性メモリの選択的読み出しおよび書替えの動
作は、例えばｎチャネルを例に取って説明すると次のと
おりである。メモリセルＭ！を読み出す場合には、ドレ
インＤ１および第２の制御ゲートＣＧ２ ｔを高電位と
し、他の電極を全て低電位とする。これにより、メモリ
セルＭ１が“０″（浮遊ゲートＦＧに電荷が書込まれて
いず、しきい値ｙｔｏが正の小さい値の状態）のときこ
れにチャネル電流が流れ、１”（浮遊ゲートＦＧに電子
が注入されたしきい値Ｖｔｘが正の大きな値の状態）の
ときこれにチャネル電流が流れない。メモリセルＭ１の
記憶内容を書替えるには、第１゜第２の制御ゲートＣＧ
ｒ ｓ 、ＣＧＩ ２を高電位、他の端子を全て低電位
とするか、または第１．第２の制御ゲートＣＧｒ ｔ
、ＣＧ２ ｓを低電位、他の端子を全て高電位とする。
作は、例えばｎチャネルを例に取って説明すると次のと
おりである。メモリセルＭ！を読み出す場合には、ドレ
インＤ１および第２の制御ゲートＣＧ２ ｔを高電位と
し、他の電極を全て低電位とする。これにより、メモリ
セルＭ１が“０″（浮遊ゲートＦＧに電荷が書込まれて
いず、しきい値ｙｔｏが正の小さい値の状態）のときこ
れにチャネル電流が流れ、１”（浮遊ゲートＦＧに電子
が注入されたしきい値Ｖｔｘが正の大きな値の状態）の
ときこれにチャネル電流が流れない。メモリセルＭ１の
記憶内容を書替えるには、第１゜第２の制御ゲートＣＧ
ｒ ｓ 、ＣＧＩ ２を高電位、他の端子を全て低電位
とするか、または第１．第２の制御ゲートＣＧｒ ｔ
、ＣＧ２ ｓを低電位、他の端子を全て高電位とする。
これにより、選択されたメモリセルＭ１においてのみ、
浮遊ゲートＦＧが書替え電極ＥＧに対して十分な高電位
または十分な低電位となり、浮遊ゲートＦＧと書替え電
極ＥＧとの間でトンネル電流による電荷の授受がなされ
て、書替えが行なわれる。一方非選択セルＭ２ 、Ｍ９
、Ｍ４のうちＭ２とＭ３では、書き替え時に、第１と
第２の制御ゲートＣＧｓ 、ＣＧ２のどちらか一方が高
電位、他の端子金てが低電位になるか、または第１と第
２の制御ゲートＣＧｘ 。
浮遊ゲートＦＧが書替え電極ＥＧに対して十分な高電位
または十分な低電位となり、浮遊ゲートＦＧと書替え電
極ＥＧとの間でトンネル電流による電荷の授受がなされ
て、書替えが行なわれる。一方非選択セルＭ２ 、Ｍ９
、Ｍ４のうちＭ２とＭ３では、書き替え時に、第１と
第２の制御ゲートＣＧｓ 、ＣＧ２のどちらか一方が高
電位、他の端子金てが低電位になるか、または第１と第
２の制御ゲートＣＧｘ 。
ＣＧ２のどちらか一方が低電位、他の端子が全て高電位
となる。しかしこれらの制御ゲートＣＧＩ５− とＣ”ａ’２に容量結合した浮遊ゲートＦＧの電位は、
ソースＳに対して電位差が生じるものの、トンネル電流
を生じさせるのに必要な電位差と比較して十分小さいの
で、書き替えは起こらずＭ２とＭ３の内容は保持される
。また非選択メモリセルＭ４では、書き替え時に２つの
制御ゲートの電位は、ソースと同電位であり、書き替え
は起こらない。
となる。しかしこれらの制御ゲートＣＧＩ５− とＣ”ａ’２に容量結合した浮遊ゲートＦＧの電位は、
ソースＳに対して電位差が生じるものの、トンネル電流
を生じさせるのに必要な電位差と比較して十分小さいの
で、書き替えは起こらずＭ２とＭ３の内容は保持される
。また非選択メモリセルＭ４では、書き替え時に２つの
制御ゲートの電位は、ソースと同電位であり、書き替え
は起こらない。
こうして第１図のメモリセルを配列して電気的かつ選択
的な書替えを可能とした不揮発性メモリ装置が実現でき
るが、従来のものには、次のような問題があった。即ち
Ｍ！の書替え時にＭ２やＭ３のような非選択セルでは、
２つの制御ゲートのうちいずれか一方の制御ゲートに高
電圧がかかる半選択の状態となる。この場合、浮遊ゲー
トの電位は、書き込みあるいは消去電圧と比較して十分
に低いため書き替え回数が少ないと実用上問題はないが
、メモリ装置を多数回書き替えると、半選択状態になる
毎に浮遊ゲートに蓄えられていた電荷が薄い酸化膜から
徐々にトンネル電流によって抜けてゆき、しきい値が変
化したり、あるいは６一 記誓λ゛容の変更がなされてしまいメモリの信頼性を損
なう可能性があった。
的な書替えを可能とした不揮発性メモリ装置が実現でき
るが、従来のものには、次のような問題があった。即ち
Ｍ！の書替え時にＭ２やＭ３のような非選択セルでは、
２つの制御ゲートのうちいずれか一方の制御ゲートに高
電圧がかかる半選択の状態となる。この場合、浮遊ゲー
トの電位は、書き込みあるいは消去電圧と比較して十分
に低いため書き替え回数が少ないと実用上問題はないが
、メモリ装置を多数回書き替えると、半選択状態になる
毎に浮遊ゲートに蓄えられていた電荷が薄い酸化膜から
徐々にトンネル電流によって抜けてゆき、しきい値が変
化したり、あるいは６一 記誓λ゛容の変更がなされてしまいメモリの信頼性を損
なう可能性があった。
［発明の目的］
本発明は、上記の点に鑑み、多数回の書替えによる信頼
性低下を補償した電気的かつ選択的に書き替えの可能な
不揮発性半導体メモリ装置を提供することを目的とする
。
性低下を補償した電気的かつ選択的に書き替えの可能な
不揮発性半導体メモリ装置を提供することを目的とする
。
［発明の概要］
本発明は、第１図および第２図で説明したメモリ装置に
おいて、その周辺回路に、メモリの書替え回数を記憶す
る手段を内蔵し、それを制御するリフレッシュコントロ
ール回路を備えて、メモリがある書き替え回数を越える
ごとにメモリが外部からアクセスされていない期間にメ
モリの内容を自動的にリフレッシュするように構成した
ことを特徴とする。
おいて、その周辺回路に、メモリの書替え回数を記憶す
る手段を内蔵し、それを制御するリフレッシュコントロ
ール回路を備えて、メモリがある書き替え回数を越える
ごとにメモリが外部からアクセスされていない期間にメ
モリの内容を自動的にリフレッシュするように構成した
ことを特徴とする。
［発明の効果］
本発明によれば、メモリの内容の書き替えを頻繁に行な
ってもメモリセルの記憶内容の不要な消去や書き込みを
未然に防ぐことができ、長時間使用しても信頼性の高い
不揮発性半導体メモリ装置を提供することができる。
ってもメモリセルの記憶内容の不要な消去や書き込みを
未然に防ぐことができ、長時間使用しても信頼性の高い
不揮発性半導体メモリ装置を提供することができる。
［発明の実施例コ
以下本発明の詳細な説明する。メモリセルの基本構成お
よびこれを用いた４ビツトのメモリセルマトリクスの構
成は第１図および第２図に示すとおりである。具体的な
メモリセルの要部構造を第３図（ａ）〜（ｄ ）に示す
。（ａ）が平面図、（ｂ）、（ｃ）および（ｄ ）はそ
れぞれ＜ａ ＞のＡ−Ａ’ 、Ｂ−８’およびｃ−ｃ’
断面図である。
よびこれを用いた４ビツトのメモリセルマトリクスの構
成は第１図および第２図に示すとおりである。具体的な
メモリセルの要部構造を第３図（ａ）〜（ｄ ）に示す
。（ａ）が平面図、（ｂ）、（ｃ）および（ｄ ）はそ
れぞれ＜ａ ＞のＡ−Ａ’ 、Ｂ−８’およびｃ−ｃ’
断面図である。
Ｐ型３ｉ基板１にｎ型のソース２およびドレイン３を設
け、これら両領域間のチャネル領域上にゲート絶縁膜（
Ｓｔ ０２ ）４１を介して浮遊ゲート（ドープポリシ
リコン）５を設け、更にこの上にゲート絶縁膜（Ｓｉ
０２ ）４２．４３を介してそれぞれ浮遊ゲート５に容
量結合する第１の制御ゲート６および第２の制御ゲート
７（共にドープポリシリコン）を設けている。チャネル
領域に隣接した位置にはソース２と連続的に形成された
書替え電極としての０層８を設け、前記浮遊ゲート５を
、この０層８上まで延在させトンネル電流が流れ得る極
薄絶縁膜４４を介して０層８に対向させている。第１の
制御ゲート６は書替え制御用であってＹ方向に連続的に
配設し、第２の制御グーｉ・６は書替え制御用であると
共に読出しゲートであって、浮遊ゲート５と共にチャネ
ル領域をおおいＸ方向に連続的に配設する。またソース
２はＸ方向に連続的に配設し、ドレイン３はＹ方向に例
えば金属配線により接続して、メモリセルアレイを構成
する。
け、これら両領域間のチャネル領域上にゲート絶縁膜（
Ｓｔ ０２ ）４１を介して浮遊ゲート（ドープポリシ
リコン）５を設け、更にこの上にゲート絶縁膜（Ｓｉ
０２ ）４２．４３を介してそれぞれ浮遊ゲート５に容
量結合する第１の制御ゲート６および第２の制御ゲート
７（共にドープポリシリコン）を設けている。チャネル
領域に隣接した位置にはソース２と連続的に形成された
書替え電極としての０層８を設け、前記浮遊ゲート５を
、この０層８上まで延在させトンネル電流が流れ得る極
薄絶縁膜４４を介して０層８に対向させている。第１の
制御ゲート６は書替え制御用であってＹ方向に連続的に
配設し、第２の制御グーｉ・６は書替え制御用であると
共に読出しゲートであって、浮遊ゲート５と共にチャネ
ル領域をおおいＸ方向に連続的に配設する。またソース
２はＸ方向に連続的に配設し、ドレイン３はＹ方向に例
えば金属配線により接続して、メモリセルアレイを構成
する。
このように構成されるメモリセルマトリクス１１を用い
て不揮発性メモリの全体は、第４図の如く構成される。
て不揮発性メモリの全体は、第４図の如く構成される。
アドレス信号をアドレス入力回路１２に入力するとアド
レスバッファ・ラッチ回路１３でアドレス信号が波形成
形及びラッチされてＸデコーダ１４とＹデコーダ１５を
介してメモリマトリクス１１上のメモリセルの制御グー
］・ＣＧｒ 、ＣＧ２の電位を制御してメモリマトリク
ス１１上の任意のセルを選び出すことができる。
レスバッファ・ラッチ回路１３でアドレス信号が波形成
形及びラッチされてＸデコーダ１４とＹデコーダ１５を
介してメモリマトリクス１１上のメモリセルの制御グー
］・ＣＧｒ 、ＣＧ２の電位を制御してメモリマトリク
ス１１上の任意のセルを選び出すことができる。
データの入出力は、データ入出力回路１６と八−〇−
出力バッフ７・ラッチ回路１７を介して行なわれる。メ
モリの内容を書き替える場合には、書き替えたいメモリ
の内容を消去（浮遊ゲートＦＧの電荷を抜き去り、しき
い値ｖｔｈが正の小さな状態、すなわち０″の状態）に
しておき、もし書き込むデータが゛１パならメモリにデ
ータを書き込む（浮遊ゲートＦＧに電荷を注入してしき
い値ｖｔｈが正の大きな状態）。もし書き込むデータが
“Ｏ″なら消去した時点で書き替え操作は終了する。
モリの内容を書き替える場合には、書き替えたいメモリ
の内容を消去（浮遊ゲートＦＧの電荷を抜き去り、しき
い値ｖｔｈが正の小さな状態、すなわち０″の状態）に
しておき、もし書き込むデータが゛１パならメモリにデ
ータを書き込む（浮遊ゲートＦＧに電荷を注入してしき
い値ｖｔｈが正の大きな状態）。もし書き込むデータが
“Ｏ″なら消去した時点で書き替え操作は終了する。
実際の書替え例を第６図に示す。８ビツト書込型の場合
は行方向のメモリセルを８分割して制御ゲートＣＧ２
ｓ〜ＣＧ２２ 、ＣＧ２ ａ〜ＣＧ２４をトランスファ
ーＭＯ８ＦＥＴを介して束にする。
は行方向のメモリセルを８分割して制御ゲートＣＧ２
ｓ〜ＣＧ２２ 、ＣＧ２ ａ〜ＣＧ２４をトランスファ
ーＭＯ８ＦＥＴを介して束にする。
Ｍｓ 、Ｍｓ・・・のメモリセルを書き替える場合は、
第６図（ａ ）の如＜ＣＧ１１を低電位（Ｌ）、ＣＧ１
２を高電位（Ｈ） 、ＣＧ２１．ＣＧ２３を低電位、Ｃ
Ｇ２２ 、ＣＧ２４を高電位、書替え電極Ｓを高電位に
する。するとＭｌ、Ｍ５の内容にかかわらずＭｌ、Ｍｓ
は電子が放出されたＯＩ＋状態となる。破線で示したセ
ルは半選択セルであ１０− る。次いでＭｌに“’Ｏ”、Ｍｓに１″を書込むために
第６図（ｂ）に示す如くコントロールゲートＣをＯＮ、
ＤをＯＦＦとする。するとＣＧ２１には低電位、ＣＧ２
ａには高電位が端子Ａ、Ｂによって表われる。この時
、選択されないＣＧ２２ 。
第６図（ａ ）の如＜ＣＧ１１を低電位（Ｌ）、ＣＧ１
２を高電位（Ｈ） 、ＣＧ２１．ＣＧ２３を低電位、Ｃ
Ｇ２２ 、ＣＧ２４を高電位、書替え電極Ｓを高電位に
する。するとＭｌ、Ｍ５の内容にかかわらずＭｌ、Ｍｓ
は電子が放出されたＯＩ＋状態となる。破線で示したセ
ルは半選択セルであ１０− る。次いでＭｌに“’Ｏ”、Ｍｓに１″を書込むために
第６図（ｂ）に示す如くコントロールゲートＣをＯＮ、
ＤをＯＦＦとする。するとＣＧ２１には低電位、ＣＧ２
ａには高電位が端子Ａ、Ｂによって表われる。この時
、選択されないＣＧ２２ 。
ＣＧ２４は低電位が表われるようにする。そしてＤＧｌ
ｌを高電位、ＣＧｔ ２を低電位、Ｓを低電位とすると
Ｍｌは“Ｏパは状態、Ｍｓには１″が書き込まれる。
ｌを高電位、ＣＧｔ ２を低電位、Ｓを低電位とすると
Ｍｌは“Ｏパは状態、Ｍｓには１″が書き込まれる。
以上のような一連の書き込み操作と読み出し操作を制御
する回路がタイミング制御回路１８と制御信号回路１９
である。外部電源（例えば５Ｖ）から書き込み用高電圧
（例えば２０Ｖ）を発生させる回路が昇圧回路２０であ
る。不揮発性メモリカウンタ２１はメモリが書き替えら
れるごとにその書き替え回数を記憶しておき、メモリの
書替え回数がある設定した回数（例えばｌＸ１０４回）
を越えるごとにリフレッシュコントロール回路２２より
リフレッシュ信号を出してメモリの記憶内容を自動的に
リフレッシュする。回数は上記８ビツト書込みでは、８
ビツトの書替え毎に１をカウントする。リフレッシュ信
号はメモリがアクセスされていない間にメモリマトリク
ス１１上の全てのメモリセルをリフレッシュする。リフ
レッシュはメモリセル１１がアクセスされていない期間
、即ち、アドレス入力回路１２にアドレス入力信号が入
力しない時に行なわれる。従ってリフレッシュコントロ
ール回路１２はラッチ手段を内蔵し、このラッチ手段に
リフレッシュ信号をラッチさせておくと共にどのセルま
でメモリセルマトリクス１１をリフレッシュしたかを記
憶して行き、仮にアドレス入力回路にアドレス信号が入
力した時にはリフレッシュを中断し、その後リフレッシ
ュを再開させるようにしている。こうして、長時間の使
用によって何度も半選択状態にされることによりしきい
値が変動したメモリセルを、強制的に正常な１″又はＯ
″の状態に復帰させることができ、誤動作を防止するこ
とができる。不揮発性メモリカウンタ２１は、ある設定
した回数（例えばｌＸ１０４回）を越えるとリセットさ
れて初期状態に戻り、再び書き替え回数をカウントする
。
する回路がタイミング制御回路１８と制御信号回路１９
である。外部電源（例えば５Ｖ）から書き込み用高電圧
（例えば２０Ｖ）を発生させる回路が昇圧回路２０であ
る。不揮発性メモリカウンタ２１はメモリが書き替えら
れるごとにその書き替え回数を記憶しておき、メモリの
書替え回数がある設定した回数（例えばｌＸ１０４回）
を越えるごとにリフレッシュコントロール回路２２より
リフレッシュ信号を出してメモリの記憶内容を自動的に
リフレッシュする。回数は上記８ビツト書込みでは、８
ビツトの書替え毎に１をカウントする。リフレッシュ信
号はメモリがアクセスされていない間にメモリマトリク
ス１１上の全てのメモリセルをリフレッシュする。リフ
レッシュはメモリセル１１がアクセスされていない期間
、即ち、アドレス入力回路１２にアドレス入力信号が入
力しない時に行なわれる。従ってリフレッシュコントロ
ール回路１２はラッチ手段を内蔵し、このラッチ手段に
リフレッシュ信号をラッチさせておくと共にどのセルま
でメモリセルマトリクス１１をリフレッシュしたかを記
憶して行き、仮にアドレス入力回路にアドレス信号が入
力した時にはリフレッシュを中断し、その後リフレッシ
ュを再開させるようにしている。こうして、長時間の使
用によって何度も半選択状態にされることによりしきい
値が変動したメモリセルを、強制的に正常な１″又はＯ
″の状態に復帰させることができ、誤動作を防止するこ
とができる。不揮発性メモリカウンタ２１は、ある設定
した回数（例えばｌＸ１０４回）を越えるとリセットさ
れて初期状態に戻り、再び書き替え回数をカウントする
。
第５図は別の実施例で、第４図の不揮発性メモリカウン
タ２１に代り、補助記憶用不揮発性半導体メモリセル２
３を用いたものである。補助記憶用不揮発性半導体メモ
リセル２３は、第１図で示した構造のものである。製品
の出荷時にはこの補助記憶用不揮発性メモリセル２３は
書込み状態（“１″の状態）にしておき、メモリセルマ
トリクス１１上のメモリの内容を書き替える時には、常
にこの補助記憶用不揮発性メモリセル２３の２つの制御
ゲートＣＧ１とＣＧ２のいずれか一方を高電位（例えば
２０■）、他の電極の電位を低電位（例えばＯＶ）にな
るようにする。即ち、８ビット書替え毎にこの操作が行
なわれる。この補助記憶用不揮発性メモリセル２３の浮
遊ゲートＦＧの電位は、書き替え電極ＥＧや制御ゲート
ＣＧ１とＣＧ２の電位に応じて容量結合により定まるが
、この浮遊ゲートＦＧと書き替え電ｔｉｉＥＧの電位差
は、極１酸化膜を介して十分なトンネル電流を生じさせ
る程の電位差にはならず、書き替えは、書１３− き替え回数が少ない時には生じない。
タ２１に代り、補助記憶用不揮発性半導体メモリセル２
３を用いたものである。補助記憶用不揮発性半導体メモ
リセル２３は、第１図で示した構造のものである。製品
の出荷時にはこの補助記憶用不揮発性メモリセル２３は
書込み状態（“１″の状態）にしておき、メモリセルマ
トリクス１１上のメモリの内容を書き替える時には、常
にこの補助記憶用不揮発性メモリセル２３の２つの制御
ゲートＣＧ１とＣＧ２のいずれか一方を高電位（例えば
２０■）、他の電極の電位を低電位（例えばＯＶ）にな
るようにする。即ち、８ビット書替え毎にこの操作が行
なわれる。この補助記憶用不揮発性メモリセル２３の浮
遊ゲートＦＧの電位は、書き替え電極ＥＧや制御ゲート
ＣＧ１とＣＧ２の電位に応じて容量結合により定まるが
、この浮遊ゲートＦＧと書き替え電ｔｉｉＥＧの電位差
は、極１酸化膜を介して十分なトンネル電流を生じさせ
る程の電位差にはならず、書き替えは、書１３− き替え回数が少ない時には生じない。
しかし書き替え回数が非常に多くなると徐々に浮遊ゲー
トＦＧ内の電荷が抜けてゆき、このメモリセル２３のし
きい値が製品の出荷時に比べて徐々に下降してゆく。こ
のしきい値変化を検知して実質的に書替え回数を検知す
ることができ、しきい値変化がある値を越えるごとにリ
フレッシュコントロール回路２２よりリフレッシュ信号
を出し、メモリセルマトリクス１１上の全メモリセルの
内容を自動的にリフレッシュする。リフレッシュ信号は
メモリがアクセスされていない間にメモリセルマトリク
ス１１上の全てのメモリセルで行なわれる。これにより
、先の実施例と同様、メモリセルマトリクス１１は初期
状態に戻る。リフレッシュ時には補助記憶用不揮発性メ
モリセル２３の浮遊ゲートＦＧに蓄積された電荷も完全
に消去され、再び“１″の状態が書き込まれリセットさ
れる。
トＦＧ内の電荷が抜けてゆき、このメモリセル２３のし
きい値が製品の出荷時に比べて徐々に下降してゆく。こ
のしきい値変化を検知して実質的に書替え回数を検知す
ることができ、しきい値変化がある値を越えるごとにリ
フレッシュコントロール回路２２よりリフレッシュ信号
を出し、メモリセルマトリクス１１上の全メモリセルの
内容を自動的にリフレッシュする。リフレッシュ信号は
メモリがアクセスされていない間にメモリセルマトリク
ス１１上の全てのメモリセルで行なわれる。これにより
、先の実施例と同様、メモリセルマトリクス１１は初期
状態に戻る。リフレッシュ時には補助記憶用不揮発性メ
モリセル２３の浮遊ゲートＦＧに蓄積された電荷も完全
に消去され、再び“１″の状態が書き込まれリセットさ
れる。
なお第５図の場合、予め補助記憶用不揮発性メモリセル
２３の浮遊ゲートＦＧは消去状態（１１０ＩＴの状態）
にしておき、メモリセルマトリクス１１１４− 上のメモリの内容を書き替える時には、上記例とは逆に
この補助記憶用不揮発性メモリセル２３の２つの制御ゲ
ートＣＧ１とＣＧ２のどちらか一方を高電位（例えば２
０Ｖ） 、他の電極の電位を低電位（例えばＯＶ）、Ｅ
Ｇを上記例とは逆関係としてもよい。この場合、補助記
憶用不揮発性メモリセル２３の浮遊ゲートＦＧの電位は
、書き替え回数が非常に多くなると徐々に浮遊ゲート内
に電荷が蓄積されてゆき、メモリセル２３のしきい値が
製品の出荷時に比べて徐々に上昇してゆく。そしてこの
しきい値変化を検知して、しきい値変化がある量越える
ごとにリフレッシュコントロール回路１２よりリフレッ
シュ信号を出し、メモリセルマトリクス１１上のメモリ
の内容を自動的にリフレッシュすることもできる。
２３の浮遊ゲートＦＧは消去状態（１１０ＩＴの状態）
にしておき、メモリセルマトリクス１１１４− 上のメモリの内容を書き替える時には、上記例とは逆に
この補助記憶用不揮発性メモリセル２３の２つの制御ゲ
ートＣＧ１とＣＧ２のどちらか一方を高電位（例えば２
０Ｖ） 、他の電極の電位を低電位（例えばＯＶ）、Ｅ
Ｇを上記例とは逆関係としてもよい。この場合、補助記
憶用不揮発性メモリセル２３の浮遊ゲートＦＧの電位は
、書き替え回数が非常に多くなると徐々に浮遊ゲート内
に電荷が蓄積されてゆき、メモリセル２３のしきい値が
製品の出荷時に比べて徐々に上昇してゆく。そしてこの
しきい値変化を検知して、しきい値変化がある量越える
ごとにリフレッシュコントロール回路１２よりリフレッ
シュ信号を出し、メモリセルマトリクス１１上のメモリ
の内容を自動的にリフレッシュすることもできる。
以上の例では、補助記憶用不揮発性メモリセルは初期値
が“ｌｉ ＩＩ 、ＩＩＱＩ＋の一方のものを用いたが
、゛１″タイプ、“′Ｏ″タイプの両方を搭載し夫々同
時にカウントさせるようにしてもよい。この場合には、
書込み回数が少なくても製造上又は構造上等の原因によ
り一方の半選択状態の影響をより大きく受けるようにな
っても対処する事ができマージンが向上する。即ち、一
方の閾値が設定値を越えた段階でリフレッシュするよう
にしてもよい。
が“ｌｉ ＩＩ 、ＩＩＱＩ＋の一方のものを用いたが
、゛１″タイプ、“′Ｏ″タイプの両方を搭載し夫々同
時にカウントさせるようにしてもよい。この場合には、
書込み回数が少なくても製造上又は構造上等の原因によ
り一方の半選択状態の影響をより大きく受けるようにな
っても対処する事ができマージンが向上する。即ち、一
方の閾値が設定値を越えた段階でリフレッシュするよう
にしてもよい。
以上のように本発明によれば、メモリの内容の書き替え
を頻繁に行なっても、不揮発性メモリのしきい値の変化
あるいはメモリの内容の不要な消去や書き込みをリフレ
ッシュ操作によって未然に防ぐことができ、多数回くり
返し書き替えても、信頼性の高い不揮発性メモリ装置が
実現できる。
を頻繁に行なっても、不揮発性メモリのしきい値の変化
あるいはメモリの内容の不要な消去や書き込みをリフレ
ッシュ操作によって未然に防ぐことができ、多数回くり
返し書き替えても、信頼性の高い不揮発性メモリ装置が
実現できる。
第１図は電気的に書き替え可能な不揮発性半導体メモリ
セルの記号を示す図、第２図はこのメモリセルのマトリ
クスアレイの一例を示す図、第３図（ａ ）〜（ｄ ）
は本発明の一実施例のメモリセルの要部構造を示す図、
第４図は、本発明の一実施例のメモリ装置全体構成を示
すブロック図、第５図は本発明の他の実施例のメモリ装
置全体構成を示すブロック図、第６図（ａ ） （ｂ
）は実施例を説明する回路図である。 １・・・８１基板、２・・・ソース、３・・・ドレイン
、５・・・浮遊ゲート、６・・・第１の制御グー１−１
７・・・第２の制御ゲート、８・・・ｎ中層（書替え電
極）、１１・・・メモリセルマトリクス、１２・・・ア
ドレス入力回路、１３・・・アドレスバッファラッチ回
路、１４・・・Ｘデコーダ、１５・・・Ｙデコーダ、１
６・・・データ入出力回路、１７・・・人出力バツファ
・ラッチ回路、１８・・・タイミング制御回路、１９・
・・制御信号回路、２０・・・昇圧回路、２１・・・不
揮発性メモリカウンタ、２２・・・リフレッシュコント
ロール回路、２３・・・補助記憶用不揮発性半導体メモ
リセル。 出願人代理人 弁理士 鈴圧式彦 １７−
セルの記号を示す図、第２図はこのメモリセルのマトリ
クスアレイの一例を示す図、第３図（ａ ）〜（ｄ ）
は本発明の一実施例のメモリセルの要部構造を示す図、
第４図は、本発明の一実施例のメモリ装置全体構成を示
すブロック図、第５図は本発明の他の実施例のメモリ装
置全体構成を示すブロック図、第６図（ａ ） （ｂ
）は実施例を説明する回路図である。 １・・・８１基板、２・・・ソース、３・・・ドレイン
、５・・・浮遊ゲート、６・・・第１の制御グー１−１
７・・・第２の制御ゲート、８・・・ｎ中層（書替え電
極）、１１・・・メモリセルマトリクス、１２・・・ア
ドレス入力回路、１３・・・アドレスバッファラッチ回
路、１４・・・Ｘデコーダ、１５・・・Ｙデコーダ、１
６・・・データ入出力回路、１７・・・人出力バツファ
・ラッチ回路、１８・・・タイミング制御回路、１９・
・・制御信号回路、２０・・・昇圧回路、２１・・・不
揮発性メモリカウンタ、２２・・・リフレッシュコント
ロール回路、２３・・・補助記憶用不揮発性半導体メモ
リセル。 出願人代理人 弁理士 鈴圧式彦 １７−
Claims (4)
- （１）半導体基板に、互いに離隔して形成されたソース
及びドレインと、これらのソース、トレイン間のチャネ
ル領域上に絶縁膜を介して形成された浮遊ゲートと、こ
の浮遊ゲートに対して極薄絶縁膜を介して対向した書替
え電極と、前記浮遊ゲートに容量結合させて設けられた
第１および第２の制御ゲートとからなるメモリセルをマ
トリクス配列し、前記書替え電極と第１および第２の制
御ゲートの電位関係を設定して、選択されたメモリセル
のみ前記書替え電極と前記浮遊ゲートの間で前記極薄絶
縁膜を介してなされる電荷の授受により記憶内容の書き
替えを行なうようにした不揮発性半導体メモリ装置にお
いて、メモリセルの周辺回路に、メモリセルの書き替え
回数を記憶する手段を内蔵し、メモリセルの書替え回数
が所定値を越えるごとに、メモリセルの記憶内容をリフ
レッシュするようにしたことを特徴とする不揮発性半導
体メモリ装置。 - （２）メモリセルの周辺回路に、メモリセルの書き替え
回数を記憶する手段を内蔵し、メモリセルの書き替え回
数が所定値を越えるごとに全メモリセルをリフレッシュ
させるリフレッシュ信号を出す手段と、メモリセルがア
クセスされている期間前記リフレッシュ信号をラッチす
る手段を備えた特許請求の範囲第１項記載の不揮発性半
導体メモリ装置。 - （３）前記書替え回数を記憶する手段は、不揮発性メモ
リカウンタである特許請求の範囲第１項記載の不揮発性
半導体メモリ装置。 - （４）前記書替え回数を記憶する手段は、メモリセルと
同じ構造の補助記憶用不揮発性メモリセルであり、書き
替え時には常にこの補助記憶用不揮発性メモリセルの第
１の制御ゲートと第２の制御ゲートのいずれか一方を高
電位、書き替え電極を低電位又は高電位にし、かつその
浮遊ゲートの電位が予め書き替え電極に対して書き替え
を起こす電位差よりも十分低い電位差の状態に設定して
おいて、この補助記憶用不揮発性メモリセルのしきい漬
液化量を書替え回数に対応するものとしてチェックする
ようにした特許請求の範囲第１項記載の不揮発性半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180513A JPS6074578A (ja) | 1983-09-30 | 1983-09-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180513A JPS6074578A (ja) | 1983-09-30 | 1983-09-30 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074578A true JPS6074578A (ja) | 1985-04-26 |
| JPH0130240B2 JPH0130240B2 (ja) | 1989-06-16 |
Family
ID=16084563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180513A Granted JPS6074578A (ja) | 1983-09-30 | 1983-09-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074578A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236799A (ja) * | 1985-08-09 | 1987-02-17 | Hitachi Ltd | 不揮発性記憶装置 |
| JPH06150672A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | 不揮発性半導体記憶装置 |
| US6240032B1 (en) | 1997-11-27 | 2001-05-29 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory allowing user to enter various refresh commands |
| JP2006338808A (ja) * | 2005-06-03 | 2006-12-14 | Sharp Corp | 半導体不揮発性メモリ装置およびそれを備えた携帯情報端末機器 |
| JP2010135036A (ja) * | 2008-12-08 | 2010-06-17 | Fujitsu Ltd | 不揮発性メモリ、メモリ制御装置、メモリ制御システムおよび不揮発性メモリの制御方法 |
| JP2019212351A (ja) * | 2018-06-05 | 2019-12-12 | 三重富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き換え方法 |
-
1983
- 1983-09-30 JP JP58180513A patent/JPS6074578A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236799A (ja) * | 1985-08-09 | 1987-02-17 | Hitachi Ltd | 不揮発性記憶装置 |
| JPH06150672A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | 不揮発性半導体記憶装置 |
| US6240032B1 (en) | 1997-11-27 | 2001-05-29 | Sharp Kabushiki Kaisha | Non-volatile semiconductor memory allowing user to enter various refresh commands |
| JP2006338808A (ja) * | 2005-06-03 | 2006-12-14 | Sharp Corp | 半導体不揮発性メモリ装置およびそれを備えた携帯情報端末機器 |
| JP2010135036A (ja) * | 2008-12-08 | 2010-06-17 | Fujitsu Ltd | 不揮発性メモリ、メモリ制御装置、メモリ制御システムおよび不揮発性メモリの制御方法 |
| US8391067B2 (en) | 2008-12-08 | 2013-03-05 | Fujitsu Limited | Nonvolatile memory |
| JP2019212351A (ja) * | 2018-06-05 | 2019-12-12 | 三重富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き換え方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0130240B2 (ja) | 1989-06-16 |
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