JPS58132837A - １０進除算装置 - Google Patents
１０進除算装置Info
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- JPS58132837A JPS58132837A JP57014967A JP1496782A JPS58132837A JP S58132837 A JPS58132837 A JP S58132837A JP 57014967 A JP57014967 A JP 57014967A JP 1496782 A JP1496782 A JP 1496782A JP S58132837 A JPS58132837 A JP S58132837A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理装置に用いられる除算装置に関す
る。
る。
従来の除算は、第１図に示すリストア方式及び第２図ヒ
）、（ロ）に示すノン・リストア方式とがある。図にお
いて、１０Ｐは被除数あるいは中間剰余（以下特に被除
数と中間剰余を区別する必要がない限り中間剰余と呼ぶ
）、２０Ｐは除数の整数倍数を、ＣＡＲＹは演算結果の
キャリーを示す。第１図及び第２図かられかるように、
どちらの方式においても、１桁の商と中間剰余を求める
ためには、中間剰余と除数の整数倍数との加算又は減算
、及びその演算結果の中のキャリーの有無の判断の２つ
の処理ステップを反復させなければならない。またリス
トア方式においては、中間剰余の補正の処理ステップを
追加する必要がある。なおノンリストア方式では、１桁
の商を求めるごとに第２図ビ１および（Ｃ１１の処理を
交互に繰り返す。
）、（ロ）に示すノン・リストア方式とがある。図にお
いて、１０Ｐは被除数あるいは中間剰余（以下特に被除
数と中間剰余を区別する必要がない限り中間剰余と呼ぶ
）、２０Ｐは除数の整数倍数を、ＣＡＲＹは演算結果の
キャリーを示す。第１図及び第２図かられかるように、
どちらの方式においても、１桁の商と中間剰余を求める
ためには、中間剰余と除数の整数倍数との加算又は減算
、及びその演算結果の中のキャリーの有無の判断の２つ
の処理ステップを反復させなければならない。またリス
トア方式においては、中間剰余の補正の処理ステップを
追加する必要がある。なおノンリストア方式では、１桁
の商を求めるごとに第２図ビ１および（Ｃ１１の処理を
交互に繰り返す。
そこで本発明は、第５図に示すように、中間剰余と除数
の整数倍数との加算という１つの処理のみを反復させる
ことのみにより、１桁の商と中間剰余を得ることを可能
とし、従って処理ステップ数の少ない除算装置を提供す
るものセある。なお第６図において、２０Ｐは前の演算
のキャリーが００時除数の整数倍数であり、前の演算の
キャリーが１の時除数の整数倍数の補数である。又、前
の演算のキャリーが０の時、イニシャルキャリーは０で
、前の演算のキヤ＋７ ＋が１の時、イニシャルキャリ
ーは１である。
の整数倍数との加算という１つの処理のみを反復させる
ことのみにより、１桁の商と中間剰余を得ることを可能
とし、従って処理ステップ数の少ない除算装置を提供す
るものセある。なお第６図において、２０Ｐは前の演算
のキャリーが００時除数の整数倍数であり、前の演算の
キャリーが１の時除数の整数倍数の補数である。又、前
の演算のキャリーが０の時、イニシャルキャリーは０で
、前の演算のキヤ＋７ ＋が１の時、イニシャルキャリ
ーは１である。
以下１本発明の一実施例を説明する。
本実施例では除数の整数倍数として１倍数のみを使用し
ている。
ている。
第４図は本発明に基＜１０進除算装置の機能的ブロック
図であり、被除数あるいは中間剰余Ａはレジスタ１に、
除数の整数倍数Ｂはレジスタ２に、前の演算の結果のキ
ャリーはレジスタ５にそれぞれ格納される。６は演算サ
イクルな計時レジスタ２の内容をそのまま、１０時その
補数を出力する選択回路、４はレジスタ１と選択回路５
からのデータに１０進演算を行なう演算器である。演算
器４はレジスタ５の内容をｍ１ｌｌからイニシャルキャ
リーとして取込み、演算結果を＃１０に桁あぶれが生じ
た場合のキャリーを線１２にそれぞれ出力する。線Ｔｏ
、 ＋２の内容はそれ−ｔ’ｔｔレジスタ１．５にセ
ットされる。７は整数の倍数に対応した値を加減する定
数加減算器であり、レジスタ５の内容が０．１ならば、
それぞれ減算、加算を行なう。本実施例では除数整数倍
として１倍数のみを使用するので等価的に１の加減算器
である。
図であり、被除数あるいは中間剰余Ａはレジスタ１に、
除数の整数倍数Ｂはレジスタ２に、前の演算の結果のキ
ャリーはレジスタ５にそれぞれ格納される。６は演算サ
イクルな計時レジスタ２の内容をそのまま、１０時その
補数を出力する選択回路、４はレジスタ１と選択回路５
からのデータに１０進演算を行なう演算器である。演算
器４はレジスタ５の内容をｍ１ｌｌからイニシャルキャ
リーとして取込み、演算結果を＃１０に桁あぶれが生じ
た場合のキャリーを線１２にそれぞれ出力する。線Ｔｏ
、 ＋２の内容はそれ−ｔ’ｔｔレジスタ１．５にセ
ットされる。７は整数の倍数に対応した値を加減する定
数加減算器であり、レジスタ５の内容が０．１ならば、
それぞれ減算、加算を行なう。本実施例では除数整数倍
として１倍数のみを使用するので等価的に１の加減算器
である。
第４図の装置は一定のサイクルで動作が進行するように
なっており、このサイクル毎に１つの処理ステップが実
行される。そして１つの演算サイクル内では、第５図に
示すように、演算動作と並行してレジスタ５の内容を調
べることＫより、前の演算サイクルで発生したキャリー
のチーツクを行なう。このキャリーチーツクにより、第
５図の演算ループを繰り返すか１桁すらしり処理を行な
うかを決定する。キャリーがＩＫなっていれば次のサイ
クルでは演算ループの繰り返しを指示し、キャリーが０
になっていれば次のサイクルで中間剰余の桁ずらし等の
処理を指示する。また演算結果及び新たなキャリーは、
当該演算サイクルの終りで発生する。
なっており、このサイクル毎に１つの処理ステップが実
行される。そして１つの演算サイクル内では、第５図に
示すように、演算動作と並行してレジスタ５の内容を調
べることＫより、前の演算サイクルで発生したキャリー
のチーツクを行なう。このキャリーチーツクにより、第
５図の演算ループを繰り返すか１桁すらしり処理を行な
うかを決定する。キャリーがＩＫなっていれば次のサイ
クルでは演算ループの繰り返しを指示し、キャリーが０
になっていれば次のサイクルで中間剰余の桁ずらし等の
処理を指示する。また演算結果及び新たなキャリーは、
当該演算サイクルの終りで発生する。
第４図は次の通り動作する。先ず、レジスタ１に被除数
Ａを、レジスタ２に除数の１倍数Ｂを、レジスタ５に１
．レジスタ６に０をそれぞれ初期値としてセットし、こ
の後、第１の演算サイクルを起動する。今、レジスタ５
の内容が１であるから１選択回路３の出力はＢの補数で
あり、またイニシャルキャリーは１である。従ってこの
演算サイクルでは、演算器４はＡ＋Ｂ＋１−、Ｊ−’Ｂ
、すなわちＡとＢの減算を行なう。
Ａを、レジスタ２に除数の１倍数Ｂを、レジスタ５に１
．レジスタ６に０をそれぞれ初期値としてセットし、こ
の後、第１の演算サイクルを起動する。今、レジスタ５
の内容が１であるから１選択回路３の出力はＢの補数で
あり、またイニシャルキャリーは１である。従ってこの
演算サイクルでは、演算器４はＡ＋Ｂ＋１−、Ｊ−’Ｂ
、すなわちＡとＢの減算を行なう。
一方、レジスタ５の内容が１であるから定数加減算器７
はレジスタ６の内容に＋１する。さらにレジスタ５の内
容が１であるから、演算ループの繰り返しを指示する。
はレジスタ６の内容に＋１する。さらにレジスタ５の内
容が１であるから、演算ループの繰り返しを指示する。
ここで線１２に出力されたキャリーが１であると、Ａ＋
Ｈの間には。
Ｈの間には。
Ａ≧Ｂなる大小関係が存在したことを示す。この場合１
次の演算サイクルとして減算が指示される。こうして＄
２の演算サイクルが起こり。
次の演算サイクルとして減算が指示される。こうして＄
２の演算サイクルが起こり。
レジスタ５の内容は１であるから、前と同様の動作が行
なわれる。またこの第２の演算サイクルと並行してレジ
スタ５の内容が調べられ、この時１であるから次のサイ
クルは演算ループの繰り返しが指示される。
なわれる。またこの第２の演算サイクルと並行してレジ
スタ５の内容が調べられ、この時１であるから次のサイ
クルは演算ループの繰り返しが指示される。
以上のようにして、線１２に出力されるキャリーが１と
なる減算が続く限り、レジスタ６の内容に＋１し続け、
演算ループの実行を指示し続ける。このようにして演算
ループが繰り返されている途中において、線１２に出力
されるキャリーが０になると、レジスタ１０セツトされ
る内容は目的とする中間剰余より除数の１倍数分だけ少
ない値となる。
なる減算が続く限り、レジスタ６の内容に＋１し続け、
演算ループの実行を指示し続ける。このようにして演算
ループが繰り返されている途中において、線１２に出力
されるキャリーが０になると、レジスタ１０セツトされ
る内容は目的とする中間剰余より除数の１倍数分だけ少
ない値となる。
この場合、前のサイクルのキャリーが００時レジスタ５
の内容は０であるから１選択回路５はレジスタ２の内容
をそのまま出力し、またイニシャルキャリーはＯである
。従ってこの演算サイクルでは、演算器４はＡ＋Ｂ＋ｏ
＝Ａ＋Ｂ。
の内容は０であるから１選択回路５はレジスタ２の内容
をそのまま出力し、またイニシャルキャリーはＯである
。従ってこの演算サイクルでは、演算器４はＡ＋Ｂ＋ｏ
＝Ａ＋Ｂ。
すなわち、ＡとＢの加算を行ない、レジスタ６の内容か
ら１を減算を行ない、レジスタ６はその桁の商を示すこ
とになる。この加算結果は必ず正の数あるいは０であり
、目的とする中間剰余に等しい。またこの時キャリーが
必ず出力される。一方、この加算サイクルの演算動作と
並行してレジスタ５の内容が調べられ、この時０である
から、演算ループの繰り返しは指示されず、レジスタ１
にセットされた中間剰余の桁ずらし等の処暑が指示され
る。この桁ずらし等必要な処理が行なわれた後は、新た
な桁の商を求めるため前記と同様の動作が行なわれる。
ら１を減算を行ない、レジスタ６はその桁の商を示すこ
とになる。この加算結果は必ず正の数あるいは０であり
、目的とする中間剰余に等しい。またこの時キャリーが
必ず出力される。一方、この加算サイクルの演算動作と
並行してレジスタ５の内容が調べられ、この時０である
から、演算ループの繰り返しは指示されず、レジスタ１
にセットされた中間剰余の桁ずらし等の処暑が指示され
る。この桁ずらし等必要な処理が行なわれた後は、新た
な桁の商を求めるため前記と同様の動作が行なわれる。
以上の如き１０進除算装置によれば、商がｉ（龜＝０．
１．２．・・・・９）であるとすると、ｉ＋２サイクル
で１０進除算の１桁の商と中間剰余を求＆５サイクルの
処理ステップが実行できる。これに対し、第１図のりス
トア方式では、１桁の商（２ｉ＋５）＝１２サイクルの
処理ステップを要し。
１．２．・・・・９）であるとすると、ｉ＋２サイクル
で１０進除算の１桁の商と中間剰余を求＆５サイクルの
処理ステップが実行できる。これに対し、第１図のりス
トア方式では、１桁の商（２ｉ＋５）＝１２サイクルの
処理ステップを要し。
また第２図ヒ１．（ロ）のノン・リストア方式では。
１桁の商が（ｚｊ＋２）サイクルかかるから、平従って
第４図の１０進除算装置によれば、従来に比べて約２倍
近く高速になることが判る。
第４図の１０進除算装置によれば、従来に比べて約２倍
近く高速になることが判る。
以上本発明の一実施例について説明したが。
本発明によれば、第５図に示したよう忙中間剰余と除数
の整数倍数との加算という一つの処理手順のみを反復さ
せることのみにより、１桁の商と中間剰余とを得ること
ができるので、従来の方式と比較して、除算動作を高速
に行なえる効果がある。
の整数倍数との加算という一つの処理手順のみを反復さ
せることのみにより、１桁の商と中間剰余とを得ること
ができるので、従来の方式と比較して、除算動作を高速
に行なえる効果がある。
以上の実施例では、除数として１倍数のみを使用したが
、第６図に示すように除数の５倍数と１倍数とを用意し
て５以上の商を求める場合の高速化も実現できる。
、第６図に示すように除数の５倍数と１倍数とを用意し
て５以上の商を求める場合の高速化も実現できる。
例えば、６なる商を得る。には、１回目の演算では５倍
数の減算を行ない。キャリーが発生する。従って次の１
倍数との演算は減算となる。
数の減算を行ない。キャリーが発生する。従って次の１
倍数との演算は減算となる。
２回目の演算中に前のサイクルのキャリーの判定を行な
い、５より大きい商を求める演算ループへ分岐する。２
回目の演算においてもキャリーが発生するため、３回目
の演算（５以上の商を求める演算ループの１回目）も１
倍数の減算となる。また２回目のキャリーが１であった
ため４回目は演算ループを繰り返す。しかし、５回目の
１倍数減算の結果めキャリーは０となるため、４回目は
１倍数加算を行ない１桁すらしと進む。この時、商を格
納するレジスタへは。
い、５より大きい商を求める演算ループへ分岐する。２
回目の演算においてもキャリーが発生するため、３回目
の演算（５以上の商を求める演算ループの１回目）も１
倍数の減算となる。また２回目のキャリーが１であった
ため４回目は演算ループを繰り返す。しかし、５回目の
１倍数減算の結果めキャリーは０となるため、４回目は
１倍数加算を行ない１桁すらしと進む。この時、商を格
納するレジスタへは。
５＋１＋ｌ−１つまり６がセットされることになる。
さらに１本実施例では、１０進除算について説明したが
１本発明を２進除算に適用可能なことは自明である。
１本発明を２進除算に適用可能なことは自明である。
第１図は従来のりストア方式により１桁の商と中間剰余
を求める１０進除算の原理を示した図。 第２図Ｋｌ 、 ＋Ｃ１１は従来のノン・リストア方式
により、１桁の商と中間剰余を求める１０進除算の原理
を示した図、第５図は本発明による１０道除算方式によ
り、１桁の商と中間剰余とを求める原理を示した図、第
４図は本発明の一実施例となる１０進除算装置の機能的
ブロック図、第５図は第４図の装置の演算サイクルを説
明するための図、第６図は除数の５倍数と１倍数とＫよ
り１桁の商と中間剰余を求める１０進除算の原理を示し
た図である。 第４図において １．２．５・・・レジスタ、３・・・選択回路１．４・
・・演算器、６・・・レジスタ、７・・・定数加減算器
。 代理人弁理士 薄 １）利 ２゛°〕、オｊ図
才２図 １６図 ↓
を求める１０進除算の原理を示した図。 第２図Ｋｌ 、 ＋Ｃ１１は従来のノン・リストア方式
により、１桁の商と中間剰余を求める１０進除算の原理
を示した図、第５図は本発明による１０道除算方式によ
り、１桁の商と中間剰余とを求める原理を示した図、第
４図は本発明の一実施例となる１０進除算装置の機能的
ブロック図、第５図は第４図の装置の演算サイクルを説
明するための図、第６図は除数の５倍数と１倍数とＫよ
り１桁の商と中間剰余を求める１０進除算の原理を示し
た図である。 第４図において １．２．５・・・レジスタ、３・・・選択回路１．４・
・・演算器、６・・・レジスタ、７・・・定数加減算器
。 代理人弁理士 薄 １）利 ２゛°〕、オｊ図
才２図 １６図 ↓
Claims (1)
- 【特許請求の範囲】 ｔ 被除数あるいは中間剰余、除数の整数倍数及び演算
結果のキャリーをそれぞれ格納する１１Ｅ１．２．５の
レジスタと、前の演算のキャリーが１である場合には除
数の整数倍数の補数を、キャリーが０である場合には除
数の整数倍数を選択する回路と、当該選択回路の出力を
一方の入力とし前記第１のレジスタの内容を他方の入力
とし前の演算キャリーをそのイニシャルキャリーとする
加算器と、除数の整数倍数に対応する数を計数するカウ
ンタとを有し、前の演算におけるキャリーの値により前
記加算器に演算を行なわせて当該演算結果を前記第１の
レジスタにセットし、前記カウンタの内容に基づいて商
を求めるようにしたことを特徴とする除算装置。 ２、特許請求の範囲第１項記載の除算装置において、前
記第５のレジスタの初期値を１にして除算動作を開始す
るようにしたことを特徴とする除算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014967A JPS58132837A (ja) | 1982-02-03 | 1982-02-03 | １０進除算装置 |
| US06/459,149 US4546447A (en) | 1982-02-03 | 1983-01-19 | Division apparatus |
| DE19833302013 DE3302013A1 (de) | 1982-02-03 | 1983-01-21 | Divisionsvorrichtung |
| GB08301620A GB2116757B (en) | 1982-02-03 | 1983-01-21 | Division apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014967A JPS58132837A (ja) | 1982-02-03 | 1982-02-03 | １０進除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58132837A true JPS58132837A (ja) | 1983-08-08 |
| JPS6248857B2 JPS6248857B2 (ja) | 1987-10-15 |
Family
ID=11875741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57014967A Granted JPS58132837A (ja) | 1982-02-03 | 1982-02-03 | １０進除算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4546447A (ja) |
| JP (1) | JPS58132837A (ja) |
| DE (1) | DE3302013A1 (ja) |
| GB (1) | GB2116757B (ja) |
Cited By (1)
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Families Citing this family (5)
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| US5128891A (en) * | 1990-04-02 | 1992-07-07 | Advanced Micro Devices, Inc. | High speed divider with square root capability |
| JPH0731592B2 (ja) * | 1990-11-29 | 1995-04-10 | 株式会社東芝 | 除算回路 |
| US5297073A (en) * | 1992-08-19 | 1994-03-22 | Nec Electronics, Inc. | Integer divide using shift and subtract |
| US5258944A (en) * | 1992-09-01 | 1993-11-02 | Cray Research, Inc. | High performance mantissa divider |
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| JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
| JPS56103739A (en) * | 1980-01-23 | 1981-08-19 | Toshiba Corp | Decimal divider |
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| DE1549461B2 (de) * | 1967-03-02 | 1974-03-07 | Ibm Deutschland Gmbh, 7000 Stuttgart | Divisionseinrichtung |
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| US3684879A (en) * | 1970-09-09 | 1972-08-15 | Sperry Rand Corp | Division utilizing multiples of the divisor stored in an addressable memory |
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-
1982
- 1982-02-03 JP JP57014967A patent/JPS58132837A/ja active Granted
-
1983
- 1983-01-19 US US06/459,149 patent/US4546447A/en not_active Expired - Lifetime
- 1983-01-21 DE DE19833302013 patent/DE3302013A1/de active Granted
- 1983-01-21 GB GB08301620A patent/GB2116757B/en not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248857B2 (ja) | 1987-10-15 |
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