KR100195719B1

KR100195719B1 - 나눗셈기

Info

Publication number: KR100195719B1
Application number: KR1019950061384A
Authority: KR
Inventors: 김성정
Original assignee: 전주범; 대우전자주식회사
Priority date: 1995-12-28
Filing date: 1995-12-28
Publication date: 1999-06-15
Also published as: KR970049462A

Abstract

본 발명은 제수 레지스터를 확장하지 않고 연산 횟수를 줄인 나눗셈기에 관한 것이다.

이러한 본 발명은 확장이 필요한 피제수 레지스터(12)와, 확장이 필요없는 제수 레지스터(14), 최상위비트 검사부(16), 연산자(18), 몫이 저장되는 몫 레지스터(20) 및, 제어부(22)로 구성된다. 최상위비트 검사부(16)는 피제수 레지스터(12)에 저장된 피제수의 1 값을 가지는 최상위 비트와, 제수 레지스터(14)에 저장된 제수의 1 값을 가지는 최상위 비트의 위치 차이값을 구하고, 연산자(18)는 피제수에서 제수를 뺀 나머지값을 출력한다. 그리고 제어부(22)는 최상위비트 검사부(16)에서 출력된 위치 차이값만큼 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시키고, 연산자(18)에서 출력된 나머지 값이 양수인지 음수인지에 따라 소정의 절차를 수행하여 나눗셈을 제어한다. 이러한 본 발명의 나눗셈기는 연산 반복 횟수를 줄여 연산 속도가 빠를 뿐만아니라 그 구조가 간단한 효과가 있다.

Description

나눗셈기

제1도는 종래의 나눗셈기의 개략적인 구성도.

제2도는 종래의 나눗셈기의 동작 흐름도.

제3도는 본 발명에 따른 나눗셈기의 개략적인 구성도.

제4도는 본 발명에 따른 나눗셈기의 동작 흐름도이다.

* 도면의 주요부분에 대한 부호의 설명

12 : 피제수 레지스터 14 : 제수 레지스터

16 : 최상위 비트 검사부 18 : 연산자

20 : 몫 레지스터 22 : 제어부

본 발명은 나눗셈기에 관한 것으로, 특히 연산 반복 횟수를 줄여 연산 속도가 빠를 뿐만 아니라 그 구조가 간단한 나눗셈기에 관한 것이다.

일반적으로, 나눗셈기는 뺄셈을 반복하여 나눗셈 연산을 수행한다. 이와 같이 뺄셈을 반복하여 32비트를 32비트로 나누는 연산을 수행하는 종래의 나눗셈기는 제1도에 도시된 바와 같이, 64비트의 피제수 레지스터(2), 64비트의 제수 레지스터(4), 64비트 연산자(6), 32비트 몫레지스터(8), 제어부(10)로 구성되어 있다. 여기서, 피제수 레지스터는 32비트 피제수의 좌측으로 32비트가 확장되어 64비트를 저장할 수 있고, 제수 레지스터는 32비트 제수의 우측으로 32비트가 확장되어 있다. 연산자(6)는 피제수 레지스터(2)에 저장된 값에서 제수 레지스터(4)에 저장된 값을 뺀 값을 출력하고, 몫레지스터는 32비트로서 몫이 저장된다. 그리고 전체 나눗셈 과정을 제어하는 제어부(10)는 연산자(6)에서 출력된 값이 0 이상이면 상기 연산자의 출력값을 상기 피제수 레지스터(2)에 저장시키고, 몫 레지스터(8)의 몫을 좌측으로 1비트 시프트시킨 후, 상기 몫 레지스터(8)에 저장된 몫의 최하위비트(LSB)를 1로 설정하며, 상기 제수 레지스터(4)에 저장된 제수를 오른쪽으로 1비트 시프트시킨다. 만일, 연산자(6)에서 출력된 나머지 값이 0보다 작으면, 상기 나머지 값을 상기 피제수 레지스터(2)에 저장시키지 않고, 상기 몫 레지스터(8)의 몫을 좌측으로 1비트 시프트 시킨 후, 상기 몫 레지스터(8)의 최하위 비트(LSB)를 0으로 설정하며, 상기 제수 레지스터(4)에 저장된 제수를 오른쪽으로 1비트 시프트시킨다.

상기와 같이 구성된 종래의 나눗셈기에 있어서, 연산자(6)는 상기 피제수 레지스터(2)에 저장된 피제수에서 상기 제수 레지스터(4)에 저장된 제수를 뺀 나머지 값을 출력한다.

이때, 제어부(10)는 상기 연산자(6)에서 출력된 나머지 값이 0보다 크면, 상기 나머지 값을 상기 피제수 레지스터(2)에 저장시킴과 더불어 상기 몫 레지스터(8)에 몫을 좌측으로 1비트 시프트시킨 다음 상기 몫 레지스터(8)에 저장된 몫의 최하위 비트(LSB)를 1로 셋팅시키고, 상기 제수 레지스터(2)에 저장된 제수를 오른쪽으로 1비트 시프트시킨다.

그리고, 상기 연산자(6)에서 출력된 나머지 값이 0보다 작으면, 상기 나머지 값을 상기 피제수 레지스터(2)에 저장시키지 않음과 더불어 상기 몫 레지스터(8)에 몫을 좌측으로 1비트 시프트시킨 다음 상기 몫 레지스터(8)에 저장된 몫의 최하위 비트(LSB)를 0로 셋팅시키고, 상기 제수 레지스터(2)에 저장된 제수를 오른쪽으로 1비트 시프트시킨다.

예를 들어, 제수 및 피제수가 32 비트인 나눗셈을 수행하려면, 상기 피제수를 저장하는 피제수 레지스터(2)와, 제수를 저장하는 제수 레지스터(4) 및, 상기 피제수 레지스터(2)에 저장된 피제수에서 상기 제수 레지스터(4)에 저장된 제수를 빼는 연산자(8)가 64 비트로 각각 확장되어야 하며, 상기와 같은 과정을 33 회(비트수(32) + 1) 반복하면 연산이 끝나는데 그 스텝의 수는 카운터에서 체크하여 33 회를 넘으면 연산을 정지하는 것이다.

즉, 제2도에 도시된 바와 같이, 피제수 레지스터(2)에 저장된 피제수에서 제수 레지스터(4)에 저장된 제수를 뺀 나머지 값을 출력하는 단계(S1)와; 상기 나머지 값이 0보다 작은가를 판단하는 단계(S2); 상기 나머지 값이 0과 같거나 0보다 크면 나머지 값을 상기 피제수 레지스터(2)에 저장시킴과 더불어 몫 레지스터(8)에 저장된 몫을 좌측으로 1비트 시프트시킨 다음 최하위 비트(LSB)를 1로 설정하는 단계(S3); 상기 나머지 값이 0보다 작으면, 상기 나머지 값을 상기 피제수 레지스터(2)에 저장시키지 않음과 더불어 상기 몫 레지스터(8)에 몫을 좌측으로 1비트 시프트시킨 다음 최하위 비트(LSB)를 0로 설정하는 단계(S4); 상기 제수 레지스터(2)에 저장된 제수를 오른쪽으로 1비트 시프트시키는 단계(S5); 상기 단계(S1∼S5)가 일정 횟수 이상 반복되었는가를 판단하여 일정 횟수 미만이면 상기 단계(S1∼S5)를 반복 수행하고 일정 회수 이상이면 종료하는 단계(S6)로 순차 동작한다.

한편, 하기 표 1. 은 상기와 같은 종래의 나눗셈기를 사용하여 7₍₁₀₎÷2₍₁₀₎연산을 수행하는 단계를 나타낸 것이다.

상기 표 1. 에서 알 수 있듯이, 4비트의 나눗셈을 하기 위해 제수가 저장되는 레지스터(4)는 8비트로 확장되어야 하고, 4비트의 나눗셈을 하기 위해 연산 과정을 5회(비트수(4) + 1) 반복하게 되는 것이다.

이와 같이, 종래의 나눗셈기는 32 비트의 나눗셈을 하기 위해서는 제수 레지스터 및 피제수 레지스터를 각각 32 비트씩 확장하여야 하므로, 그 구조가 복잡할 뿐만 아니라, 연산 과정을 다 단계(33회) 수행함에 따라 연산 속도가 느려지는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 연산 횟수를 줄여 연산 속도가 빠를 뿐만아니라 그 구조가 간단한 나눗셈기를 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 나눗셈기는, 피제수가 저장되는 피제수 레지스터와; 제수가 저장되는 제수 레지스터; 상기 피제수 레지스터에 저장된 피제수의 1 값을 가지는 최상위 비트와 상기 제수 레지스터에 저장된 제수의 1 값을 가지는 최상위 비트가 서로 일치되도록 상기 피제수를 상기 위치 차이값 만큼 좌측으로 시프트 시키는 최상위비트 검사부; 상기 최상위비트 검사부에서 각각 출력된 피제수에서 제수를 뺀 나머지 값을 출력하는 연산자; 몫이 저장되는 몫 레지스터 및; 상기 최상위비트 검사부에서 출력된 위치 차이값 만큼 상기 피제수 레지스터에 저장된 피제수를 좌측으로 시프트시키는 한편, 상기 연산자에서 출력된 나머지 값이 0과 같거나 0보다 크면 몫 레지스터에 저장된 몫을 좌측으로 1비트 시프트시킴과 더불어 최하위 비트를 1로 셋팅한 다음 상기 피제수 레지스터에 저장된 피제수를 좌측으로 1비트시프트 시키고, 상기 연산자에서 출력된 나머지 값이 0보다 작으면 상기 몫 레지스터에 저장된 몫을 좌측으로 1비트 시프트 시킴과 더불어 최하위 비트를 0로 셋팅한 다음 상기 피제수 레지스터에 저장된 피제수를 좌측으로 1비트 시프트시키며, 상기 피제수 레지스터에 저장된 피제수를 좌측으로 시프트시킨 비트수를 카운팅하여 카운팅 값이 일정 횟수 이상이면 동작을 중단하는 제어부를 포함하여 구성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제3도는 본 발명에 따라 32비트 피제수를 32비트제수로 나누는 나눗셈기의 개략적인 구성도이다. 제3도에서 본 발명에 따른 나눗셈기는, 64비트 피제수 레지스터(12)와; 32비트 제수 레지스터(14); 상기 피제수 레지스터(12)에 저장된 피제수의 1 값을 가지는 최상위 비트와 상기 제수 레지스터(14)에 저장된 제수의 1 값을 가지는 최상위 비트의 위치 차이값을 구하여 출력하는 한편, 1값을 가지는 최상위 비트가 서로 일치하도록 상기 피제수를 상기 위치 차이값만큼 좌측으로 시프트시키는 최상위비트 검사부(16); 상기 최상위비트 검사부(16)에서 각각 출력된 피제수에서 제수를 뺀 나머지 값을 출력하는 32비트 연산자(18); 몫이 저장되는 32비트 몫 레지스터(20) 및; 상기 최상위비트 검사부(16)에서 출력된 위치 차이값 만큼 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시키는 한편, 상기 연산자(18)에서 출력된 나머지 값이 0과 같거나 0보다 크면 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트시킴과 더불어 최하위 비트를 1로 셋팅한 다음 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트시프트 시키고, 상기 연산자(6)에서 출력된 나머지 값이 0보다 작으면 상기 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트 시킴과 더불어 최하위 비트를 0로 셋팅한 다음 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트 시프트시키며, 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시킨 비트수를 카운팅하여 카운팅 값이 일정 횟수 이상이면 동작을 중단하는 제어부(22)를 포함하여 구성되어 있다.

그리고, 제4도는 본 발명에 따른 나눗셈 동작의 흐름도로서, 본 발명의 나눗셈기는, 피제수 레지스터(12)에 저장된 피제수와 제수 레지스터(14)에 저장된 제수의 1값을 가지는 최상위 비트의 위치 차이 비트 수를 구하는 단계(S1)와; 상기 위치 차이 비트 수 만큼 몫 레지스터(20)의 몫을 좌측으로 시프트시킴과 더불어 시프트된 비트를 0으로 설정하는 단계(S2); 상기 위치 차이 비트 수 만큼 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시키는 단계(S3); 상기 위치 차이 비트 수를 반복 횟수로 설정하는 단계(S4); 상기 반복 횟수가 일정 횟수 이상인가를 판단하여 일정 횟수 이상이면 종료하는 단계(S5); 상기 반복 횟수가 일정 횟수 미만이면 상기 피제수 레지스터(12)에 저장된 피제수에서 제수 레지스터(14)에 저장된 제수를 뺀 나머지 값을 구하는 단계(S6); 상기 나머지 값이 0 보다 작은가를 판단하는 단계(S7); 상기 나머지 값이 0과 같거나 0보다 크면 몫 레지스터(20)의 값을 좌측으로 1비트 시프트 시킨 다음 최하위 비트(LSB)를 1로 설정하는 단계(S8); 상기 나머지 값이 0보다 작으면 상기 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트시킨 다음 최하위 비트(LSB)를 0로 설정하는 단계(S9); 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트 시프트시키는 단계(S10) 및; 상기 반복횟수에 1을 더한 다음 상기 단계(S5)를 반복 수행하는 단계(S11)로 순차 동작한다.

상기와 같은 본 발명에 따른 나눗셈기의 작용 및 효과를 상세히 설명하면 다음과 같다.

최상위비트 검사부(16)는 피제수 레지스터(12)에 저장된 피제수의 1 값을 가지는 최상위 비트와 제수 레지스터(14)에 저장된 제수의 1 값을 가지는 최상위 비트의 위치 차이 비트 수를 구하여 제어부(22)로 출력하는 한편, 피제수와 제수의 1 값을 가지는 최상위 비트가 서로 일치되도록 상기 피제수를 상기 위치 차이 비트 수 만큼 좌측으로 시프트시킨다.

그리고, 연산자(18)는 상기 최상위비트 검사부(16)에서 각각 출력된 피제수에서 제수를 뺀 나머지 값을 피제수 레지스터(22)로 출력한다. 이때, 제어부(22)는 상기 최상위비트 검사부(16)에서 출력된 위치 차이값 만큼, 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시키는 한편, 상기 연산자(18)에서 출력된 나머지 값이 0과 같거나 0보다 크면 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트시킴과 더불어 최하위 비트를 1로 셋팅한 다음 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트 시프트시키고, 상기 연산자(6)에서 출력된 나머지 값이 0보다 작으면 상기 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트시킴과 더불어 최하위 비트를 0로 셋팅한 다음 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트 시프트시키며, 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시킨 비트 수를 카운팅하여 카운팅 값이 일정 횟수 이상이면 동작을 중단한다.

즉, 피제수 레지스터(12)에 저장된 피제수와 제수 레지스터(14)에 저장된 제수의 1값을 가지는 최상위 비트의 위치 차이 비트 수를 구한다(S1). 그리고, 상기 위치 차이 비트 수 만큼 몫 레지스터(20)의 몫을 좌측으로 시프트시킴과 더불어 시프트된 비트를 0으로 설정한다(S2).

이어, 상기 위치 차이 비트 수 만큼 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시킨다(S3). 그리고, 상기 위치 차이 비트 수를 반복 횟수로 설정하고(S4), 상기 반복 횟수가 일정 횟수 이상인가를 판단하여 일정 횟수 이상이면 종료한다(S5).

이때, 상기 반복 횟수가 일정 횟수 미만이면, 상기 피제수 레지스터(12)에 저장된 피제수에서 제수 레지스터(14)에 저장된 제수를 뺀 나머지 값을 구한다(S6). 그리고, 상기 나머지 값이 0보다 작은가를 판단한다(S7).

판단결과, 상기 나머지 값이 0과 같거나 0보다 크면 몫 레지스터(20)의 값을 좌측으로 1비트 시프트 시킨 다음 최하위 비트(LSB)를 1로 설정한다(S8). 만일, 상기 나머지 값이 0보다 작으면 상기 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트시킨 다음 최하위 비트(LSB)를 0으로 설정한다(S9).

이어, 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트 시프트시키고(S10), 상기 반복 횟수에 1을 더한 다음 상기 단계(S5)부터 반복 수행한다(S11).

한편, 하기 표 2. 는 4비트의 나눗셈을 예로 나타낸 것으로, 특히 십진수 7 나누기 2를 본 발명에 따라 계산하는 단계를 나타낸 것이다.

상기 표 2. 에서 알 수 있듯이, 4 비트의 나눗셈을 하기 위해 제수가 저장되는 제수 레지스터는 4비트만이 필요하고, 4 비트의 나눗셈을 하기 위해 연산 과정이 3회로 단축되었다.

이상에서 살펴본 바와 같이, 본 발명에 따르면, 연산 반복 횟수를 줄여 연산 속도가 빠를 뿐만아니라 그 구조가 간단하여 반도체 구현이 용이한 효과가 있다.

Claims

피제수가 저장되는 피제수 레지스터(12)와; 제수가 저장되는 제수 레지스터(14); 상기 피제수 레지스터(12)에 저장된 피제수의 1 값을 가지는 최상위 비트와, 상기 제수 레지스터(14)에 저장된 제수의 1 값을 가지는 최상위 비트의 위치 차이값을 구하는 최상위비트 검사부(16); 상기 최상위비트 검사부(16)에서 출력된 피제수에서 제수를 뺀 나머지 값을 출력하는 연산자(18); 몫이 저장되는 몫 레지스터(20) 및; 상기 최상위비트 검사부(16)에서 출력된 위치 차이값 만큼 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시키고, 상기 연산자(18)에서 출력된 나머지 값이 0이상이면, 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트시키고 최하위 비트를 1로 셋팅한 후, 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트 시프트 시키고, 상기 연산자(18)에서 출력된 나머지 값이 0보다 작으면, 상기 몫 레지스터(20)에 저장된 몫을 좌측으로 1비트 시프트시킴과 더불어 최하위 비트를 0으로 셋팅한 후 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 1비트 시프트시키며, 상기 피제수 레지스터(12)에 저장된 피제수를 좌측으로 시프트시킨 비트 수를 카운팅하여 카운팅 값이 일정 횟수 이상이면 동작을 중단하도록 제어하는 제어부(22)를 포함하여 구성된 나눗셈기.