JPS6244660B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、データ処理装置に用いられる10進除
算装置に関する。 従来の10進除算は、第１図に示すリストア方式
及び第２図イ，ロに示すノン・リストア方式とが
ある。図において、１０Ｐは被除数あるいは中間
剰余（以下特に被除数と中間剰余を区別する必要
がない限り中間剰余と呼ぶ）、２０Ｐは除数を、
CARYは演算結果のキヤリーを示す。第１図及び
第２図からわかるように、どちらの方式において
も、１桁の商と中間剰余を求めるためには、中間
剰余と除数との加算又は減算、及びその演算結果
の中のキヤリーの有無の判断の２つの処理ステツ
プを反復させなければならない。またリストア方
式においては、中間剰余の補正の処理ステツプを
追加する必要がある。なおノンリストア方式で
は、１桁の商を求めるごとに第２図イおよびロの
処理を交互に繰り返す。 そこで本発明は、第３図に示すように、中間剰
余と除数との加算という１つの処理のみを反復さ
せることのみにより、１桁の商と中間剰余を得る
ことを可能とし、従つて処理ステツプ数の少ない
10進除算装置を提供するものである。なお第３図
において、２０P′はCARY＝０の時除数であり、
CARY＝１の時除数の補数である。又CARY＝０
時のイニシヤルキヤリーは０で、CARY＝１時の
イニシヤルキヤリーは１である。 以下、本発明の一実施例を説明する。 第４図は本発明に基く10進除算装置の機能的ブ
ロツク図であり、被除数あるいは中間剰余Ａはレ
ジスタ１に、除数Ｂはレジスタ２に、前の演算の
結果のキヤリーはレジスタ５にそれぞれ格納され
る。６はキヤリーの発生した演算サイクルを記憶
するレジスタ、７は＋１加算器で、レジスタ６と
加算器７でカウンタを構成する、３はレジスタ５
の内容が０の時レジスタ２の内容をそのまま、１
の時その補数を出力する選択回路、４はレジスタ
１と選択回路３からのデータに10進演算を行なう
演算器である。演算器４はレジスタ５の内容を線
１１からイニシヤルキヤリーとして取込み、演算
結果を線１０に、桁あふれが生じた場合のキヤリ
ーを線１２にそれぞれ出力する。線１０，１２の
内容はそれぞれレジスタ１，５にセツトされる。 第４図の装置は一定のサイクルで動作が進行す
るようになつており、このサイクル毎に１つの処
理ステツプが実行される。そして１つの演算サイ
クル内では、第５図に示すように、演算動作と並
行してレジスタ５の内容を調べることにより、前
の演算サイクルで発生したキヤリーのチエツクを
行なう。このキヤリーチエツクにおいて、キヤリ
ーが１になつていれば次のサイクルでは演算サイ
クルの繰り返しを指示し、キヤリーが０になつて
いれば次のサイクルで中間剰余の桁ずらし等の処
理を指示する。また演算結果及び新たなキヤリー
は、当該演算サイクルの終りで発生する。 第４図は次の通り動作する。先ず、レジスタ１
に被除数Ａを、レジスタ２に除数Ｂを、レジスタ
５に１、レジスタ６に−１をそれぞれ初期値とし
てセツトし、この後、第１の演算サイクルを起動
する。今、レジスタ５の内容が１であるから、選
択回路３の出力はＢの補数であり、またイニシヤ
ルキヤリーは１である。従つてこの演算サイクル
では、演算器４はＡ＋＋１＝Ａ−Ｂ、すなわち
ＡとＢの減算を行なう。ここで線１２に出力され
たキヤリーが１であると、Ａ＋Ｂの間には、Ａ≧
Ｂなる大小関係が存在したことを示す。この場
合、加算器７が動作してレジスタ６の内容に＋１
する。一方、この第１の演算サイクルの演算動作
と並行してレジスタ５の内容が調べられ、この時
１であるから第２の演算サイクルの繰り返しが指
示される。こうして第２の演算サイクルが起こ
り、レジスタ５の内容は１であるから、前と同様
の動作が行なわれる。またこの第２の演算サイク
ルと並行してレジスタ５の内容が調べられ、この
時１であるから第３の演算サイクルの繰返しが指
示される。 以上のようにして、線１２に出力されるキヤリ
ーが１となる演算サイクルが続く限り、レジスタ
６の内容に＋１し続け、２つ先の演算サイクルの
実行を指示し続ける。このようにして演算サイク
ルが繰り返されている途中において、線１２に出
力されるキヤリーが０になると、レジスタ１のセ
ツトされる内容は目的とする中間剰余よる除数分
だけ少ない値となる。 線１２に出力されたキヤリーが０になつた演算
サイクルにおいては、レジスタ６の更新は行なわ
れないが、１つ前の演算サイクルでのキヤリー１
であるから１つ先のサイクルでの演算サイクルは
指示されている。そこでこの演算サイクルが起動
されるが、この時レジスタ５の内容は０であるか
ら、選択回路３はレジスタ２の内容をそのまま出
力し、またイニシヤルキヤリーは０である。従つ
てこの演算サイクルでは、演算器４はＡ＋Ｂ＋０
＝Ａ＋Ｂ、すなわち、ＡとＢの加算を行ない、こ
の加算結果は必ず正の数あるいは０であり、目的
とする中間剰余に等しい。またこの時キヤリーが
必ず出力され、レジスタ６の内容が加算器７によ
り＋１される。従つて、レジスタ６の内容は、初
期値−１が補正され、商を示す。一方、この演算
サイクルの演算動作と並行してレジスタ５の内容
が調べられ、この時０であるから、演算サイクル
の繰り返しは指示されず、レジスタ１にセツトさ
れた中間剰余の桁ずらし等の処理が指示される。
この桁ずらし等必要な処理が行なわれた後は、新
たな商の桁を求めるため前記と同様の動作が行な
われる。 以下、700÷３を演算する場合の具体例を表に
基き説明する。 表は縦にサイクル数をとり、横に演算開始前の
レジスタ５内のキヤリー、レジスタ１及びレジス
タ２の中間剰余Ａ及び除数Ｂ、演算回路３におけ
る演算の種別、次サイクルにおいて演算ループを
繰り返すか桁ずらしの処理を行うかの動作指示、
さらに演算終了後のレジスタ１及びレジスタ５の
内容、そしてレジスタ６の内容の変化状態及び商
をとる。 表において、ｎサイクルは初期状態を示し、ｎ
サイクルにおいてはレジスタ５には１が、レジス
タ１には被除数0700が、レジスタ２には除数0300
が、レジスタ６には−１が格納される。 ｎ＋１サイクルにおいては、レジスタ５のキヤ
リーが１であるので、ｎ＋２サイクルとして演算
ループが指定されると共に、0300の補数が選択回
路

【表】 ３により選択され、演算回路４において（0700−
0300）が演算される。その結果、レジスタ１には
0400が格納される。演算の結果、キヤリーが１と
なり、レジスタ５に格納される。また、レジスタ
６が−１から０に加算される。 ｎ＋２サイクルにおいては（0400−0300）が演
算され、その結果0100がレジスタ１に格納され
る。他の動作はｎ＋１サイクルと同じである。 ｎ＋３サイクルにおいては（0100−0300）が演
算され、その結果9800がレジスタ１に登録され
る。このとき、キヤリーは発生せず、レジスタ５
には０が格納される。さらに、キヤリーが発生し
ないためレジスタ６の加算は行われない。 ｎ＋４サイクルにおいては、レジスタ５の内容
が０であるので、次のサイクルの動作としては桁
ずらしが指示されると共に、0300が選択回路３に
より選択され、演算回路４において（9800＋
0300）が演算される。演算回路４における演算結
果0100はレジスタ１に格納され、得られたキヤリ
ーはレジスタ５に格納される。レジスタ５の内容
が１となるので、レジスタ６の内容は１加算さ
れ、１から２になり、これが上位桁の商となる。 ｍサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を１桁左にシフトする。 ｍ＋１サイクルにおいては、（1000−0300）が
演算され、その結果0700がレジスタ１に格納され
る。 ｍ＋２サイクルにおいては、（0700−0300）が
演算され、その結果0400がレジスタ１に格納され
る。 ｍ＋３サイクルにおいては、（0400−0300）が
演算され、その結果0100がレジスタ１に格納され
る。 ｍ＋４サイクルにおいては、（0100−0300）が
演算され、その結果9800がレジスタ１に格納され
る。このとき、キヤリーは発生せず、レジスタ５
には０が格納される。さらに、キヤリーが発生し
ないためレジスタ６の加算は行われない。 ｍ＋５サイクルにおいては、レジスタ５の内容
が０であるので、次サイクルの動作として桁ずら
しが指定されるとともに（9800＋0300）が演算さ
れ、その結果0100がレジスタ１に格納される。ま
たレジスタ５の内容が１となるので、レジスタ６
の内容は１加算され、２から３になり、これが次
の桁の商となる。 ｐサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を１桁左にシフトする。 ｐ＋１サイクルにおいては、（1000−0300）が
演算され、その結果0700がレジスタ１に格納され
る。 ｐ＋２サイクルにおいては、（0700−0300）が
演算され、その結果0400がレジスタ１に格納され
る。 ｐ＋３サイクルにおいては、（0400−0300）が
演算され、その結果0100がレジスタ１に格納され
る。 ｐ＋４サイクルにおいては、（0100−0300）が
演算され、その結果9800がレジスタ１に格納され
る。このとき、キヤリーは発生せず、レジスタ５
には０が格納される。さらに、キヤリーが発生し
ないためレジスタ６の加算は行われない。 ｐ＋５サイクルにおいては、レジスタ５の内容
が０であるので、次サイクルの動作として桁ずら
しが指定されるとともに（9800＋0300）が演算さ
れ、その結果0100がレジスタ１に格納される。ま
たレジスタ５の内容が１となるので、レジスタ６
の内容は１加算され、２から３になり、これが下
位桁の商となる。 ｑサイクルにおいては、ｍサイクルと同様のシ
フト動作を行い、演算を終了する。レジスタ１の
上位２桁が余りとなる。 以上の実施例では、除算開始時の初期設定にお
いて、−１としたため、カウンタ６の最終的な値
が商となつたが、必ずしもこの方法をとる必要は
ない。０に初期設定しておいて、最後に最終的な
値から−１するようにしてもよいし、キヤリーが
０となつた時をもつてレジスタ６の値を商として
取込むようにしてもよい。 以上の如き10進除算装置によれば、商がｉ（ｉ
＝０、１、２、………９）であるとすると、（ｉ
＋２）サイクルで10進除算の１桁の商と中間剰余
を求めることができるから、平均

【式】サイクルの処理ステツプが 実行できる。これに対し、第１図のリストア方式
では、１桁の商が（2i＋３）サイクルがかかるか
ら、平均

【式】サイクルの処理ス テツプを要し、また第２図イ，ロのノン・リスト
ア方式では、１桁の商が（2i＋２）サイクルがか
かるから、平均

【式】サイクルを 要する。 従つて第４図の10進除算装置によれば、従来に
比べて約２倍近く高速になることが判る。 以上本発明の一実施例について説明したが、本
発明によれば、第３図に示したように中間剰余と
除数との加算という一つの処理手順のみを反復さ
せることのみにより、１桁の商と中間剰余とを得
ることができるので、従来の方式と比較して、除
算動作を高速に行なえる効果がある。

【図面の簡単な説明】

第１図は従来のリストア方式により１桁の商と
中間剰余を求める10進除算の原理を示した図、第
２図イ，ロは従来のノン・リストア方式により、
１桁の商と中間剰余を求める10進除算の原理を示
した図、第３図は本発明による10指除算方式によ
り、１桁の商と中間剰余とを求める原理を示した
図、第４図は本発明の一実施例となる10進除算装
置の機能的ブロツク図、第５図は第４図の装置の
演算サイクルを説明するための図である。 第４図において、１，２，５……レジスタ、３
……選択回路、４……演算器、６……レジスタ、
７……加算器。

Claims (1)

1. 【特許請求の範囲】 １ 演算サイクルを繰り返して10進除算を行なう
   10進除算装置において、被除数あるいは中間剰
   余、除数及び演算結果のキヤリーをそれぞれ格納
   する第１、第２及び第３のレジスタと、上記第３
   のレジスタに接続され、前の演算サイクルの演算
   のキヤリーが１である場合には第２のレジスタの
   除数の補数を、キヤリーが０である場合には第２
   のレジスタの除数を選択する回路と、該選択回路
   の出力を一方の入力とし上記第１のレジスタの内
   容を他方の入力とし、前の演算サイクルの演算の
   キヤリーをそのイニシヤルキヤリーとする10進加
   算器と、キヤリー１が少なくとも連続的に出力さ
   れる回数を計数するカウンタを有し、各演算サイ
   クルにおいて、上記10進加算器による演算を行つ
   て演算結果を上記第１のレジスタにセツトすると
   共に、この演算と並行して前の演算サイクルでの
   演算におけるキヤリーが１か０かに応じて次の演
   算サイクルを繰り返すか否かを指示し、上記カウ
   ンタの内容に基づいて商を求めることを特徴とす
   る10進除算装置。 ２ 上記第３のレジスタ及びカウンタの初期値を
   それぞれ１、−１にして除算動作を開始するよう
   にしたことを特徴とする特許請求の範囲第１項記
   載の10進除算装置。