JPS6244660B2 - - Google Patents
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- JPS6244660B2 JPS6244660B2 JP56142313A JP14231381A JPS6244660B2 JP S6244660 B2 JPS6244660 B2 JP S6244660B2 JP 56142313 A JP56142313 A JP 56142313A JP 14231381 A JP14231381 A JP 14231381A JP S6244660 B2 JPS6244660 B2 JP S6244660B2
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- Japan
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- 230000000295 complement effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
Landscapes
- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Description
本発明は、データ処理装置に用いられる10進除
算装置に関する。 従来の10進除算は、第1図に示すリストア方式
及び第2図イ,ロに示すノン・リストア方式とが
ある。図において、10Pは被除数あるいは中間
剰余(以下特に被除数と中間剰余を区別する必要
がない限り中間剰余と呼ぶ)、20Pは除数を、
CARYは演算結果のキヤリーを示す。第1図及び
第2図からわかるように、どちらの方式において
も、1桁の商と中間剰余を求めるためには、中間
剰余と除数との加算又は減算、及びその演算結果
の中のキヤリーの有無の判断の2つの処理ステツ
プを反復させなければならない。またリストア方
式においては、中間剰余の補正の処理ステツプを
追加する必要がある。なおノンリストア方式で
は、1桁の商を求めるごとに第2図イおよびロの
処理を交互に繰り返す。 そこで本発明は、第3図に示すように、中間剰
余と除数との加算という1つの処理のみを反復さ
せることのみにより、1桁の商と中間剰余を得る
ことを可能とし、従つて処理ステツプ数の少ない
10進除算装置を提供するものである。なお第3図
において、20P′はCARY=0の時除数であり、
CARY=1の時除数の補数である。又CARY=0
時のイニシヤルキヤリーは0で、CARY=1時の
イニシヤルキヤリーは1である。 以下、本発明の一実施例を説明する。 第4図は本発明に基く10進除算装置の機能的ブ
ロツク図であり、被除数あるいは中間剰余Aはレ
ジスタ1に、除数Bはレジスタ2に、前の演算の
結果のキヤリーはレジスタ5にそれぞれ格納され
る。6はキヤリーの発生した演算サイクルを記憶
するレジスタ、7は+1加算器で、レジスタ6と
加算器7でカウンタを構成する、3はレジスタ5
の内容が0の時レジスタ2の内容をそのまま、1
の時その補数を出力する選択回路、4はレジスタ
1と選択回路3からのデータに10進演算を行なう
演算器である。演算器4はレジスタ5の内容を線
11からイニシヤルキヤリーとして取込み、演算
結果を線10に、桁あふれが生じた場合のキヤリ
ーを線12にそれぞれ出力する。線10,12の
内容はそれぞれレジスタ1,5にセツトされる。 第4図の装置は一定のサイクルで動作が進行す
るようになつており、このサイクル毎に1つの処
理ステツプが実行される。そして1つの演算サイ
クル内では、第5図に示すように、演算動作と並
行してレジスタ5の内容を調べることにより、前
の演算サイクルで発生したキヤリーのチエツクを
行なう。このキヤリーチエツクにおいて、キヤリ
ーが1になつていれば次のサイクルでは演算サイ
クルの繰り返しを指示し、キヤリーが0になつて
いれば次のサイクルで中間剰余の桁ずらし等の処
理を指示する。また演算結果及び新たなキヤリー
は、当該演算サイクルの終りで発生する。 第4図は次の通り動作する。先ず、レジスタ1
に被除数Aを、レジスタ2に除数Bを、レジスタ
5に1、レジスタ6に−1をそれぞれ初期値とし
てセツトし、この後、第1の演算サイクルを起動
する。今、レジスタ5の内容が1であるから、選
択回路3の出力はBの補数であり、またイニシヤ
ルキヤリーは1である。従つてこの演算サイクル
では、演算器4はA++1=A−B、すなわち
AとBの減算を行なう。ここで線12に出力され
たキヤリーが1であると、A+Bの間には、A≧
Bなる大小関係が存在したことを示す。この場
合、加算器7が動作してレジスタ6の内容に+1
する。一方、この第1の演算サイクルの演算動作
と並行してレジスタ5の内容が調べられ、この時
1であるから第2の演算サイクルの繰り返しが指
示される。こうして第2の演算サイクルが起こ
り、レジスタ5の内容は1であるから、前と同様
の動作が行なわれる。またこの第2の演算サイク
ルと並行してレジスタ5の内容が調べられ、この
時1であるから第3の演算サイクルの繰返しが指
示される。 以上のようにして、線12に出力されるキヤリ
ーが1となる演算サイクルが続く限り、レジスタ
6の内容に+1し続け、2つ先の演算サイクルの
実行を指示し続ける。このようにして演算サイク
ルが繰り返されている途中において、線12に出
力されるキヤリーが0になると、レジスタ1のセ
ツトされる内容は目的とする中間剰余よる除数分
だけ少ない値となる。 線12に出力されたキヤリーが0になつた演算
サイクルにおいては、レジスタ6の更新は行なわ
れないが、1つ前の演算サイクルでのキヤリー1
であるから1つ先のサイクルでの演算サイクルは
指示されている。そこでこの演算サイクルが起動
されるが、この時レジスタ5の内容は0であるか
ら、選択回路3はレジスタ2の内容をそのまま出
力し、またイニシヤルキヤリーは0である。従つ
てこの演算サイクルでは、演算器4はA+B+0
=A+B、すなわち、AとBの加算を行ない、こ
の加算結果は必ず正の数あるいは0であり、目的
とする中間剰余に等しい。またこの時キヤリーが
必ず出力され、レジスタ6の内容が加算器7によ
り+1される。従つて、レジスタ6の内容は、初
期値−1が補正され、商を示す。一方、この演算
サイクルの演算動作と並行してレジスタ5の内容
が調べられ、この時0であるから、演算サイクル
の繰り返しは指示されず、レジスタ1にセツトさ
れた中間剰余の桁ずらし等の処理が指示される。
この桁ずらし等必要な処理が行なわれた後は、新
たな商の桁を求めるため前記と同様の動作が行な
われる。 以下、700÷3を演算する場合の具体例を表に
基き説明する。 表は縦にサイクル数をとり、横に演算開始前の
レジスタ5内のキヤリー、レジスタ1及びレジス
タ2の中間剰余A及び除数B、演算回路3におけ
る演算の種別、次サイクルにおいて演算ループを
繰り返すか桁ずらしの処理を行うかの動作指示、
さらに演算終了後のレジスタ1及びレジスタ5の
内容、そしてレジスタ6の内容の変化状態及び商
をとる。 表において、nサイクルは初期状態を示し、n
サイクルにおいてはレジスタ5には1が、レジス
タ1には被除数0700が、レジスタ2には除数0300
が、レジスタ6には−1が格納される。 n+1サイクルにおいては、レジスタ5のキヤ
リーが1であるので、n+2サイクルとして演算
ループが指定されると共に、0300の補数が選択回
路
算装置に関する。 従来の10進除算は、第1図に示すリストア方式
及び第2図イ,ロに示すノン・リストア方式とが
ある。図において、10Pは被除数あるいは中間
剰余(以下特に被除数と中間剰余を区別する必要
がない限り中間剰余と呼ぶ)、20Pは除数を、
CARYは演算結果のキヤリーを示す。第1図及び
第2図からわかるように、どちらの方式において
も、1桁の商と中間剰余を求めるためには、中間
剰余と除数との加算又は減算、及びその演算結果
の中のキヤリーの有無の判断の2つの処理ステツ
プを反復させなければならない。またリストア方
式においては、中間剰余の補正の処理ステツプを
追加する必要がある。なおノンリストア方式で
は、1桁の商を求めるごとに第2図イおよびロの
処理を交互に繰り返す。 そこで本発明は、第3図に示すように、中間剰
余と除数との加算という1つの処理のみを反復さ
せることのみにより、1桁の商と中間剰余を得る
ことを可能とし、従つて処理ステツプ数の少ない
10進除算装置を提供するものである。なお第3図
において、20P′はCARY=0の時除数であり、
CARY=1の時除数の補数である。又CARY=0
時のイニシヤルキヤリーは0で、CARY=1時の
イニシヤルキヤリーは1である。 以下、本発明の一実施例を説明する。 第4図は本発明に基く10進除算装置の機能的ブ
ロツク図であり、被除数あるいは中間剰余Aはレ
ジスタ1に、除数Bはレジスタ2に、前の演算の
結果のキヤリーはレジスタ5にそれぞれ格納され
る。6はキヤリーの発生した演算サイクルを記憶
するレジスタ、7は+1加算器で、レジスタ6と
加算器7でカウンタを構成する、3はレジスタ5
の内容が0の時レジスタ2の内容をそのまま、1
の時その補数を出力する選択回路、4はレジスタ
1と選択回路3からのデータに10進演算を行なう
演算器である。演算器4はレジスタ5の内容を線
11からイニシヤルキヤリーとして取込み、演算
結果を線10に、桁あふれが生じた場合のキヤリ
ーを線12にそれぞれ出力する。線10,12の
内容はそれぞれレジスタ1,5にセツトされる。 第4図の装置は一定のサイクルで動作が進行す
るようになつており、このサイクル毎に1つの処
理ステツプが実行される。そして1つの演算サイ
クル内では、第5図に示すように、演算動作と並
行してレジスタ5の内容を調べることにより、前
の演算サイクルで発生したキヤリーのチエツクを
行なう。このキヤリーチエツクにおいて、キヤリ
ーが1になつていれば次のサイクルでは演算サイ
クルの繰り返しを指示し、キヤリーが0になつて
いれば次のサイクルで中間剰余の桁ずらし等の処
理を指示する。また演算結果及び新たなキヤリー
は、当該演算サイクルの終りで発生する。 第4図は次の通り動作する。先ず、レジスタ1
に被除数Aを、レジスタ2に除数Bを、レジスタ
5に1、レジスタ6に−1をそれぞれ初期値とし
てセツトし、この後、第1の演算サイクルを起動
する。今、レジスタ5の内容が1であるから、選
択回路3の出力はBの補数であり、またイニシヤ
ルキヤリーは1である。従つてこの演算サイクル
では、演算器4はA++1=A−B、すなわち
AとBの減算を行なう。ここで線12に出力され
たキヤリーが1であると、A+Bの間には、A≧
Bなる大小関係が存在したことを示す。この場
合、加算器7が動作してレジスタ6の内容に+1
する。一方、この第1の演算サイクルの演算動作
と並行してレジスタ5の内容が調べられ、この時
1であるから第2の演算サイクルの繰り返しが指
示される。こうして第2の演算サイクルが起こ
り、レジスタ5の内容は1であるから、前と同様
の動作が行なわれる。またこの第2の演算サイク
ルと並行してレジスタ5の内容が調べられ、この
時1であるから第3の演算サイクルの繰返しが指
示される。 以上のようにして、線12に出力されるキヤリ
ーが1となる演算サイクルが続く限り、レジスタ
6の内容に+1し続け、2つ先の演算サイクルの
実行を指示し続ける。このようにして演算サイク
ルが繰り返されている途中において、線12に出
力されるキヤリーが0になると、レジスタ1のセ
ツトされる内容は目的とする中間剰余よる除数分
だけ少ない値となる。 線12に出力されたキヤリーが0になつた演算
サイクルにおいては、レジスタ6の更新は行なわ
れないが、1つ前の演算サイクルでのキヤリー1
であるから1つ先のサイクルでの演算サイクルは
指示されている。そこでこの演算サイクルが起動
されるが、この時レジスタ5の内容は0であるか
ら、選択回路3はレジスタ2の内容をそのまま出
力し、またイニシヤルキヤリーは0である。従つ
てこの演算サイクルでは、演算器4はA+B+0
=A+B、すなわち、AとBの加算を行ない、こ
の加算結果は必ず正の数あるいは0であり、目的
とする中間剰余に等しい。またこの時キヤリーが
必ず出力され、レジスタ6の内容が加算器7によ
り+1される。従つて、レジスタ6の内容は、初
期値−1が補正され、商を示す。一方、この演算
サイクルの演算動作と並行してレジスタ5の内容
が調べられ、この時0であるから、演算サイクル
の繰り返しは指示されず、レジスタ1にセツトさ
れた中間剰余の桁ずらし等の処理が指示される。
この桁ずらし等必要な処理が行なわれた後は、新
たな商の桁を求めるため前記と同様の動作が行な
われる。 以下、700÷3を演算する場合の具体例を表に
基き説明する。 表は縦にサイクル数をとり、横に演算開始前の
レジスタ5内のキヤリー、レジスタ1及びレジス
タ2の中間剰余A及び除数B、演算回路3におけ
る演算の種別、次サイクルにおいて演算ループを
繰り返すか桁ずらしの処理を行うかの動作指示、
さらに演算終了後のレジスタ1及びレジスタ5の
内容、そしてレジスタ6の内容の変化状態及び商
をとる。 表において、nサイクルは初期状態を示し、n
サイクルにおいてはレジスタ5には1が、レジス
タ1には被除数0700が、レジスタ2には除数0300
が、レジスタ6には−1が格納される。 n+1サイクルにおいては、レジスタ5のキヤ
リーが1であるので、n+2サイクルとして演算
ループが指定されると共に、0300の補数が選択回
路
【表】
3により選択され、演算回路4において(0700−
0300)が演算される。その結果、レジスタ1には
0400が格納される。演算の結果、キヤリーが1と
なり、レジスタ5に格納される。また、レジスタ
6が−1から0に加算される。 n+2サイクルにおいては(0400−0300)が演
算され、その結果0100がレジスタ1に格納され
る。他の動作はn+1サイクルと同じである。 n+3サイクルにおいては(0100−0300)が演
算され、その結果9800がレジスタ1に登録され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。さらに、キヤリーが発生し
ないためレジスタ6の加算は行われない。 n+4サイクルにおいては、レジスタ5の内容
が0であるので、次のサイクルの動作としては桁
ずらしが指示されると共に、0300が選択回路3に
より選択され、演算回路4において(9800+
0300)が演算される。演算回路4における演算結
果0100はレジスタ1に格納され、得られたキヤリ
ーはレジスタ5に格納される。レジスタ5の内容
が1となるので、レジスタ6の内容は1加算さ
れ、1から2になり、これが上位桁の商となる。 mサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を1桁左にシフトする。 m+1サイクルにおいては、(1000−0300)が
演算され、その結果0700がレジスタ1に格納され
る。 m+2サイクルにおいては、(0700−0300)が
演算され、その結果0400がレジスタ1に格納され
る。 m+3サイクルにおいては、(0400−0300)が
演算され、その結果0100がレジスタ1に格納され
る。 m+4サイクルにおいては、(0100−0300)が
演算され、その結果9800がレジスタ1に格納され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。さらに、キヤリーが発生し
ないためレジスタ6の加算は行われない。 m+5サイクルにおいては、レジスタ5の内容
が0であるので、次サイクルの動作として桁ずら
しが指定されるとともに(9800+0300)が演算さ
れ、その結果0100がレジスタ1に格納される。ま
たレジスタ5の内容が1となるので、レジスタ6
の内容は1加算され、2から3になり、これが次
の桁の商となる。 pサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を1桁左にシフトする。 p+1サイクルにおいては、(1000−0300)が
演算され、その結果0700がレジスタ1に格納され
る。 p+2サイクルにおいては、(0700−0300)が
演算され、その結果0400がレジスタ1に格納され
る。 p+3サイクルにおいては、(0400−0300)が
演算され、その結果0100がレジスタ1に格納され
る。 p+4サイクルにおいては、(0100−0300)が
演算され、その結果9800がレジスタ1に格納され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。さらに、キヤリーが発生し
ないためレジスタ6の加算は行われない。 p+5サイクルにおいては、レジスタ5の内容
が0であるので、次サイクルの動作として桁ずら
しが指定されるとともに(9800+0300)が演算さ
れ、その結果0100がレジスタ1に格納される。ま
たレジスタ5の内容が1となるので、レジスタ6
の内容は1加算され、2から3になり、これが下
位桁の商となる。 qサイクルにおいては、mサイクルと同様のシ
フト動作を行い、演算を終了する。レジスタ1の
上位2桁が余りとなる。 以上の実施例では、除算開始時の初期設定にお
いて、−1としたため、カウンタ6の最終的な値
が商となつたが、必ずしもこの方法をとる必要は
ない。0に初期設定しておいて、最後に最終的な
値から−1するようにしてもよいし、キヤリーが
0となつた時をもつてレジスタ6の値を商として
取込むようにしてもよい。 以上の如き10進除算装置によれば、商がi(i
=0、1、2、………9)であるとすると、(i
+2)サイクルで10進除算の1桁の商と中間剰余
を求めることができるから、平均
0300)が演算される。その結果、レジスタ1には
0400が格納される。演算の結果、キヤリーが1と
なり、レジスタ5に格納される。また、レジスタ
6が−1から0に加算される。 n+2サイクルにおいては(0400−0300)が演
算され、その結果0100がレジスタ1に格納され
る。他の動作はn+1サイクルと同じである。 n+3サイクルにおいては(0100−0300)が演
算され、その結果9800がレジスタ1に登録され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。さらに、キヤリーが発生し
ないためレジスタ6の加算は行われない。 n+4サイクルにおいては、レジスタ5の内容
が0であるので、次のサイクルの動作としては桁
ずらしが指示されると共に、0300が選択回路3に
より選択され、演算回路4において(9800+
0300)が演算される。演算回路4における演算結
果0100はレジスタ1に格納され、得られたキヤリ
ーはレジスタ5に格納される。レジスタ5の内容
が1となるので、レジスタ6の内容は1加算さ
れ、1から2になり、これが上位桁の商となる。 mサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を1桁左にシフトする。 m+1サイクルにおいては、(1000−0300)が
演算され、その結果0700がレジスタ1に格納され
る。 m+2サイクルにおいては、(0700−0300)が
演算され、その結果0400がレジスタ1に格納され
る。 m+3サイクルにおいては、(0400−0300)が
演算され、その結果0100がレジスタ1に格納され
る。 m+4サイクルにおいては、(0100−0300)が
演算され、その結果9800がレジスタ1に格納され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。さらに、キヤリーが発生し
ないためレジスタ6の加算は行われない。 m+5サイクルにおいては、レジスタ5の内容
が0であるので、次サイクルの動作として桁ずら
しが指定されるとともに(9800+0300)が演算さ
れ、その結果0100がレジスタ1に格納される。ま
たレジスタ5の内容が1となるので、レジスタ6
の内容は1加算され、2から3になり、これが次
の桁の商となる。 pサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を1桁左にシフトする。 p+1サイクルにおいては、(1000−0300)が
演算され、その結果0700がレジスタ1に格納され
る。 p+2サイクルにおいては、(0700−0300)が
演算され、その結果0400がレジスタ1に格納され
る。 p+3サイクルにおいては、(0400−0300)が
演算され、その結果0100がレジスタ1に格納され
る。 p+4サイクルにおいては、(0100−0300)が
演算され、その結果9800がレジスタ1に格納され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。さらに、キヤリーが発生し
ないためレジスタ6の加算は行われない。 p+5サイクルにおいては、レジスタ5の内容
が0であるので、次サイクルの動作として桁ずら
しが指定されるとともに(9800+0300)が演算さ
れ、その結果0100がレジスタ1に格納される。ま
たレジスタ5の内容が1となるので、レジスタ6
の内容は1加算され、2から3になり、これが下
位桁の商となる。 qサイクルにおいては、mサイクルと同様のシ
フト動作を行い、演算を終了する。レジスタ1の
上位2桁が余りとなる。 以上の実施例では、除算開始時の初期設定にお
いて、−1としたため、カウンタ6の最終的な値
が商となつたが、必ずしもこの方法をとる必要は
ない。0に初期設定しておいて、最後に最終的な
値から−1するようにしてもよいし、キヤリーが
0となつた時をもつてレジスタ6の値を商として
取込むようにしてもよい。 以上の如き10進除算装置によれば、商がi(i
=0、1、2、………9)であるとすると、(i
+2)サイクルで10進除算の1桁の商と中間剰余
を求めることができるから、平均
【式】サイクルの処理ステツプが
実行できる。これに対し、第1図のリストア方式
では、1桁の商が(2i+3)サイクルがかかるか
ら、平均
では、1桁の商が(2i+3)サイクルがかかるか
ら、平均
【式】サイクルの処理ス
テツプを要し、また第2図イ,ロのノン・リスト
ア方式では、1桁の商が(2i+2)サイクルがか
かるから、平均
ア方式では、1桁の商が(2i+2)サイクルがか
かるから、平均
【式】サイクルを
要する。
従つて第4図の10進除算装置によれば、従来に
比べて約2倍近く高速になることが判る。 以上本発明の一実施例について説明したが、本
発明によれば、第3図に示したように中間剰余と
除数との加算という一つの処理手順のみを反復さ
せることのみにより、1桁の商と中間剰余とを得
ることができるので、従来の方式と比較して、除
算動作を高速に行なえる効果がある。
比べて約2倍近く高速になることが判る。 以上本発明の一実施例について説明したが、本
発明によれば、第3図に示したように中間剰余と
除数との加算という一つの処理手順のみを反復さ
せることのみにより、1桁の商と中間剰余とを得
ることができるので、従来の方式と比較して、除
算動作を高速に行なえる効果がある。
第1図は従来のリストア方式により1桁の商と
中間剰余を求める10進除算の原理を示した図、第
2図イ,ロは従来のノン・リストア方式により、
1桁の商と中間剰余を求める10進除算の原理を示
した図、第3図は本発明による10指除算方式によ
り、1桁の商と中間剰余とを求める原理を示した
図、第4図は本発明の一実施例となる10進除算装
置の機能的ブロツク図、第5図は第4図の装置の
演算サイクルを説明するための図である。 第4図において、1,2,5……レジスタ、3
……選択回路、4……演算器、6……レジスタ、
7……加算器。
中間剰余を求める10進除算の原理を示した図、第
2図イ,ロは従来のノン・リストア方式により、
1桁の商と中間剰余を求める10進除算の原理を示
した図、第3図は本発明による10指除算方式によ
り、1桁の商と中間剰余とを求める原理を示した
図、第4図は本発明の一実施例となる10進除算装
置の機能的ブロツク図、第5図は第4図の装置の
演算サイクルを説明するための図である。 第4図において、1,2,5……レジスタ、3
……選択回路、4……演算器、6……レジスタ、
7……加算器。
Claims (1)
- 【特許請求の範囲】 1 演算サイクルを繰り返して10進除算を行なう
10進除算装置において、被除数あるいは中間剰
余、除数及び演算結果のキヤリーをそれぞれ格納
する第1、第2及び第3のレジスタと、上記第3
のレジスタに接続され、前の演算サイクルの演算
のキヤリーが1である場合には第2のレジスタの
除数の補数を、キヤリーが0である場合には第2
のレジスタの除数を選択する回路と、該選択回路
の出力を一方の入力とし上記第1のレジスタの内
容を他方の入力とし、前の演算サイクルの演算の
キヤリーをそのイニシヤルキヤリーとする10進加
算器と、キヤリー1が少なくとも連続的に出力さ
れる回数を計数するカウンタを有し、各演算サイ
クルにおいて、上記10進加算器による演算を行つ
て演算結果を上記第1のレジスタにセツトすると
共に、この演算と並行して前の演算サイクルでの
演算におけるキヤリーが1か0かに応じて次の演
算サイクルを繰り返すか否かを指示し、上記カウ
ンタの内容に基づいて商を求めることを特徴とす
る10進除算装置。 2 上記第3のレジスタ及びカウンタの初期値を
それぞれ1、−1にして除算動作を開始するよう
にしたことを特徴とする特許請求の範囲第1項記
載の10進除算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14231381A JPS5844537A (ja) | 1981-09-11 | 1981-09-11 | 10進除算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14231381A JPS5844537A (ja) | 1981-09-11 | 1981-09-11 | 10進除算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5844537A JPS5844537A (ja) | 1983-03-15 |
JPS6244660B2 true JPS6244660B2 (ja) | 1987-09-22 |
Family
ID=15312446
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14231381A Granted JPS5844537A (ja) | 1981-09-11 | 1981-09-11 | 10進除算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5844537A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
-
1981
- 1981-09-11 JP JP14231381A patent/JPS5844537A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS5844537A (ja) | 1983-03-15 |
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