Изобретение относитс к вычислительной технике и может найти применение в арифметических устройствах . Известно устройство дл делени двоичных чисел, содержащее регистр делител , сумматор, регистр частного , блок анализа знаков, блоки передачи кодов, два элемента И, два элемента ИЛИ, блок выработки корректирующей единицы, соединенные таким об разом, что в зависимости от результата сравнени знаков делител и сумматора передача делител из сумматор осуществл етс пр мым или обрат ным кодом через блоки передачи кодов и вырабатываетс очередйа цифра частного . Наиболее близким к предлагаемому вл етс устройство делени чисел бе восстановлени остатка, содержащее регистр делимого, регистр делител , регистр частного, с-умматор, преобразователь пр мого кода в дополнительный , блок анализа знаков, блок коррекции частного, элементы И, элементы ИЛИ, соединенные таким образом, что в зависимости от результата анализа знаков делимого и делител пере дача делител на сумматор осуществл етс пр мым или обратным кодом через преобразователь кодов и -вырабатываетс очередна цифра частного Недостаток известных устройств дополнительные затраты оборудовани на реализацию элементов И и элементов ИЛИ. Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем, что в устройство дл делени чисел без восстановлени остатка, содержащее регистр делител , выход которого подключен к первому входу преобразовател пр мого кода в дополнительный, выход которого подключен к первому входу сумматора, второй вход которого подключен к выходу регистра делимого , блок коррекции частного, первый вход которого соединен с выходом старшего разр да регистра делимого, а второй вход подключен к выходу старшего разр да регистра делител и к первому входу блока анализа знаков, выход которого подключен ко входу младшего разр да регистра частного, выход блока коррекции частного соединен с выходом устройства и с вторым входом преобразовател пр мого кода в дополнительный, третий вход которого подключен к выходу младшего разр да регистра частного, причем выход каждого разр да сумматора соединен со входом соответствующего раз р д-а регистра делимого со сдвигом влево на один разр д, а выход старшего разр да сумматор подключен,ко второму входу .блока анализа знаков. На чертеже изображена схема предлагаемого устройства. Устройство содержит регистр 1 делител , преобразователь 2 пр мого кода в дополнительный, сумматор 3, регистр 4 делимого, блок 5 анализа знаков, блок б коррекции частного, регистр 7 частного, выход 8 устройства . Выход регистра 1 делител подключен к первому входу преобразовател 2 пр мого кода в дополнительный, выход которого подключен к первому входу сумматора 3, второй вход сумма тора 2 соединен с выходом регистра 4 делимого, вход которого подключен к. выходу сумматора 3 со сдвигом влево на один разр д. Выход старшего ра р да регистра делител соединен с первым входом блока 5 анализа знаков и с вторым входом блока б коррекции частного. Выход старшего разр да сум матора 3 подключен ко второму входу блока 5 анализа знаков, а выход стар шего разр да регистра 4 делимого к первому входу блока б коррекции частного. Выход блока 5 анализа знаков соединен со входом ушадшего разр да регистра 7 частного, выход кот рого подключен к третьему входу пре образовател 2 пр мого кода в допол нительный, а выход блока б коррекции частного - со вторым входом пре образовател 2 кодов и с выходом 8 устройства. Устройство делени чисел без вос становлени остатка работает следую щим образом. Перед началом вычислени делимое записываетс в регистр 4 делимого, делитель - в регистр 1 делител , состо ние регистра 7 частного безразличное , блок б коррекции частного записывает в триггер, имеющийс в его составе, значение результата сравнени знаков делимого и делител . Если знаки операндов в исходном состо нии -равны, то в первом цикле вычислени происходит вычитание дел тел из делимого, если знаки не рав ны, тов первом цикле вычислени пр исходит сложение делител и делимог . на сумматоре 3. Дл этого в первом цикле вычислени управленце работой преобразовател пр мого кода в дополнительный осуществл етс выходом блока б коррекции частного. Таким образом, на входы сумматор 3, п первом цикле вычислени поступа ет делимое в пр мом коде, а делитель - в пр мом или дополнительном коде. В конце первого цикла вычислени по результату анализа знаков делител и полученной суммы блок 5 анализа знаков формирует значение первой цифры частного, вл ющейс знаком частного, которое записываетс в младший разр д регистра 7 частного одновременно со сдвигом влево на один разр д. Если знаки делител и полученной суммы равны,:то в младший разр д регистра 7 частного записываетс единица, если знаки не равны - нуль. В это же врем , в момент записи очередной цифрЫ частного, полученна на сумматоре 3 сумма записываетс в регистр 4 делимого со сдвигом влево на один разр д,при этом в младший разр дрегистра 4 делимого записываетс нуль. Во втором цикле значение продвинутой влево предьщущей суммы из регистра 4 делимого подаетс на вход сумматора 3 в пр мом коде. Управление работой преобразовател пр мого кода в дополнительный осуществл етс уже не выходом блока 6 коррекции частного, а выходом младшего разр да регистра 7 частного, значение которого вл етс результатом анализа знаков делител и непредвинутой . суммы предыдущего цикла вычислени . Если значение цифры частного, полученной в предыдущем цикле, вл етс единица, то делитель подаетс на сумматор. 3 в дополнительном коде, если цифра частного равна нулю, то на вход сумматора 3 делитель поступает в пр мом коде. Получение очередной цифры частного происходит аналогично первому циклу. Таким образом, начина со второго цикла в каждом цикле передачей на. сумматор 3 делител управл ет значение -цифры частного, полученной в предыдущем цикле. Пример. Делимое А 0,011, делитель В 0,111, дополнительный код делител 1,001. e-ign А 0, В О, следовательно , в первом цикле на сумматоре из делимого А вычитаетс делитель В (А +J BlAon) I . Поскольку запись очередной цифры частного в регистр 7 частного проис ,ходит в момент сдвига влево, то на этом регистре накапливаетс результат делени . Количество необходимых циклов определ етс разр дностью операндов . Следует отметить, что при делении чисел возможно переполненное разр дной сетки устройства ./В этих , случа х истинным результатом операции делени вл етс число, больше / единицы, или вообще ре,йультат нлг су- /
ществует. Поскольку устройства, оперирующие с числами с фиксированной зап той,не могут представл ть числа, равные 1 или 1, то при делении таких чисел полученный результат будет неверным. Поэтому дл выработки признака, указывающего на переполнение разр дки сетки устройства, выход
sign
001