JPH0383127A - 10進除算器 - Google Patents
10進除算器Info
- Publication number
- JPH0383127A JPH0383127A JP22092589A JP22092589A JPH0383127A JP H0383127 A JPH0383127 A JP H0383127A JP 22092589 A JP22092589 A JP 22092589A JP 22092589 A JP22092589 A JP 22092589A JP H0383127 A JPH0383127 A JP H0383127A
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- JP
- Japan
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- divisor
- circuit
- decimal
- power
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000010365 information processing Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置の10進除算器に関し。
特に除数が100幕乗である場合の10進除算器に関す
る。
る。
従来、10進除算を行なう方法として第2図のフローに
示すような方法が用いられてきた。
示すような方法が用いられてきた。
第2図のフローを説明すると、第1ステツプとして10
進表記されている被除数(DD)および除数(DB)を
2進表記へ変換する。一般に10進演算は演算精度を要
求する場合によく用いられるため、その内部表記が2進
化10進法(BCD)等で行なわれているので、前記の
変換作業を必要とする。次ステツプ以降に関しては、基
本的に被除数(DD)から除数(Ds )を引いて、そ
の結果が除数より大きいならば減算を繰り返し、その結
果が除数よりも小さくなった時点で処理を終了し、結果
として被除数から除数を引いた回数を商として採用する
。さらに後処理としてその時点で2進表記されている値
を10進表記へと変換して、この値を商として出力する
。
進表記されている被除数(DD)および除数(DB)を
2進表記へ変換する。一般に10進演算は演算精度を要
求する場合によく用いられるため、その内部表記が2進
化10進法(BCD)等で行なわれているので、前記の
変換作業を必要とする。次ステツプ以降に関しては、基
本的に被除数(DD)から除数(Ds )を引いて、そ
の結果が除数より大きいならば減算を繰り返し、その結
果が除数よりも小さくなった時点で処理を終了し、結果
として被除数から除数を引いた回数を商として採用する
。さらに後処理としてその時点で2進表記されている値
を10進表記へと変換して、この値を商として出力する
。
以下余日
〔発明が解決しようとする課題〕
上述した方法によると、その実行サイクルは。
被除数や除数の大小にもよるが2前後の数値変換処理を
含めると数10サイクル以上かかってしまう。
含めると数10サイクル以上かかってしまう。
このように、10進除算はその実行サイクルを多く要す
るという欠点を持つ。しかしその内容を検討するに、実
行サイクルが数多くなるのは除数が10の幕乗の場合で
ある。
るという欠点を持つ。しかしその内容を検討するに、実
行サイクルが数多くなるのは除数が10の幕乗の場合で
ある。
本発明は従来のもののこのような問題点を解決しようと
するもので、除数が10の冪乗の場合に演算サイクルを
短縮できる10進演算器を提供するものである。
するもので、除数が10の冪乗の場合に演算サイクルを
短縮できる10進演算器を提供するものである。
本発明の10進除算器は、与えられた被除数と除数から
商及び剰余を算出する10進除算回路と、前記除数が1
0の冪乗であることを検出する100冪乗検出回路と、
前記除数に応答し。
商及び剰余を算出する10進除算回路と、前記除数が1
0の冪乗であることを検出する100冪乗検出回路と、
前記除数に応答し。
て前記被除数を右シフトするシフト回路と、前記10の
冪乗検出回路の出力で前記10進除算回路と前記シフト
回路との出方を選択する回路とを含んで構成される。
冪乗検出回路の出力で前記10進除算回路と前記シフト
回路との出方を選択する回路とを含んで構成される。
次に2本発明について図面を参照して説明する。
第1図は本発明の一実施例を示したブロック図である。
レジスタ1は被除数を入力し保持するレジスタである。
レジスタ2は除数を入力し保持するレジスタである。1
0進除算回路3はレジスタ1とレジスタ2からそれぞれ
1o進表現された被除数と除数とを入力し、10進除算
を行ない10進表記の商を出方する1o進除算回路であ
シ2通常その処理に数10マシンサイクルを要する。シ
フタ4はレジスタ1に保持されている被除数を入力し、
その入力値をもう一方の入力であるシフトカウント数だ
け入カ桁を右シフトした値を出力する回路である。シフ
トカウント生成回路5はレジスタ2に保持されている除
数を入力し、シフトカウントを出力する回路である。1
0の冪乗検出回路6はレジスタ2に保持されている除数
を入力し、その入力値が10の冪乗であるかどうかを判
定しその結果を出力する回路である。セレクタ7は10
進除算回路5とシフタ5からの出力金入力し、そのどち
らかを10の冪乗検出回路6の出力で切り換える機能を
持つ。レジスタ8はセレクタ7の出力を保持する。
0進除算回路3はレジスタ1とレジスタ2からそれぞれ
1o進表現された被除数と除数とを入力し、10進除算
を行ない10進表記の商を出方する1o進除算回路であ
シ2通常その処理に数10マシンサイクルを要する。シ
フタ4はレジスタ1に保持されている被除数を入力し、
その入力値をもう一方の入力であるシフトカウント数だ
け入カ桁を右シフトした値を出力する回路である。シフ
トカウント生成回路5はレジスタ2に保持されている除
数を入力し、シフトカウントを出力する回路である。1
0の冪乗検出回路6はレジスタ2に保持されている除数
を入力し、その入力値が10の冪乗であるかどうかを判
定しその結果を出力する回路である。セレクタ7は10
進除算回路5とシフタ5からの出力金入力し、そのどち
らかを10の冪乗検出回路6の出力で切り換える機能を
持つ。レジスタ8はセレクタ7の出力を保持する。
ここで動作の説明の前に、まずシフトカウント生成回路
5と10の冪乗検出回路6の説明を行なう。第3図(1
)はシフトカウント生成回路5の入力と出力の値の関係
を示している。ここでは入力(除数)が10の冪乗かど
うかにかかわらず出力として入力の下位桁からの10進
表記された”ONの個数を出力としている。第3図(2
)ldlOの幕乗検出回路乙の入力と出力の値の関係を
示している。ここでは入力(除数)が10の幕柔か否か
ヲ判定しその結果を出力している。
5と10の冪乗検出回路6の説明を行なう。第3図(1
)はシフトカウント生成回路5の入力と出力の値の関係
を示している。ここでは入力(除数)が10の冪乗かど
うかにかかわらず出力として入力の下位桁からの10進
表記された”ONの個数を出力としている。第3図(2
)ldlOの幕乗検出回路乙の入力と出力の値の関係を
示している。ここでは入力(除数)が10の幕柔か否か
ヲ判定しその結果を出力している。
次に2全体の動作について説明する。
まず、レジスタ1とレジスタ2にそれぞれ被除数、除数
が保持される。ここで、除数が10の軍乗であった場合
は、被除数をシフタ4で数ビツトシフトを行った結果が
次のサイクルでセレクタ7を通してレジスタ8に保持さ
れる。−方、除数が10の幕乗でない場合は、従来の手
法による10進除算回路5の演算結果がセレクタ7を通
してレジスタ8に、数十サイクル後に保持されることに
なる。これらの場合の入力。
が保持される。ここで、除数が10の軍乗であった場合
は、被除数をシフタ4で数ビツトシフトを行った結果が
次のサイクルでセレクタ7を通してレジスタ8に保持さ
れる。−方、除数が10の幕乗でない場合は、従来の手
法による10進除算回路5の演算結果がセレクタ7を通
してレジスタ8に、数十サイクル後に保持されることに
なる。これらの場合の入力。
出カバターンを第4図(すべて10進表記)に示す。
本発明は以上説明したように、10進除算回路のほかに
、除数が10の冪乗であることを検出する10の幕乗検
出回路と、前記除数に応答して前記被除数を右シフトす
るシフト回路と。
、除数が10の冪乗であることを検出する10の幕乗検
出回路と、前記除数に応答して前記被除数を右シフトす
るシフト回路と。
前記10の幕乗検出回路の出力で前記10進除算回路と
前記シフト回路との出力を選択する回路とを設けること
により、除数が10の幕乗の場合に、演算サイクルを1
サイクルに短縮できるという効果がある。
前記シフト回路との出力を選択する回路とを設けること
により、除数が10の幕乗の場合に、演算サイクルを1
サイクルに短縮できるという効果がある。
以下余0
【図面の簡単な説明】
第1図は本発明の一実施例の構成図、第2図は従来の方
法の一例を示すフローチャート、第3図は第1図中のシ
フトカウント生成回路および10の幕乗検出回路の入出
力関係の説明図。 第4図は第1図の構成を用いた場合の動作説明図である
。 記号の説明二1,2・・・レジスタ、3・・・10進除
算回路、4・・・シフタ、5・・・シフトカウント生成
回路、6・・・10の幕乗検出回路、7・・・セレクタ
、8・・・レジスタ。 第1 図 第2図 第3図 (1) (2)
法の一例を示すフローチャート、第3図は第1図中のシ
フトカウント生成回路および10の幕乗検出回路の入出
力関係の説明図。 第4図は第1図の構成を用いた場合の動作説明図である
。 記号の説明二1,2・・・レジスタ、3・・・10進除
算回路、4・・・シフタ、5・・・シフトカウント生成
回路、6・・・10の幕乗検出回路、7・・・セレクタ
、8・・・レジスタ。 第1 図 第2図 第3図 (1) (2)
Claims (1)
- 1、10進除算命令を有する情報処理装置において、与
えられた被除数と除数から商及び剰余を算出する10進
除算回路と、前記除数が10の冪乗であることを検出す
る10の冪乗検出回路と、前記除数に応答して前記被除
数を右シフトするシフト回路と、前記10の冪乗検出回
路の出力で前記10進除算回路と前記シフト回路との出
力を選択する回路とを含むことを特徴とする10進除算
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22092589A JPH0383127A (ja) | 1989-08-28 | 1989-08-28 | 10進除算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22092589A JPH0383127A (ja) | 1989-08-28 | 1989-08-28 | 10進除算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0383127A true JPH0383127A (ja) | 1991-04-09 |
Family
ID=16758703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22092589A Pending JPH0383127A (ja) | 1989-08-28 | 1989-08-28 | 10進除算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0383127A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10127015B2 (en) | 2016-09-30 | 2018-11-13 | International Business Machines Corporation | Decimal multiply and shift instruction |
US10235137B2 (en) | 2016-09-30 | 2019-03-19 | International Business Machines Corporation | Decimal shift and divide instruction |
US10385171B2 (en) | 2014-09-09 | 2019-08-20 | Toyo Seikan Group Holdings, Ltd. | Powder comprising hydrolyzable resin particles |
US11669304B2 (en) | 2021-02-08 | 2023-06-06 | Kioxia Corporation | Arithmetic device and arithmetic circuit for performing multiplication and division |
-
1989
- 1989-08-28 JP JP22092589A patent/JPH0383127A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10385171B2 (en) | 2014-09-09 | 2019-08-20 | Toyo Seikan Group Holdings, Ltd. | Powder comprising hydrolyzable resin particles |
US10127015B2 (en) | 2016-09-30 | 2018-11-13 | International Business Machines Corporation | Decimal multiply and shift instruction |
US10235137B2 (en) | 2016-09-30 | 2019-03-19 | International Business Machines Corporation | Decimal shift and divide instruction |
US10241757B2 (en) | 2016-09-30 | 2019-03-26 | International Business Machines Corporation | Decimal shift and divide instruction |
US10331408B2 (en) | 2016-09-30 | 2019-06-25 | International Business Machines Corporation | Decimal multiply and shift instruction |
US11669304B2 (en) | 2021-02-08 | 2023-06-06 | Kioxia Corporation | Arithmetic device and arithmetic circuit for performing multiplication and division |
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