JPH01125625A - 除算装置 - Google Patents
除算装置Info
- Publication number
- JPH01125625A JPH01125625A JP28495487A JP28495487A JPH01125625A JP H01125625 A JPH01125625 A JP H01125625A JP 28495487 A JP28495487 A JP 28495487A JP 28495487 A JP28495487 A JP 28495487A JP H01125625 A JPH01125625 A JP H01125625A
- Authority
- JP
- Japan
- Prior art keywords
- division
- dividend
- register
- circuit
- divisor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000010606 normalization Methods 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、除算装置に関し、特に１６を基数とする浮動
小数点形式データの除算を収束型除算方式で行う除算装
置に関する。
小数点形式データの除算を収束型除算方式で行う除算装
置に関する。
従来、１６を基数とする浮動小数点形式データの除算を
収束型除算方式を用いて行う除算装置では、除算前に除
数の仮数部のみを２を基数として正規化（以後、＠２進
正規化” と呼ぶ）シ、このときのシフト数をレジスタ
に保持し、その出力をもとに仮数部の除算結果（以後、
単に”除算結果１と呼ぶ）の補正シフトを行った後、１
６を基数として正規化（以後、′１６進正規化”と呼ぶ
）する方法、または、除算前の仮数部の２進正規化を除
数と被除数に対して行い、このときのシフト数を２つの
レジスタに保持し、それぞれのレジスタの出力を順次用
いて除算結果の補正シフトをした後、１６進正規化を行
う方法が使われていた。
収束型除算方式を用いて行う除算装置では、除算前に除
数の仮数部のみを２を基数として正規化（以後、＠２進
正規化” と呼ぶ）シ、このときのシフト数をレジスタ
に保持し、その出力をもとに仮数部の除算結果（以後、
単に”除算結果１と呼ぶ）の補正シフトを行った後、１
６を基数として正規化（以後、′１６進正規化”と呼ぶ
）する方法、または、除算前の仮数部の２進正規化を除
数と被除数に対して行い、このときのシフト数を２つの
レジスタに保持し、それぞれのレジスタの出力を順次用
いて除算結果の補正シフトをした後、１６進正規化を行
う方法が使われていた。
上述した従来の除算装置における前者の方法で、７＼
は、除算結果の先頭部分ＫＯの列が残り、その分、下位
ビットが失われて、精度が悪くなるということ、その後
、１６進正規化を行う必要があることという欠点があり
、後者の方法では、除算結果を補正するために被除数の
２進正規化時のシフト数に対応して右シフトし、除数の
２進正規化時のシフト数に対応して左シフトする必要が
あるので、右シフト時に下位ビットが失われること、左
シフト時に上位ビットがあふれる場合の対策が必要なこ
と、さらに得られた結果を１６進正規化する必要がある
ことという欠点がある。
ビットが失われて、精度が悪くなるということ、その後
、１６進正規化を行う必要があることという欠点があり
、後者の方法では、除算結果を補正するために被除数の
２進正規化時のシフト数に対応して右シフトし、除数の
２進正規化時のシフト数に対応して左シフトする必要が
あるので、右シフト時に下位ビットが失われること、左
シフト時に上位ビットがあふれる場合の対策が必要なこ
と、さらに得られた結果を１６進正規化する必要がある
ことという欠点がある。
本発明の除算装置は、入力データを左右にシフト可能な
シフタと、１６進正規化された除数と被除数を２進正規
化するときのシフト数を保持する２つのレジスタと、２
進正規化された除数と被除数から得られた除算結果を１
６進正規化済数に戻すためのシフト数および商の指数部
に対する補正信号を先の２つのレジスタの出力から算出
する加算ａ＊ａｔ＊ｔ、−ｃｗ、ｂ・７＼ 〔実施例〕 次に、本発明について第１図を参照して説明する。第１
図は一本発明の実施例を構成するブロック図であシ、１
は除数または被除数の仮数部を一時的に保持するレジス
タ、２はレジスタ１の出力の上位３ビツトのリーディン
グゼロの数を出力するプライオリティエンコーダ、３社
被除数のリーディングゼロの数を保持するレジスタ、４
は除数のリーディングゼロの数を保持するレジスタ、５
はレジスタｌの出力とレジスタ２の出力とを減算する演
算回路、６は信号線２２によって送られてくるエンコー
ダ２の出力と信号線２３によって送られてくる演算回路
５の出力を制御回路１０の指示により選択する第１のセ
レクタ、７は信号線２６によりて送られてくるレジスタ
１の出力と信号線２９によ０て送られてくる収束Ｍ１２
進除算回路９の出力を制御回路１０の指示により選択す
る第２のセレクタ、８は信号線２４によって送られてく
る第１のセレクタ６の出力をシフト数とし、信号線２７
によって送られてくる第２のセレクタ７の出力を制御回
路１０の指示により左または右にシフトするシフタ、９
は内部にレジスタ、乗算器などを持ち、２を基数として
収束型除算を行う除算回路、１０は本除算装置内部の制
御を行う制御回路である。
シフタと、１６進正規化された除数と被除数を２進正規
化するときのシフト数を保持する２つのレジスタと、２
進正規化された除数と被除数から得られた除算結果を１
６進正規化済数に戻すためのシフト数および商の指数部
に対する補正信号を先の２つのレジスタの出力から算出
する加算ａ＊ａｔ＊ｔ、−ｃｗ、ｂ・７＼ 〔実施例〕 次に、本発明について第１図を参照して説明する。第１
図は一本発明の実施例を構成するブロック図であシ、１
は除数または被除数の仮数部を一時的に保持するレジス
タ、２はレジスタ１の出力の上位３ビツトのリーディン
グゼロの数を出力するプライオリティエンコーダ、３社
被除数のリーディングゼロの数を保持するレジスタ、４
は除数のリーディングゼロの数を保持するレジスタ、５
はレジスタｌの出力とレジスタ２の出力とを減算する演
算回路、６は信号線２２によって送られてくるエンコー
ダ２の出力と信号線２３によって送られてくる演算回路
５の出力を制御回路１０の指示により選択する第１のセ
レクタ、７は信号線２６によりて送られてくるレジスタ
１の出力と信号線２９によ０て送られてくる収束Ｍ１２
進除算回路９の出力を制御回路１０の指示により選択す
る第２のセレクタ、８は信号線２４によって送られてく
る第１のセレクタ６の出力をシフト数とし、信号線２７
によって送られてくる第２のセレクタ７の出力を制御回
路１０の指示により左または右にシフトするシフタ、９
は内部にレジスタ、乗算器などを持ち、２を基数として
収束型除算を行う除算回路、１０は本除算装置内部の制
御を行う制御回路である。
以下に第１図をもとにして、本除算装置の動作〈ついて
述べる。まず、１６を基数とした浮動小数点形式データ
である被除数の仮数部が信号線２０により外部から入力
され、レジスタＩＫセットされる。レジスタｌの上位３
ビツトは、信号線２１により、エンコーダ２に送られ、
リーディングゼｐの数が検出されてレジスタ３に保持さ
れる。セレクタ６が信号＠２２を選択することにより、
このリーディングゼロの数は、シフト数としてシ７り８
にも送られる。セレクタ７が、入力線２６を選択し、制
御回路１０がシフタ８に左方向を指示することＫよシ、
シフタ８は、レジスタ１の出力（被除数の仮数部）をリ
ーディングゼロの数だけ左シフトする。こうして２進正
規化された被除数は、収束盤２進除算回路下内部の被除
数レジスタ“−１へ１ に保持される。
述べる。まず、１６を基数とした浮動小数点形式データ
である被除数の仮数部が信号線２０により外部から入力
され、レジスタＩＫセットされる。レジスタｌの上位３
ビツトは、信号線２１により、エンコーダ２に送られ、
リーディングゼｐの数が検出されてレジスタ３に保持さ
れる。セレクタ６が信号＠２２を選択することにより、
このリーディングゼロの数は、シフト数としてシ７り８
にも送られる。セレクタ７が、入力線２６を選択し、制
御回路１０がシフタ８に左方向を指示することＫよシ、
シフタ８は、レジスタ１の出力（被除数の仮数部）をリ
ーディングゼロの数だけ左シフトする。こうして２進正
規化された被除数は、収束盤２進除算回路下内部の被除
数レジスタ“−１へ１ に保持される。
次に、１６を基数とした浮動小数点形式データである除
数の仮数部が信号ｉｌ ２０ Ｋよシ外部から入力され
、レジスタ１にセットされる。リーディングゼ四の数が
レジスタ４に保持されることと、２進正規化された除数
が収束型２進除算回路９内部の除数レジスタに保持され
ることを除いて被除数の場合と同様の動作が行われる。
数の仮数部が信号ｉｌ ２０ Ｋよシ外部から入力され
、レジスタ１にセットされる。リーディングゼ四の数が
レジスタ４に保持されることと、２進正規化された除数
が収束型２進除算回路９内部の除数レジスタに保持され
ることを除いて被除数の場合と同様の動作が行われる。
この後、制御回路１０の指示により、収束型２進除算回
路９は、２を基数とした収束型除算を行う。２進収束型
除算とは、次の（１）から（３）の方法で仮数部の除算
を行う方法である。
路９は、２を基数とした収束型除算を行う。２進収束型
除算とは、次の（１）から（３）の方法で仮数部の除算
を行う方法である。
（１） 除数の仮数部の逆数の初期近似値をＲＯＭか
ら読み出すなどの方法で得て、これを除数の仮数部（分
母）と被除数の仮数部（分子）に乗じて、新たな分母と
分子を得る。
ら読み出すなどの方法で得て、これを除数の仮数部（分
母）と被除数の仮数部（分子）に乗じて、新たな分母と
分子を得る。
（２）分母に乗じると分母が１に近づくような値を一定
のアルゴリズムで得て、また分母と分子に乗じる。
のアルゴリズムで得て、また分母と分子に乗じる。
（３） （２）の動作を続けるご仁任よって分母がＩ
Ｋ収束すると、分子が求める除最結果に収束する。
Ｋ収束すると、分子が求める除最結果に収束する。
先の２進正規化により、除数と被除数の仮数部除算結果
は、次のような形で得られる。
は、次のような形で得られる。
Ｌ×××・・・・・・Ｘ
または、 ０．ＩＸＸ・・・・・・×（但し、・は小数
点位置）この除算結果は、除数、被除数を２進正規化し
た際の左シフトによりビットがずれておシ、また、収束
製除算により小数点位置が１６を基数とした位置からず
ｎているので、その補正のため、次の３つのシフトを必
要とする。
点位置）この除算結果は、除数、被除数を２進正規化し
た際の左シフトによりビットがずれておシ、また、収束
製除算により小数点位置が１６を基数とした位置からず
ｎているので、その補正のため、次の３つのシフトを必
要とする。
（１） 除算結果は、被除数を２進正規化した際、左
ヘシフトしたビット数（ｄとする。０≦ｄ≦３）だけ左
にずれているので、ｄビット右にシフトする。
ヘシフトしたビット数（ｄとする。０≦ｄ≦３）だけ左
にずれているので、ｄビット右にシフトする。
（２）除算結果は、除数を２進正規化した際、左ヘシフ
トしたビット数（ｒとする。Ｏ≦ｒ≦３）だけ右にずれ
ているので、ｒビット左にシフトする。
トしたビット数（ｒとする。Ｏ≦ｒ≦３）だけ右にずれ
ているので、ｒビット左にシフトする。
（３） 除算結果の小数点位置は、１６を基数とした
位置から右に３ビツトずれているので、除算結果を右に
３ビツトシフトすることＫより、小数点位置を１６を基
数とした位置に移す。
位置から右に３ビツトずれているので、除算結果を右に
３ビツトシフトすることＫより、小数点位置を１６を基
数とした位置に移す。
つまり、合計ｄ−ｒ＋３ビットの右シフトを行わなけれ
ばならない。ｄ−ｒ＋３の計算をレジスタ１の出力（＝
ｄ）とレジスタ４の出力を演算回路５に入力することで
行う。この減算で、キャリーアウト（信号線２５）がＯ
の場合、セレクタ６が、信号線２３を選択することによ
り、加１１回路５の出力がシフタ８に送られ、さらに、
セレクタ７が信号線２９を選択することにより、演算回
路５の出力に従って除算回路９の出力の除算結果は、次
のように補正される。但し、・は小数点位置である。
ばならない。ｄ−ｒ＋３の計算をレジスタ１の出力（＝
ｄ）とレジスタ４の出力を演算回路５に入力することで
行う。この減算で、キャリーアウト（信号線２５）がＯ
の場合、セレクタ６が、信号線２３を選択することによ
り、加１１回路５の出力がシフタ８に送られ、さらに、
セレクタ７が信号線２９を選択することにより、演算回
路５の出力に従って除算回路９の出力の除算結果は、次
のように補正される。但し、・は小数点位置である。
（２） ｄ−ｒ＋３−００とき ・１×××・・・・
・・×または、 ・０１Ｘ×・・・・・・×０３）
ｄ−ｒ＋３＝１のとき −０１ＸＸ−−−−−−Ｘ
または、 ・００１×・・・・・・×（Ｃ） ｄ
−ｒ ＋ ３ ＝ ２のとき ・００１×・・・・・
・×（［） ｄ−ｒ＋３＝３のとき −０００１Ｘ
−−−−−−Ｘまたは、 ・０ｔ）ＯＯＩＸ−・・・
・・×−（イ）他方、キャリーアウト（信号線２５）が
ｌの場合は、４ビツト以上の右シフトが必要となるが、
信号ｌｌＡ２５でキャリーアウトが１であることを指数
部の回路に伝え、商の指数部から１を減じて、シフト数
を３ビツト以下に押さえる。その他は、キャリーアウト
がＯである場合と同様の動作を行うことＫより、除算結
果は、次のように補正される。・は小数点位置である。
・・×または、 ・０１Ｘ×・・・・・・×０３）
ｄ−ｒ＋３＝１のとき −０１ＸＸ−−−−−−Ｘ
または、 ・００１×・・・・・・×（Ｃ） ｄ
−ｒ ＋ ３ ＝ ２のとき ・００１×・・・・・
・×（［） ｄ−ｒ＋３＝３のとき −０００１Ｘ
−−−−−−Ｘまたは、 ・０ｔ）ＯＯＩＸ−・・・
・・×−（イ）他方、キャリーアウト（信号線２５）が
ｌの場合は、４ビツト以上の右シフトが必要となるが、
信号ｌｌＡ２５でキャリーアウトが１であることを指数
部の回路に伝え、商の指数部から１を減じて、シフト数
を３ビツト以下に押さえる。その他は、キャリーアウト
がＯである場合と同様の動作を行うことＫより、除算結
果は、次のように補正される。・は小数点位置である。
■ ｄ−ｒ＋３＝４のとき ・１×××・−−−−−
Ｘまたは、 ・０１××・・・・・・×（Ｆ５ ｄ
−ｒ＋３＝５のとき ＠ＯＩＸＸ・−−−−−Ｘまた
は、 ・００１×・・・・・・× ４〇）
ｄ −ｒ ＋ ３ ＝ ６のとき ・００１×・・・
・・・×・０ＯＯＩＸ・・・・・・× すなわち、■の（＠を除いて、除算結果の補正と１６進
正規化処理が、唯一回のシフトで行われる。
Ｘまたは、 ・０１××・・・・・・×（Ｆ５ ｄ
−ｒ＋３＝５のとき ＠ＯＩＸＸ・−−−−−Ｘまた
は、 ・００１×・・・・・・× ４〇）
ｄ −ｒ ＋ ３ ＝ ６のとき ・００１×・・・
・・・×・０ＯＯＩＸ・・・・・・× すなわち、■の（＠を除いて、除算結果の補正と１６進
正規化処理が、唯一回のシフトで行われる。
このようＫして得られた計算結果は、信号線２８〔発明
の効果〕 以上説明したように本発明は、１６進正規化済数である
除数、被除数を２進正規化して除算することによって生
じる不規則な補正シフト数と、収束型除算方式によって
生じる補正右シフト数３ビットを加算し、その結果によ
り除算結果を−ｆｆｉＫ右シフトして、下位ビットの桁
落ちを防いで精度を向上させるという効果を持つ。また
、補正のためのシフト回数が看小限で済み、かつ、はと
んどの場合、除算結果が１６進正規化済の形で得られる
ので、除算後の正現化処理が不要なことが多くなシ、演
算速度が向上するという効果もある。
の効果〕 以上説明したように本発明は、１６進正規化済数である
除数、被除数を２進正規化して除算することによって生
じる不規則な補正シフト数と、収束型除算方式によって
生じる補正右シフト数３ビットを加算し、その結果によ
り除算結果を−ｆｆｉＫ右シフトして、下位ビットの桁
落ちを防いで精度を向上させるという効果を持つ。また
、補正のためのシフト回数が看小限で済み、かつ、はと
んどの場合、除算結果が１６進正規化済の形で得られる
ので、除算後の正現化処理が不要なことが多くなシ、演
算速度が向上するという効果もある。
第１図は、本発明を実現する回路の例のブロック図であ
る。 １・・・・・・除数および被除数の仮数部をセットする
レジスタ、２・・・・・・プライオリティ・エンコーダ
、３・・・・・・シフト数記゛憶レジスタ（被除数用）
、４・・・−・シフ）＃記憶レジスタ（除数用）、５・
・・−・・キャリーアウト出力をもつ２ビツトの加算回
路、６・・・・・・シフト数セレクタ、７・・・・・・
シフタ入力セレクタ、８・・・・・・シフタ、９・・・
−・・収束型２進除算回、路。 代理人 弁理士 内 原 晋ふ 第 １ 図
る。 １・・・・・・除数および被除数の仮数部をセットする
レジスタ、２・・・・・・プライオリティ・エンコーダ
、３・・・・・・シフト数記゛憶レジスタ（被除数用）
、４・・・−・シフ）＃記憶レジスタ（除数用）、５・
・・−・・キャリーアウト出力をもつ２ビツトの加算回
路、６・・・・・・シフト数セレクタ、７・・・・・・
シフタ入力セレクタ、８・・・・・・シフタ、９・・・
−・・収束型２進除算回、路。 代理人 弁理士 内 原 晋ふ 第 １ 図
Claims (1)
- 浮動小数点形式データの収束型除算方式による除算装置
において、入力データを左右にシフトするシフタと、１
６を基数として正規化された除数と被除数の仮数部を前
記シフタで２を基数として正規化する際のシフト数を保
持する２つのレジスタと、前記２を基数として正規化し
た除数と被除数から収束型除算方式により計算された仮
数部の除算結果を前記シフタにより１６を基数として正
規化された数に戻すためのシフト数および商の指数部に
対する補正信号を前記２つのレジスタから算出する演算
回路を持つことを特徴とする除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28495487A JPH01125625A (ja) | 1987-11-10 | 1987-11-10 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28495487A JPH01125625A (ja) | 1987-11-10 | 1987-11-10 | 除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01125625A true JPH01125625A (ja) | 1989-05-18 |
Family
ID=17685228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28495487A Pending JPH01125625A (ja) | 1987-11-10 | 1987-11-10 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01125625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481745A (en) * | 1992-12-25 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | High speed divider for performing hexadecimal division having control circuit for generating different division cycle signals to control circuit in performing specific functions |
-
1987
- 1987-11-10 JP JP28495487A patent/JPH01125625A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481745A (en) * | 1992-12-25 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | High speed divider for performing hexadecimal division having control circuit for generating different division cycle signals to control circuit in performing specific functions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920005226B1 (ko) | 부동 소수점 연산장치 | |
| US6138135A (en) | Propagating NaNs during high precision calculations using lesser precision hardware | |
| US4758974A (en) | Most significant digit location | |
| US4594680A (en) | Apparatus for performing quadratic convergence division in a large data processing system | |
| JPS60140422A (ja) | 演算処理装置 | |
| JPS62191926A (ja) | 演算装置 | |
| JPH05250146A (ja) | 整数累乗処理を行なうための回路及び方法 | |
| JP2511527B2 (ja) | 浮動小数点演算器 | |
| US7016930B2 (en) | Apparatus and method for performing operations implemented by iterative execution of a recurrence equation | |
| JPH04270415A (ja) | 高性能加算器 | |
| JPH01125625A (ja) | 除算装置 | |
| JPH0540605A (ja) | 浮動小数点乗算装置 | |
| JPH07146777A (ja) | 演算装置 | |
| US5689721A (en) | Detecting overflow conditions for negative quotients in nonrestoring two's complement division | |
| JPH0251732A (ja) | 浮動小数点演算器 | |
| JPH0285922A (ja) | 演算回路 | |
| JPS63254525A (ja) | 除算装置 | |
| JPS61118835A (ja) | ハ−ドウエア除算器 | |
| SU567172A1 (ru) | Устройство дл вычитани чисел с плавающей зап той | |
| JPS54162936A (en) | Data processor | |
| JPH03282619A (ja) | 乗算回路 | |
| JPS6129020B2 (ja) | ||
| JPS60246437A (ja) | 除算回路 | |
| JPS59160235A (ja) | 除算装置 | |
| JPH01232430A (ja) | 演算回路 |