JPH01125625A - 除算装置 - Google Patents
除算装置Info
- Publication number
- JPH01125625A JPH01125625A JP28495487A JP28495487A JPH01125625A JP H01125625 A JPH01125625 A JP H01125625A JP 28495487 A JP28495487 A JP 28495487A JP 28495487 A JP28495487 A JP 28495487A JP H01125625 A JPH01125625 A JP H01125625A
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- Japan
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- division
- dividend
- register
- circuit
- divisor
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000010606 normalization Methods 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、除算装置に関し、特に16を基数とする浮動
小数点形式データの除算を収束型除算方式で行う除算装
置に関する。
小数点形式データの除算を収束型除算方式で行う除算装
置に関する。
従来、16を基数とする浮動小数点形式データの除算を
収束型除算方式を用いて行う除算装置では、除算前に除
数の仮数部のみを2を基数として正規化(以後、@2進
正規化” と呼ぶ)シ、このときのシフト数をレジスタ
に保持し、その出力をもとに仮数部の除算結果(以後、
単に”除算結果1と呼ぶ)の補正シフトを行った後、1
6を基数として正規化(以後、′16進正規化”と呼ぶ
)する方法、または、除算前の仮数部の2進正規化を除
数と被除数に対して行い、このときのシフト数を2つの
レジスタに保持し、それぞれのレジスタの出力を順次用
いて除算結果の補正シフトをした後、16進正規化を行
う方法が使われていた。
収束型除算方式を用いて行う除算装置では、除算前に除
数の仮数部のみを2を基数として正規化(以後、@2進
正規化” と呼ぶ)シ、このときのシフト数をレジスタ
に保持し、その出力をもとに仮数部の除算結果(以後、
単に”除算結果1と呼ぶ)の補正シフトを行った後、1
6を基数として正規化(以後、′16進正規化”と呼ぶ
)する方法、または、除算前の仮数部の2進正規化を除
数と被除数に対して行い、このときのシフト数を2つの
レジスタに保持し、それぞれのレジスタの出力を順次用
いて除算結果の補正シフトをした後、16進正規化を行
う方法が使われていた。
上述した従来の除算装置における前者の方法で、7\
は、除算結果の先頭部分KOの列が残り、その分、下位
ビットが失われて、精度が悪くなるということ、その後
、16進正規化を行う必要があることという欠点があり
、後者の方法では、除算結果を補正するために被除数の
2進正規化時のシフト数に対応して右シフトし、除数の
2進正規化時のシフト数に対応して左シフトする必要が
あるので、右シフト時に下位ビットが失われること、左
シフト時に上位ビットがあふれる場合の対策が必要なこ
と、さらに得られた結果を16進正規化する必要がある
ことという欠点がある。
ビットが失われて、精度が悪くなるということ、その後
、16進正規化を行う必要があることという欠点があり
、後者の方法では、除算結果を補正するために被除数の
2進正規化時のシフト数に対応して右シフトし、除数の
2進正規化時のシフト数に対応して左シフトする必要が
あるので、右シフト時に下位ビットが失われること、左
シフト時に上位ビットがあふれる場合の対策が必要なこ
と、さらに得られた結果を16進正規化する必要がある
ことという欠点がある。
本発明の除算装置は、入力データを左右にシフト可能な
シフタと、16進正規化された除数と被除数を2進正規
化するときのシフト数を保持する2つのレジスタと、2
進正規化された除数と被除数から得られた除算結果を1
6進正規化済数に戻すためのシフト数および商の指数部
に対する補正信号を先の2つのレジスタの出力から算出
する加算a*at*t、−cw、b・7\ 〔実施例〕 次に、本発明について第1図を参照して説明する。第1
図は一本発明の実施例を構成するブロック図であシ、1
は除数または被除数の仮数部を一時的に保持するレジス
タ、2はレジスタ1の出力の上位3ビツトのリーディン
グゼロの数を出力するプライオリティエンコーダ、3社
被除数のリーディングゼロの数を保持するレジスタ、4
は除数のリーディングゼロの数を保持するレジスタ、5
はレジスタlの出力とレジスタ2の出力とを減算する演
算回路、6は信号線22によって送られてくるエンコー
ダ2の出力と信号線23によって送られてくる演算回路
5の出力を制御回路10の指示により選択する第1のセ
レクタ、7は信号線26によりて送られてくるレジスタ
1の出力と信号線29によ0て送られてくる収束M12
進除算回路9の出力を制御回路10の指示により選択す
る第2のセレクタ、8は信号線24によって送られてく
る第1のセレクタ6の出力をシフト数とし、信号線27
によって送られてくる第2のセレクタ7の出力を制御回
路10の指示により左または右にシフトするシフタ、9
は内部にレジスタ、乗算器などを持ち、2を基数として
収束型除算を行う除算回路、10は本除算装置内部の制
御を行う制御回路である。
シフタと、16進正規化された除数と被除数を2進正規
化するときのシフト数を保持する2つのレジスタと、2
進正規化された除数と被除数から得られた除算結果を1
6進正規化済数に戻すためのシフト数および商の指数部
に対する補正信号を先の2つのレジスタの出力から算出
する加算a*at*t、−cw、b・7\ 〔実施例〕 次に、本発明について第1図を参照して説明する。第1
図は一本発明の実施例を構成するブロック図であシ、1
は除数または被除数の仮数部を一時的に保持するレジス
タ、2はレジスタ1の出力の上位3ビツトのリーディン
グゼロの数を出力するプライオリティエンコーダ、3社
被除数のリーディングゼロの数を保持するレジスタ、4
は除数のリーディングゼロの数を保持するレジスタ、5
はレジスタlの出力とレジスタ2の出力とを減算する演
算回路、6は信号線22によって送られてくるエンコー
ダ2の出力と信号線23によって送られてくる演算回路
5の出力を制御回路10の指示により選択する第1のセ
レクタ、7は信号線26によりて送られてくるレジスタ
1の出力と信号線29によ0て送られてくる収束M12
進除算回路9の出力を制御回路10の指示により選択す
る第2のセレクタ、8は信号線24によって送られてく
る第1のセレクタ6の出力をシフト数とし、信号線27
によって送られてくる第2のセレクタ7の出力を制御回
路10の指示により左または右にシフトするシフタ、9
は内部にレジスタ、乗算器などを持ち、2を基数として
収束型除算を行う除算回路、10は本除算装置内部の制
御を行う制御回路である。
以下に第1図をもとにして、本除算装置の動作〈ついて
述べる。まず、16を基数とした浮動小数点形式データ
である被除数の仮数部が信号線20により外部から入力
され、レジスタIKセットされる。レジスタlの上位3
ビツトは、信号線21により、エンコーダ2に送られ、
リーディングゼpの数が検出されてレジスタ3に保持さ
れる。セレクタ6が信号@22を選択することにより、
このリーディングゼロの数は、シフト数としてシ7り8
にも送られる。セレクタ7が、入力線26を選択し、制
御回路10がシフタ8に左方向を指示することKよシ、
シフタ8は、レジスタ1の出力(被除数の仮数部)をリ
ーディングゼロの数だけ左シフトする。こうして2進正
規化された被除数は、収束盤2進除算回路下内部の被除
数レジスタ“−1へ1 に保持される。
述べる。まず、16を基数とした浮動小数点形式データ
である被除数の仮数部が信号線20により外部から入力
され、レジスタIKセットされる。レジスタlの上位3
ビツトは、信号線21により、エンコーダ2に送られ、
リーディングゼpの数が検出されてレジスタ3に保持さ
れる。セレクタ6が信号@22を選択することにより、
このリーディングゼロの数は、シフト数としてシ7り8
にも送られる。セレクタ7が、入力線26を選択し、制
御回路10がシフタ8に左方向を指示することKよシ、
シフタ8は、レジスタ1の出力(被除数の仮数部)をリ
ーディングゼロの数だけ左シフトする。こうして2進正
規化された被除数は、収束盤2進除算回路下内部の被除
数レジスタ“−1へ1 に保持される。
次に、16を基数とした浮動小数点形式データである除
数の仮数部が信号il 20 Kよシ外部から入力され
、レジスタ1にセットされる。リーディングゼ四の数が
レジスタ4に保持されることと、2進正規化された除数
が収束型2進除算回路9内部の除数レジスタに保持され
ることを除いて被除数の場合と同様の動作が行われる。
数の仮数部が信号il 20 Kよシ外部から入力され
、レジスタ1にセットされる。リーディングゼ四の数が
レジスタ4に保持されることと、2進正規化された除数
が収束型2進除算回路9内部の除数レジスタに保持され
ることを除いて被除数の場合と同様の動作が行われる。
この後、制御回路10の指示により、収束型2進除算回
路9は、2を基数とした収束型除算を行う。2進収束型
除算とは、次の(1)から(3)の方法で仮数部の除算
を行う方法である。
路9は、2を基数とした収束型除算を行う。2進収束型
除算とは、次の(1)から(3)の方法で仮数部の除算
を行う方法である。
(1) 除数の仮数部の逆数の初期近似値をROMか
ら読み出すなどの方法で得て、これを除数の仮数部(分
母)と被除数の仮数部(分子)に乗じて、新たな分母と
分子を得る。
ら読み出すなどの方法で得て、これを除数の仮数部(分
母)と被除数の仮数部(分子)に乗じて、新たな分母と
分子を得る。
(2)分母に乗じると分母が1に近づくような値を一定
のアルゴリズムで得て、また分母と分子に乗じる。
のアルゴリズムで得て、また分母と分子に乗じる。
(3) (2)の動作を続けるご仁任よって分母がI
K収束すると、分子が求める除最結果に収束する。
K収束すると、分子が求める除最結果に収束する。
先の2進正規化により、除数と被除数の仮数部除算結果
は、次のような形で得られる。
は、次のような形で得られる。
L×××・・・・・・X
または、 0.IXX・・・・・・×(但し、・は小数
点位置)この除算結果は、除数、被除数を2進正規化し
た際の左シフトによりビットがずれておシ、また、収束
製除算により小数点位置が16を基数とした位置からず
nているので、その補正のため、次の3つのシフトを必
要とする。
点位置)この除算結果は、除数、被除数を2進正規化し
た際の左シフトによりビットがずれておシ、また、収束
製除算により小数点位置が16を基数とした位置からず
nているので、その補正のため、次の3つのシフトを必
要とする。
(1) 除算結果は、被除数を2進正規化した際、左
ヘシフトしたビット数(dとする。0≦d≦3)だけ左
にずれているので、dビット右にシフトする。
ヘシフトしたビット数(dとする。0≦d≦3)だけ左
にずれているので、dビット右にシフトする。
(2)除算結果は、除数を2進正規化した際、左ヘシフ
トしたビット数(rとする。O≦r≦3)だけ右にずれ
ているので、rビット左にシフトする。
トしたビット数(rとする。O≦r≦3)だけ右にずれ
ているので、rビット左にシフトする。
(3) 除算結果の小数点位置は、16を基数とした
位置から右に3ビツトずれているので、除算結果を右に
3ビツトシフトすることKより、小数点位置を16を基
数とした位置に移す。
位置から右に3ビツトずれているので、除算結果を右に
3ビツトシフトすることKより、小数点位置を16を基
数とした位置に移す。
つまり、合計d−r+3ビットの右シフトを行わなけれ
ばならない。d−r+3の計算をレジスタ1の出力(=
d)とレジスタ4の出力を演算回路5に入力することで
行う。この減算で、キャリーアウト(信号線25)がO
の場合、セレクタ6が、信号線23を選択することによ
り、加11回路5の出力がシフタ8に送られ、さらに、
セレクタ7が信号線29を選択することにより、演算回
路5の出力に従って除算回路9の出力の除算結果は、次
のように補正される。但し、・は小数点位置である。
ばならない。d−r+3の計算をレジスタ1の出力(=
d)とレジスタ4の出力を演算回路5に入力することで
行う。この減算で、キャリーアウト(信号線25)がO
の場合、セレクタ6が、信号線23を選択することによ
り、加11回路5の出力がシフタ8に送られ、さらに、
セレクタ7が信号線29を選択することにより、演算回
路5の出力に従って除算回路9の出力の除算結果は、次
のように補正される。但し、・は小数点位置である。
(2) d−r+3−00とき ・1×××・・・・
・・×または、 ・01X×・・・・・・×03)
d−r+3=1のとき −01XX−−−−−−X
または、 ・001×・・・・・・×(C) d
−r + 3 = 2のとき ・001×・・・・・
・×([) d−r+3=3のとき −0001X
−−−−−−Xまたは、 ・0t)OOIX−・・・
・・×−(イ)他方、キャリーアウト(信号線25)が
lの場合は、4ビツト以上の右シフトが必要となるが、
信号llA25でキャリーアウトが1であることを指数
部の回路に伝え、商の指数部から1を減じて、シフト数
を3ビツト以下に押さえる。その他は、キャリーアウト
がOである場合と同様の動作を行うことKより、除算結
果は、次のように補正される。・は小数点位置である。
・・×または、 ・01X×・・・・・・×03)
d−r+3=1のとき −01XX−−−−−−X
または、 ・001×・・・・・・×(C) d
−r + 3 = 2のとき ・001×・・・・・
・×([) d−r+3=3のとき −0001X
−−−−−−Xまたは、 ・0t)OOIX−・・・
・・×−(イ)他方、キャリーアウト(信号線25)が
lの場合は、4ビツト以上の右シフトが必要となるが、
信号llA25でキャリーアウトが1であることを指数
部の回路に伝え、商の指数部から1を減じて、シフト数
を3ビツト以下に押さえる。その他は、キャリーアウト
がOである場合と同様の動作を行うことKより、除算結
果は、次のように補正される。・は小数点位置である。
■ d−r+3=4のとき ・1×××・−−−−−
Xまたは、 ・01××・・・・・・×(F5 d
−r+3=5のとき @OIXX・−−−−−Xまた
は、 ・001×・・・・・・× 4〇)
d −r + 3 = 6のとき ・001×・・・
・・・×・0OOIX・・・・・・× すなわち、■の(@を除いて、除算結果の補正と16進
正規化処理が、唯一回のシフトで行われる。
Xまたは、 ・01××・・・・・・×(F5 d
−r+3=5のとき @OIXX・−−−−−Xまた
は、 ・001×・・・・・・× 4〇)
d −r + 3 = 6のとき ・001×・・・
・・・×・0OOIX・・・・・・× すなわち、■の(@を除いて、除算結果の補正と16進
正規化処理が、唯一回のシフトで行われる。
このようKして得られた計算結果は、信号線28〔発明
の効果〕 以上説明したように本発明は、16進正規化済数である
除数、被除数を2進正規化して除算することによって生
じる不規則な補正シフト数と、収束型除算方式によって
生じる補正右シフト数3ビットを加算し、その結果によ
り除算結果を−ffiK右シフトして、下位ビットの桁
落ちを防いで精度を向上させるという効果を持つ。また
、補正のためのシフト回数が看小限で済み、かつ、はと
んどの場合、除算結果が16進正規化済の形で得られる
ので、除算後の正現化処理が不要なことが多くなシ、演
算速度が向上するという効果もある。
の効果〕 以上説明したように本発明は、16進正規化済数である
除数、被除数を2進正規化して除算することによって生
じる不規則な補正シフト数と、収束型除算方式によって
生じる補正右シフト数3ビットを加算し、その結果によ
り除算結果を−ffiK右シフトして、下位ビットの桁
落ちを防いで精度を向上させるという効果を持つ。また
、補正のためのシフト回数が看小限で済み、かつ、はと
んどの場合、除算結果が16進正規化済の形で得られる
ので、除算後の正現化処理が不要なことが多くなシ、演
算速度が向上するという効果もある。
第1図は、本発明を実現する回路の例のブロック図であ
る。 1・・・・・・除数および被除数の仮数部をセットする
レジスタ、2・・・・・・プライオリティ・エンコーダ
、3・・・・・・シフト数記゛憶レジスタ(被除数用)
、4・・・−・シフ)#記憶レジスタ(除数用)、5・
・・−・・キャリーアウト出力をもつ2ビツトの加算回
路、6・・・・・・シフト数セレクタ、7・・・・・・
シフタ入力セレクタ、8・・・・・・シフタ、9・・・
−・・収束型2進除算回、路。 代理人 弁理士 内 原 晋ふ 第 1 図
る。 1・・・・・・除数および被除数の仮数部をセットする
レジスタ、2・・・・・・プライオリティ・エンコーダ
、3・・・・・・シフト数記゛憶レジスタ(被除数用)
、4・・・−・シフ)#記憶レジスタ(除数用)、5・
・・−・・キャリーアウト出力をもつ2ビツトの加算回
路、6・・・・・・シフト数セレクタ、7・・・・・・
シフタ入力セレクタ、8・・・・・・シフタ、9・・・
−・・収束型2進除算回、路。 代理人 弁理士 内 原 晋ふ 第 1 図
Claims (1)
- 浮動小数点形式データの収束型除算方式による除算装置
において、入力データを左右にシフトするシフタと、1
6を基数として正規化された除数と被除数の仮数部を前
記シフタで2を基数として正規化する際のシフト数を保
持する2つのレジスタと、前記2を基数として正規化し
た除数と被除数から収束型除算方式により計算された仮
数部の除算結果を前記シフタにより16を基数として正
規化された数に戻すためのシフト数および商の指数部に
対する補正信号を前記2つのレジスタから算出する演算
回路を持つことを特徴とする除算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28495487A JPH01125625A (ja) | 1987-11-10 | 1987-11-10 | 除算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28495487A JPH01125625A (ja) | 1987-11-10 | 1987-11-10 | 除算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01125625A true JPH01125625A (ja) | 1989-05-18 |
Family
ID=17685228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28495487A Pending JPH01125625A (ja) | 1987-11-10 | 1987-11-10 | 除算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01125625A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5481745A (en) * | 1992-12-25 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | High speed divider for performing hexadecimal division having control circuit for generating different division cycle signals to control circuit in performing specific functions |
-
1987
- 1987-11-10 JP JP28495487A patent/JPH01125625A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5481745A (en) * | 1992-12-25 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | High speed divider for performing hexadecimal division having control circuit for generating different division cycle signals to control circuit in performing specific functions |
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