JPH0713740A - 固定小数点算術演算時のけたあふれ防止方法 - Google Patents
固定小数点算術演算時のけたあふれ防止方法Info
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- JPH0713740A JPH0713740A JP3180471A JP18047191A JPH0713740A JP H0713740 A JPH0713740 A JP H0713740A JP 3180471 A JP3180471 A JP 3180471A JP 18047191 A JP18047191 A JP 18047191A JP H0713740 A JPH0713740 A JP H0713740A
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Abstract
(57)【要約】
【目的】 固定小数点算術演算において、けたあふれを
発生させないようにすること。 【構成】 ２つの入力数を算術演算する前にそれぞれ固
定数で除算しておき、それらの商で算術演算し、その結
果の数ｒを、固定数で除算された算術演算にて取り得る
最大及び最小数の商を表す数ｐ，ｑと比較し、比較の結
果がｐ＞ｒ＞ｑの場合にｒ、ｒ≧ｐの場合にｐ、そして
ｒ≦ｑの場合にｑを選択し、最後に、選択された数ｒ，
ｐ又はｑを固定数で乗算し、これを計算結果とする方
法。
発生させないようにすること。 【構成】 ２つの入力数を算術演算する前にそれぞれ固
定数で除算しておき、それらの商で算術演算し、その結
果の数ｒを、固定数で除算された算術演算にて取り得る
最大及び最小数の商を表す数ｐ，ｑと比較し、比較の結
果がｐ＞ｒ＞ｑの場合にｒ、ｒ≧ｐの場合にｐ、そして
ｒ≦ｑの場合にｑを選択し、最後に、選択された数ｒ，
ｐ又はｑを固定数で乗算し、これを計算結果とする方
法。
Description
【０００１】本発明は一般的には固定小数点算術演算の
間におけるレジスタのけたあふれの防止に関し、より詳
しくはディジタルフィルタの実時間動作におけるそのよ
うなけたあふれ防止に関する。
間におけるレジスタのけたあふれの防止に関し、より詳
しくはディジタルフィルタの実時間動作におけるそのよ
うなけたあふれ防止に関する。
【０００２】算術演算中、特に加減演算の間、結果のサ
イズ（けた数）によっては入力値のいずれかのサイズを
越えることがある。これは典型的にけた上げ動作によっ
て生じる。たとえば、１０進法において、２つの１けた
数の７及び８の和は２けた数の１５である。同様の結果
は２つの異なる正負符号の数の差を計算するときにも生
じる。鉛筆及び紙を使ったときのこのけた数の増加は何
ら特別な関心をもつことはないが、レジスタ及び他の部
品の容量が指定されたけた数であるようなディジタル計
算装置を扱うときには、そのような増加又はけたあふれ
は悲劇的な結末となることがある。
イズ（けた数）によっては入力値のいずれかのサイズを
越えることがある。これは典型的にけた上げ動作によっ
て生じる。たとえば、１０進法において、２つの１けた
数の７及び８の和は２けた数の１５である。同様の結果
は２つの異なる正負符号の数の差を計算するときにも生
じる。鉛筆及び紙を使ったときのこのけた数の増加は何
ら特別な関心をもつことはないが、レジスタ及び他の部
品の容量が指定されたけた数であるようなディジタル計
算装置を扱うときには、そのような増加又はけたあふれ
は悲劇的な結末となることがある。
【０００３】乗算は一層しばしばそのようなけたあふれ
の問題を生じさせると思われるのに対し、２変数の積は
一時的に倍精度変数になると考えられ、これにより精度
センスにて有効でない最下位の数字の半分はゼロとして
処理されるので、そのようなけたあふれはめったに発生
しない。
の問題を生じさせると思われるのに対し、２変数の積は
一時的に倍精度変数になると考えられ、これにより精度
センスにて有効でない最下位の数字の半分はゼロとして
処理されるので、そのようなけたあふれはめったに発生
しない。
【０００４】汎用コンピュータ及び共通プログラム言語
は浮動小数点演算によって動作するのに対し、多くのプ
ログラム言語では変数を整数と指定するオプションを持
たせて、それらの関連する演算は固定小数点を基にして
実行されるというのが常である。このような固定小数点
又は整数演算では、レジスタのけたあふれは容易に発生
してしまう。このようなけたあふれの結果を避ける、又
は少なくとも低減させる２つの平凡な技術は浮動小数点
計算に戻すか又は、けたあふれ条件を繰り返し調べ又は
テストしてレジスタを飽和させる（符号付けされた適当
な最大値に戻す）ことである。これらの技術はいずれ
も、航空機及び他の制御応用のように、実時間演算のた
めに費やす時間が長すぎるという根本的な欠陥に悩んで
いる。生産品にて行われているように、和又は差の結果
を倍精度数として一時的に処理することはけたあふれの
解として多少の受け入れを経験しているが、実行時間及
び／又はレジスタの使用がきわどい場合には実行するこ
とができない。
は浮動小数点演算によって動作するのに対し、多くのプ
ログラム言語では変数を整数と指定するオプションを持
たせて、それらの関連する演算は固定小数点を基にして
実行されるというのが常である。このような固定小数点
又は整数演算では、レジスタのけたあふれは容易に発生
してしまう。このようなけたあふれの結果を避ける、又
は少なくとも低減させる２つの平凡な技術は浮動小数点
計算に戻すか又は、けたあふれ条件を繰り返し調べ又は
テストしてレジスタを飽和させる（符号付けされた適当
な最大値に戻す）ことである。これらの技術はいずれ
も、航空機及び他の制御応用のように、実時間演算のた
めに費やす時間が長すぎるという根本的な欠陥に悩んで
いる。生産品にて行われているように、和又は差の結果
を倍精度数として一時的に処理することはけたあふれの
解として多少の受け入れを経験しているが、実行時間及
び／又はレジスタの使用がきわどい場合には実行するこ
とができない。
【０００５】本発明の目的を書きとめると、固定小数点
演算時の破滅的けたあふれの防止、理論的最終結果に非
常に近い最終結果を得る間けたあふれすることなく差及
び和を計算する方法及び装置の提供、内部けた移動及び
制限を有して臨界容量のディジタル構成要素がけたあふ
れなしに飽和する進み遅れフィルタの実時間固定小数点
ディジタル的実現の提供、けたあふれの検出及びその補
償というよりは加減算時におけるレジスタのけたあふれ
の防止、そして、実時間電子式航空機エンジン制御適用
のためのけたあふれ防止式ディジタル進み遅れフィルタ
の実現である。本発明のこれら及びその他の目的は以降
において一部分明らかとなり、一部分は以下に指摘され
よう。
演算時の破滅的けたあふれの防止、理論的最終結果に非
常に近い最終結果を得る間けたあふれすることなく差及
び和を計算する方法及び装置の提供、内部けた移動及び
制限を有して臨界容量のディジタル構成要素がけたあふ
れなしに飽和する進み遅れフィルタの実時間固定小数点
ディジタル的実現の提供、けたあふれの検出及びその補
償というよりは加減算時におけるレジスタのけたあふれ
の防止、そして、実時間電子式航空機エンジン制御適用
のためのけたあふれ防止式ディジタル進み遅れフィルタ
の実現である。本発明のこれら及びその他の目的は以降
において一部分明らかとなり、一部分は以下に指摘され
よう。
【０００６】一般に、実時間電子式エンジン制御装置は
１以上の進み遅れフィルタを包含し、この進み遅れフィ
ルタは実際上等価を計算することによって差分方程式 ylag(n)＝x(n)−klag*[x(n)−ylag(n−1)] を実現するが、加減算のときのけたあふれを防止するた
め固定小数点演算においてはより複雑に見える差分方程
式 ylag(n)＝2*{1/2*ylag(n−1)＋(1−klag)*[1/2*x(n)−1
/2*ylag(n−1)]} を実現する。
１以上の進み遅れフィルタを包含し、この進み遅れフィ
ルタは実際上等価を計算することによって差分方程式 ylag(n)＝x(n)−klag*[x(n)−ylag(n−1)] を実現するが、加減算のときのけたあふれを防止するた
め固定小数点演算においてはより複雑に見える差分方程
式 ylag(n)＝2*{1/2*ylag(n−1)＋(1−klag)*[1/2*x(n)−1
/2*ylag(n−1)]} を実現する。
【０００７】さらに、進み遅れフィルタは代表的には式 y(n)＝ylag(n−1)＋klead[x(n)−ylag(n−1)] を、固定小数点演算ではより複雑に見える等価方程式 y(n)＝2*{klead*[1/2*x(n)−1/2*ylag(n−1)]＋ylag(n
−1)} を計算することによって実現し、計算が行われる演算装
置内での加減算のときのけたあふれを防止している。
−1)} を計算することによって実現し、計算が行われる演算装
置内での加減算のときのけたあふれを防止している。
【０００８】また、一般に及び本発明の一態様におい
て、１対の入力数を組み合わせる固定小数点算術演算時
のけたあふれは入力数のそれぞれを最初に同じ固定数で
除して入力数の商を得ることによって防止される。固定
数又は除数は代表的には数を数字によって表す記数法の
底又は基数の正数倍であり、最も簡単には、それ自体基
数なので、単純な１けた右けた送りがその除算を行う。
このとき算術演算（代表的には加減算）が実行され入力
数の商についての結果数が得られる。入力数について固
定数による除算なしに算術演算が行われた場合にけたあ
ふれが生じたかどうかを確認するための結果数のテスト
が行われる。このテストに基づいて、テストが何らけた
あふれの発生がないことを示した場合に結果数の選択が
行われ、一方、テストがけたあふれの発生を示した場合
にはけたあふれを表す固定数の選択が行われる。最後
に、選択された数は元の固定数により乗算されることで
計算の結果が与えられる。
て、１対の入力数を組み合わせる固定小数点算術演算時
のけたあふれは入力数のそれぞれを最初に同じ固定数で
除して入力数の商を得ることによって防止される。固定
数又は除数は代表的には数を数字によって表す記数法の
底又は基数の正数倍であり、最も簡単には、それ自体基
数なので、単純な１けた右けた送りがその除算を行う。
このとき算術演算（代表的には加減算）が実行され入力
数の商についての結果数が得られる。入力数について固
定数による除算なしに算術演算が行われた場合にけたあ
ふれが生じたかどうかを確認するための結果数のテスト
が行われる。このテストに基づいて、テストが何らけた
あふれの発生がないことを示した場合に結果数の選択が
行われ、一方、テストがけたあふれの発生を示した場合
にはけたあふれを表す固定数の選択が行われる。最後
に、選択された数は元の固定数により乗算されることで
計算の結果が与えられる。
【０００９】
【好適な実施例の説明】図１は固定小数点算術演算時の
けたあふれを防止する場合のシーケンスを過渡に単純化
した形で示したもので、１対の入力数１１及び１３を演
算装置１９にて組み合わせようとするものである。最初
に、入力数のそれぞれは除算器１５及び１７にて同じ固
定数ｎにより除算されて算術演算のための２つの入力と
なる２つの入力数の商を得る。固定数ｎは代表的には数
を数字によって表す記数法の底又は基数の整数倍である
ので、除算器１５及び１７はレジスタでの簡単なけた送
り動作のように有効に実行され得る。好適な実施例で
は、これら数は双方とも２であり、各入力数の除算は各
入力数の右けた送りと最下位のビットの破棄とを含み、
一方、後述の乗算２９は対応する左けた送りと値は計算
と無関係な所定の最下位ビットの挿入とを含んでいる。
その値は好適な実施例では代表的にゼロである。代表的
には加算又は減算である算術演算は入力数の商に基づい
て実行され、結果の数ｒをライン３３に得る。結果の数
ｒは次に、算術演算が除算器１５及び１７からの各商と
いうよりはもとの入力数１１及び１３に基づいて実行さ
れた場合にけたあふれが生じたかどうかを確かめるため
テストされる。このテストの好適な実施例は算術演算か
らの結果の数ｒと１対の記憶された数ｐ及びｑとを比較
する比較器２５によっており、ここに数ｐ及びｑはｐ＞
ｑで２１及び２３に記憶されており、除算器１５及び１
７にて使用した数と同じ固定数ｎによって除算された算
術演算にて示される最大及び最小数の商を表したもので
ある。比較の結果、ライン２７の出力はｐ，ｑ又はｒの
いずれかとなる。ｒ値はテストによりけたあふれが全く
生じていないことを示した場合に、すなわちｐ＞ｒ＞ｑ
の場合に選択される。ｐ又はｑはいずれもテストがけた
あふれを生じたことを示した場合に選択される。値ｐは
ｒ≧ｐのとき選択され、ｑはｒ≦ｑのとき選択される。
最後に、選択された数（ｐ，ｑ，又はｒ）は２９にて固
定数ｎで乗算され、ライン３１に計算の結果を与えるこ
とになる。
けたあふれを防止する場合のシーケンスを過渡に単純化
した形で示したもので、１対の入力数１１及び１３を演
算装置１９にて組み合わせようとするものである。最初
に、入力数のそれぞれは除算器１５及び１７にて同じ固
定数ｎにより除算されて算術演算のための２つの入力と
なる２つの入力数の商を得る。固定数ｎは代表的には数
を数字によって表す記数法の底又は基数の整数倍である
ので、除算器１５及び１７はレジスタでの簡単なけた送
り動作のように有効に実行され得る。好適な実施例で
は、これら数は双方とも２であり、各入力数の除算は各
入力数の右けた送りと最下位のビットの破棄とを含み、
一方、後述の乗算２９は対応する左けた送りと値は計算
と無関係な所定の最下位ビットの挿入とを含んでいる。
その値は好適な実施例では代表的にゼロである。代表的
には加算又は減算である算術演算は入力数の商に基づい
て実行され、結果の数ｒをライン３３に得る。結果の数
ｒは次に、算術演算が除算器１５及び１７からの各商と
いうよりはもとの入力数１１及び１３に基づいて実行さ
れた場合にけたあふれが生じたかどうかを確かめるため
テストされる。このテストの好適な実施例は算術演算か
らの結果の数ｒと１対の記憶された数ｐ及びｑとを比較
する比較器２５によっており、ここに数ｐ及びｑはｐ＞
ｑで２１及び２３に記憶されており、除算器１５及び１
７にて使用した数と同じ固定数ｎによって除算された算
術演算にて示される最大及び最小数の商を表したもので
ある。比較の結果、ライン２７の出力はｐ，ｑ又はｒの
いずれかとなる。ｒ値はテストによりけたあふれが全く
生じていないことを示した場合に、すなわちｐ＞ｒ＞ｑ
の場合に選択される。ｐ又はｑはいずれもテストがけた
あふれを生じたことを示した場合に選択される。値ｐは
ｒ≧ｐのとき選択され、ｑはｒ≦ｑのとき選択される。
最後に、選択された数（ｐ，ｑ，又はｒ）は２９にて固
定数ｎで乗算され、ライン３１に計算の結果を与えるこ
とになる。
【００１０】注目すべきは、数が底を２とした表記法で
表されかつｎの値を２とした好適な実施例では単純な右
けた送りによる各入力数の除算は１対の商を与え、その
最高位の数字の位置は２つの補数の符号ビット（通常、
符号エクステンションとして知られているもの）の複写
であり、一方、最下位のビットは捨てられることであ
る。その符号ビットは正の値でゼロであり、負の値で１
である。換言すれば、単純な右けた送りによっての２に
よる除算のとき、新しい最高位の数字の位置（符号ビッ
ト）は前の最高位の数字の位置の写しである。各入力数
の最下位のビットの破棄により元の数のパリティ（偶数
又は奇数）は捨てられ、一方、乗算器２９（対応する左
けた送り及び所定の最下位ビットの挿入をする）ではそ
の結果に値が入力数のパリティとは関係のないパリティ
が割り当てられるのである。
表されかつｎの値を２とした好適な実施例では単純な右
けた送りによる各入力数の除算は１対の商を与え、その
最高位の数字の位置は２つの補数の符号ビット（通常、
符号エクステンションとして知られているもの）の複写
であり、一方、最下位のビットは捨てられることであ
る。その符号ビットは正の値でゼロであり、負の値で１
である。換言すれば、単純な右けた送りによっての２に
よる除算のとき、新しい最高位の数字の位置（符号ビッ
ト）は前の最高位の数字の位置の写しである。各入力数
の最下位のビットの破棄により元の数のパリティ（偶数
又は奇数）は捨てられ、一方、乗算器２９（対応する左
けた送り及び所定の最下位ビットの挿入をする）ではそ
の結果に値が入力数のパリティとは関係のないパリティ
が割り当てられるのである。
【００１１】図１と関連して述べたその原理は、たとえ
ば、図２及び図３に示したような実時間電子式エンジン
制御系にて使用される進み遅れフィルタの好適な実施例
に組み込まれる。図３において、シフトレジスタ３７の
１ビット左けた送り直後のライン３５における出力数は
図１の乗算器２９の後の出力３１に相当する。図１の２
１における最大けたあふれ値ｐは図２及び図３において
固定の同等値３９及び４１を有し、また、記憶された選
択可能な同等値４３も有している。同様に、図１の最小
けたあふれ値ｑは図２及び図３において固定の同等値４
５及び４７を有し、また、記憶された選択可能な同等値
４９も有している。上限４３及び下限４９は計算に関し
て任意選択のより厳重な上下限である。図１のｎによる
除算機能１５及び１７はそれぞれ演算装置５５及び５７
の直前の単純な右けた送りレジスタ５１及び５３として
実現されている。さらに、３つの加算器５５，５７及び
６７のそれぞれへの入力は破棄された最低位の数字を有
している。
ば、図２及び図３に示したような実時間電子式エンジン
制御系にて使用される進み遅れフィルタの好適な実施例
に組み込まれる。図３において、シフトレジスタ３７の
１ビット左けた送り直後のライン３５における出力数は
図１の乗算器２９の後の出力３１に相当する。図１の２
１における最大けたあふれ値ｐは図２及び図３において
固定の同等値３９及び４１を有し、また、記憶された選
択可能な同等値４３も有している。同様に、図１の最小
けたあふれ値ｑは図２及び図３において固定の同等値４
５及び４７を有し、また、記憶された選択可能な同等値
４９も有している。上限４３及び下限４９は計算に関し
て任意選択のより厳重な上下限である。図１のｎによる
除算機能１５及び１７はそれぞれ演算装置５５及び５７
の直前の単純な右けた送りレジスタ５１及び５３として
実現されている。さらに、３つの加算器５５，５７及び
６７のそれぞれへの入力は破棄された最低位の数字を有
している。
【００１２】図２及び図３の回路は出力がある周波数に
て入力を進め他の周波数にて入力を遅らせるフィルタの
差分方程式表現をディジタルで実現したものである。こ
の回路は高速時間演算用の主として単精度のすべて固定
小数点演算を使用している。図２及び図３はこのような
回路、しばしば、差分方程式 ylag(n)＝x(n)−klag*[x(n)−ylag(n−1)] を実現するいわゆる進み遅れフィルタを示しており、加
減算時のけたあふれをあらかじめ排除するため固定小数
点演算において差分方程式 ylag(n)＝2*{1/2*ylag(n−1)＋(1−klag)*[1/2*x(n)−1
/2*ylag(n−1)]} を計算することによっている。
て入力を進め他の周波数にて入力を遅らせるフィルタの
差分方程式表現をディジタルで実現したものである。こ
の回路は高速時間演算用の主として単精度のすべて固定
小数点演算を使用している。図２及び図３はこのような
回路、しばしば、差分方程式 ylag(n)＝x(n)−klag*[x(n)−ylag(n−1)] を実現するいわゆる進み遅れフィルタを示しており、加
減算時のけたあふれをあらかじめ排除するため固定小数
点演算において差分方程式 ylag(n)＝2*{1/2*ylag(n−1)＋(1−klag)*[1/2*x(n)−1
/2*ylag(n−1)]} を計算することによっている。
【００１３】このようなフィルタにおいて、ライン３５
の出力は通常、定数状態においてはライン５９の入力に
等しい。しかし、ライン３５の出力は左けた送り３７の
ため常に偶数である。ライン５９の偶数入力について
は、出力は入力に等しいが、ライン５９の奇数入力に関
してはライン３５の出力は次に小さい偶数の整数であ
る。上限４３及び下限４９の値は特別な適用によって指
定された上下限であり、必要時に捜し出されるテーブル
に定数“ｋｌｅａｄ”及び“ｋｌａｇ”のように記憶さ
れている。これらの定数はそれぞれ特定の適用にて、対
応する進み時定数（ｔ１）及び遅れ時定数（ｔ２）とラ
イン５９における入力信号ｘ（ｎ）のサンプルリング間
隔（サンプルリングの反復率）とから定められ、 klead＝(2*t1＋t3)／(2t2＋t3)及び klag＝(2*t2−t3)／(2*t2＋t3) によって表現される。
の出力は通常、定数状態においてはライン５９の入力に
等しい。しかし、ライン３５の出力は左けた送り３７の
ため常に偶数である。ライン５９の偶数入力について
は、出力は入力に等しいが、ライン５９の奇数入力に関
してはライン３５の出力は次に小さい偶数の整数であ
る。上限４３及び下限４９の値は特別な適用によって指
定された上下限であり、必要時に捜し出されるテーブル
に定数“ｋｌｅａｄ”及び“ｋｌａｇ”のように記憶さ
れている。これらの定数はそれぞれ特定の適用にて、対
応する進み時定数（ｔ１）及び遅れ時定数（ｔ２）とラ
イン５９における入力信号ｘ（ｎ）のサンプルリング間
隔（サンプルリングの反復率）とから定められ、 klead＝(2*t1＋t3)／(2t2＋t3)及び klag＝(2*t2−t3)／(2*t2＋t3) によって表現される。
【００１４】図２及び図３の回路はさらに方程式 y(n)＝ylag(n−1)＋klead*[x(n)−ylag(n−1)] を実現するが、これは加減算のとき計算装置（レジス
タ、演算装置又は特定ビット容量の他の計算又は記憶要
素）内でのけたあふれをあらかじめ排除するため、固定
小数点演算において、等価方程式 y(n)＝2*{klead*[1/2*x(n)−1/2*ylag(n−1)]＋1/2*yla
g(n−1)} を計算することによってなされる。
タ、演算装置又は特定ビット容量の他の計算又は記憶要
素）内でのけたあふれをあらかじめ排除するため、固定
小数点演算において、等価方程式 y(n)＝2*{klead*[1/2*x(n)−1/2*ylag(n−1)]＋1/2*yla
g(n−1)} を計算することによってなされる。
【００１５】図４は本発明が特別な有用性を見い出した
エンジン制御装置を示している。この制御装置７１はジ
ェットエンジン７３に連結されており、電子部分及び油
圧−機械部分から成っている。電子部分は中央処理装置
７５、読取り専用メモリ７７、ランダムアクセスメモリ
７９及び１以上のディジタル／アナログ変換器８３を含
んでいる。ライン８１におけるような別個の入力又は出
力信号もまた示してある。中央処理装置７５はたとえ
ば、ＭＩＬ規格１７５０Ａによって定義された１組の命
令（進み遅れフィルタによって使用される固定小数点命
令を含む）を有するタイプのものとすることができる。
このような中央処理装置のためのレジスタのサイズは代
表的には１６ビットである。進み／遅れアルゴリズムは
適当な時間にてサブルーチンとして呼出しされる読出し
専用メモリ７７に記憶されている。定数klead, klag及
び上下限４３及び４９の値は読取り専用メモリ７７又は
ランダムアクセスメモリ７９のいずれかに記憶させるこ
とができる。変数x(n)、y(n)及びylag(n)の現在の値は
ランダムアクセスメモリに記憶される。
エンジン制御装置を示している。この制御装置７１はジ
ェットエンジン７３に連結されており、電子部分及び油
圧−機械部分から成っている。電子部分は中央処理装置
７５、読取り専用メモリ７７、ランダムアクセスメモリ
７９及び１以上のディジタル／アナログ変換器８３を含
んでいる。ライン８１におけるような別個の入力又は出
力信号もまた示してある。中央処理装置７５はたとえ
ば、ＭＩＬ規格１７５０Ａによって定義された１組の命
令（進み遅れフィルタによって使用される固定小数点命
令を含む）を有するタイプのものとすることができる。
このような中央処理装置のためのレジスタのサイズは代
表的には１６ビットである。進み／遅れアルゴリズムは
適当な時間にてサブルーチンとして呼出しされる読出し
専用メモリ７７に記憶されている。定数klead, klag及
び上下限４３及び４９の値は読取り専用メモリ７７又は
ランダムアクセスメモリ７９のいずれかに記憶させるこ
とができる。変数x(n)、y(n)及びylag(n)の現在の値は
ランダムアクセスメモリに記憶される。
【００１６】図２及び図３に戻って、Ｓ（ｋ）なる標記
のｋの数値はけた数を示し、２進小数点は最も右側のデ
ィジタル位置を右から左へ移動されて回路中のその記憶
位置における数値を実際に表現していなければならな
い。たとえば、入力ライン５９のＳ（０）はその信号経
路の値が実際上整数であることを示し、一方、ライン６
１のＳ（−１）はそのラインの数が破棄された低位ビッ
トを有していること、すなわち、１けた右にある２進小
数点が実際上その値を普通の形で表すためにけたを左に
（−１）移動させる必要があることを示している。幾つ
かの信号経路のすぐ上に書いてある１６又は３２なる数
値はその点における信号の精度をビットで表示したも
の、すなわち、１６ビットワードを有する計算システム
に関して単精度であるか倍精度であるかを示したもので
ある。たとえば、乗算器６５からのライン６３の出力は
倍精度であり、その２進小数点は積の普通の表現を得る
ためには右へ１つけた送りだされねばならない。注目す
べきは、加算器５７，６７及び５５への入力はいずれも
Ｓ（−１）なる数である、すなわち、これら入力は上述
のようにけたあふれを避けるために、算術加算（５７の
場合は減算）に先立って実際上２で乗算されていること
である。
のｋの数値はけた数を示し、２進小数点は最も右側のデ
ィジタル位置を右から左へ移動されて回路中のその記憶
位置における数値を実際に表現していなければならな
い。たとえば、入力ライン５９のＳ（０）はその信号経
路の値が実際上整数であることを示し、一方、ライン６
１のＳ（−１）はそのラインの数が破棄された低位ビッ
トを有していること、すなわち、１けた右にある２進小
数点が実際上その値を普通の形で表すためにけたを左に
（−１）移動させる必要があることを示している。幾つ
かの信号経路のすぐ上に書いてある１６又は３２なる数
値はその点における信号の精度をビットで表示したも
の、すなわち、１６ビットワードを有する計算システム
に関して単精度であるか倍精度であるかを示したもので
ある。たとえば、乗算器６５からのライン６３の出力は
倍精度であり、その２進小数点は積の普通の表現を得る
ためには右へ１つけた送りだされねばならない。注目す
べきは、加算器５７，６７及び５５への入力はいずれも
Ｓ（−１）なる数である、すなわち、これら入力は上述
のようにけたあふれを避けるために、算術加算（５７の
場合は減算）に先立って実際上２で乗算されていること
である。
【００１７】上限３９及び加減４５によるkleadの制限
は再けた移動６９の後の最大精度を維持するため、再け
た移動の前に倍精度で行われる。これらの制限値は計算
時間を減少させるため適当なけた移動により倍精度であ
らかじめ計算される。レジスタ４１及び４７においてけ
たあふれを表す値は同じ理由で適当なけた移動により単
精度で同じようにしてあらかじめ計算される。
は再けた移動６９の後の最大精度を維持するため、再け
た移動の前に倍精度で行われる。これらの制限値は計算
時間を減少させるため適当なけた移動により倍精度であ
らかじめ計算される。レジスタ４１及び４７においてけ
たあふれを表す値は同じ理由で適当なけた移動により単
精度で同じようにしてあらかじめ計算される。
【図１】本発明の原理を表している単純化したブロック
図である。
図である。
【図２】本発明の好適な実施例の半分を示す詳細ブロッ
ク図である。
ク図である。
【図３】本発明の好適な実施例の残り半分を示す詳細ブ
ロック図である。
ロック図である。
【図４】本発明を組み込んだエンジン制御装置の簡単な
ブロック図である。
ブロック図である。
１１，１２ 入力数 １５，１７ 除算器 １９ 演算装置 ２１ 最大けたあふれ値 ２３ 最小けたあふれ値 ２５ 比較器 ２９ 乗算器
Claims (5)
- 【請求項１】１対の入力数を組み合わせる固定小数点算
術演算時のけたあふれ防止方法において、 入力数のそれぞれを同じ固定数で除算して入力数の商を
得、 その入力数の商に関して算術演算を行って結果数を得、 前記固定数で除算された算術演算にて表し得る最大及び
最小数の商を表す数であってｐ＞ｑとする１対の数ｐ，
ｑを与え、 算術演算からの結果数ｒを１対の数ｐ及びｑと比較して
ｐ＞ｒ＞ｑの場合にｒを選択し、ｒ≧ｐの場合にｐを選
択し、ｒ≦ｑの場合にｑを選択し、そして比較された数
の選択された１つを前記固定数で乗算して計算の結果を
与えることから成る固定小数点算術演算時のけたあふれ
防止方法。 - 【請求項２】請求項１記載の方法において、結果のパリ
ティは入力数のパリティと無関係である固定小数点算術
演算時のけたあふれ防止方法。 - 【請求項３】請求項１記載の方法において、数を数字で
表した記数法の底及び固定数はいずれも２とし、各入力
数の除算は各入力数の右けた送りと最下位の数の破棄と
を含み、乗算は左けた送りと値がその計算とは無関係の
所定の最下位の数の挿入とを含んでいる固定小数点算術
演算時のけたあふれ防止方法。 - 【請求項４】請求項１記載の方法において、除算するス
テップの結果は１対の商を与え、その最高位数字位置は
それぞれ先の最高位数字位置の複写である固定小数点算
術演算時のけたあふれ防止方法。 - 【請求項５】請求項１記載の方法において、算術演算は
加算及び減算のうちの１つである固定小数点算術演算時
のけたあふれ防止方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54391390A | 1990-06-26 | 1990-06-26 | |
| US543,913 | 1990-06-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713740A true JPH0713740A (ja) | 1995-01-17 |
Family
ID=24170035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180471A Withdrawn JPH0713740A (ja) | 1990-06-26 | 1991-06-26 | 固定小数点算術演算時のけたあふれ防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6767685B2 (en) | 1999-12-03 | 2004-07-27 | Fuji Photo Film Co., Ltd. | Plate-making method, plate-making apparatus used in such plate-making method, and image recording material |
-
1991
- 1991-06-26 JP JP3180471A patent/JPH0713740A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6767685B2 (en) | 1999-12-03 | 2004-07-27 | Fuji Photo Film Co., Ltd. | Plate-making method, plate-making apparatus used in such plate-making method, and image recording material |
| US7157210B2 (en) | 1999-12-03 | 2007-01-02 | Fuji Photo Film Co.-, Ltd. | Plate-making method, plate-making apparatus used in such plate-making method, and image recording material |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |