JPH02181823A - 除算装置 - Google Patents
除算装置Info
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- JPH02181823A JPH02181823A JP64000852A JP85289A JPH02181823A JP H02181823 A JPH02181823 A JP H02181823A JP 64000852 A JP64000852 A JP 64000852A JP 85289 A JP85289 A JP 85289A JP H02181823 A JPH02181823 A JP H02181823A
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- 208000003580 polydactyly Diseases 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 208000023514 Barrett esophagus Diseases 0.000 description 1
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- 150000003839 salts Chemical class 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は除算装置に関し、特に除算を除数の近似逆数の
積におきかえ、引放し法を用いて実行する除算装置に関
する。
積におきかえ、引放し法を用いて実行する除算装置に関
する。
従来、除算を被除数と除数の積におきかえ引放し法を用
いて実行し多数桁の部分商を発生していくような情報処
理装置においては、特開昭５７−４１７３７号公報に示
されるように、オペランドの値によらず求めるべき商の
精度に応じ、所定回数の演算ループを実行し商を求めて
いる。例えば、第２図のような除算装置がある。
いて実行し多数桁の部分商を発生していくような情報処
理装置においては、特開昭５７−４１７３７号公報に示
されるように、オペランドの値によらず求めるべき商の
精度に応じ、所定回数の演算ループを実行し商を求めて
いる。例えば、第２図のような除算装置がある。
第２図中、１７は被乗数レジスタ、１８は乗数レジスタ
、２８は除数レジスタ、２９は除数レジスタ２８に格納
されたデータの上位所定ビットからそのデータの近似逆
数を生成する逆数生成回路、さらに１９は乗算回路、２
１．２２はキャリーセーブアダ・−とキャリプロパゲー
トアダーからなる加算回路をあられす。ここで除算は以
下のようにして行われる。
、２８は除数レジスタ、２９は除数レジスタ２８に格納
されたデータの上位所定ビットからそのデータの近似逆
数を生成する逆数生成回路、さらに１９は乗算回路、２
１．２２はキャリーセーブアダ・−とキャリプロパゲー
トアダーからなる加算回路をあられす。ここで除算は以
下のようにして行われる。
１Ｌ１シ演算は絶対値データを用いて実行され被除数Ｘ
と除数Ｙの間に Ｘ ＜ＩＹＩなる関係が成り立ちか
つＹが２進正規形であるものとする。またＹの近似逆数
ｒ（ｒ＝（１＋δ）／ＩＹＩ）の精度δが１δｌ （２
−＋３を謂しているものとする。なお除数逆数積−Ｄ・
２１２ ＝＝ ｌ ｙ ｌ・ｒ・２１２はあらかじめ
求められているものとする。
と除数Ｙの間に Ｘ ＜ＩＹＩなる関係が成り立ちか
つＹが２進正規形であるものとする。またＹの近似逆数
ｒ（ｒ＝（１＋δ）／ＩＹＩ）の精度δが１δｌ （２
−＋３を謂しているものとする。なお除数逆数積−Ｄ・
２１２ ＝＝ ｌ ｙ ｌ・ｒ・２１２はあらかじめ
求められているものとする。
１）被乗数レジスタ１７に被除数ｌＸ１１乗数レジスタ
１８に除数の近似逆数ｒを格納しシフト／ゼロ回路２０
をゼロ出力のモードとする。
１８に除数の近似逆数ｒを格納しシフト／ゼロ回路２０
をゼロ出力のモードとする。
２）被乗数レジスタ１７と乗数レジスタ１８の内容を乗
算回路１９において乗算し、キャリセーブアダー２１．
キャリプロパゲートアダー２２においてシフト／ゼロ回
路２０出力（ゼロ）と加算する。
算回路１９において乗算し、キャリセーブアダー２１．
キャリプロパゲートアダー２２においてシフト／ゼロ回
路２０出力（ゼロ）と加算する。
３） ＃Ｊ記キャリーセーブアダー２１の出力全体の
中間結果レジスタ２３に格納し、キャリフロパゲートア
ダー２２出力の上位１２ビツトを１回目の部分商とじて
乗数レジスタ１８に格納する。同時に被乗数レジスタ１
７に除数逆数積−Ｄ・２１２を格納し、シフト／ゼロ回
路２０を左１２ビツトシフトモードとする。
中間結果レジスタ２３に格納し、キャリフロパゲートア
ダー２２出力の上位１２ビツトを１回目の部分商とじて
乗数レジスタ１８に格納する。同時に被乗数レジスタ１
７に除数逆数積−Ｄ・２１２を格納し、シフト／ゼロ回
路２０を左１２ビツトシフトモードとする。
４）被乗数レジスタ１７と乗数レジスタ１８の内容を乗
算回路１９において乗算し、キャリーセーブアダー２１
． キャリプロパゲートアダー５２において、シフト
／ゼロ回路２０の出力（中間結果ｌ／レジスタ３の出力
を左１２ビツトシフト）と加算する。
算回路１９において乗算し、キャリーセーブアダー２１
． キャリプロパゲートアダー５２において、シフト
／ゼロ回路２０の出力（中間結果ｌ／レジスタ３の出力
を左１２ビツトシフト）と加算する。
５）＠記ギヤリーグロバゲートアダー２２出力の符号ビ
ットから乗数レジスタ１８に格納された部分商を部分商
補正回路２６において補正（符号が“１″の場合−１，
“０”の場合例もしない）シ、商レジスタ２４に格納す
る。
ットから乗数レジスタ１８に格納された部分商を部分商
補正回路２６において補正（符号が“１″の場合−１，
“０”の場合例もしない）シ、商レジスタ２４に格納す
る。
同時に前記キャリーセーブアダー２１出力全体を中間結
果レジスタ２３に格納し、キャリーブロバゲートアター
２２出力の上位１２ビツトを次の部分商として乗数レジ
スタ１８に格納する。
果レジスタ２３に格納し、キャリーブロバゲートアター
２２出力の上位１２ビツトを次の部分商として乗数レジ
スタ１８に格納する。
６） ４）、５）を所定回数（り返す。但し商レジス
タ２５への部分商の格納は左から順に行う。
タ２５への部分商の格納は左から順に行う。
７）最終的な商はりザルトセレクタ２７を通して出力さ
れる商レジスタ２５の出力となる。
れる商レジスタ２５の出力となる。
（商セレクタ２６は単／倍精度の切替に用いる。）
〔発明が解決しようとする課題〕
上述した従来の除算装置はオペランドの値によらず求め
るべき商の精度に応じて所定回数の除算演算ループをく
り返さなければ商が求まらず、商を得るのに長時間を要
するという欠点がある。
るべき商の精度に応じて所定回数の除算演算ループをく
り返さなければ商が求まらず、商を得るのに長時間を要
するという欠点がある。
本考案の課題は、上述した欠点を除去し、除算を高速に
行うことができる除算装置を提供することにある。
行うことができる除算装置を提供することにある。
本発明によれば、除数の上位所定ビットから前記除数の
近似逆数を求め、除算を被除数と前記近似逆数の積にお
きかえ引放し法を用いて多数桁の部分商を発生してい（
除算方式であって。
近似逆数を求め、除算を被除数と前記近似逆数の積にお
きかえ引放し法を用いて多数桁の部分商を発生してい（
除算方式であって。
前記除数のうち前記上位所定ビットより下位に”０”以
外のビットが存在するか否かを判定する除数チェック回
路と、前記除数の上位所定ビットから前記近似逆数を生
成する逆数生成回路と、前記除数チェック回路出力を入
力とし前記逆数生成回路を制御する逆数制御信号を出力
する制御回路を有し、前記除数チェック回路にお（′て
前記除数のうち前記上位所定ビットより下位に”０”以
外のビットが存在しないと判断された場合には前記逆数
生成回路において商の精度から一意に決まるビット数の
逆数を生成し該逆数と前記被除数を用いて乗算を１回だ
け実行することにより商を発生し、前記除数チェック回
路において前記除数のうち前記上位所定ビットより下位
に“０”以外のビットが存在すると判断された場合には
前記逆数生成回路において前記上位所定ビットのビット
数より一意に決まる精度の近似逆数を生成し、該近似逆
数と前記被除数とから引放し法を用いて毎回多数桁の部
分商を発生する演算ループを実行することにより商を発
生することを特徴とする除算装置が得られる。
外のビットが存在するか否かを判定する除数チェック回
路と、前記除数の上位所定ビットから前記近似逆数を生
成する逆数生成回路と、前記除数チェック回路出力を入
力とし前記逆数生成回路を制御する逆数制御信号を出力
する制御回路を有し、前記除数チェック回路にお（′て
前記除数のうち前記上位所定ビットより下位に”０”以
外のビットが存在しないと判断された場合には前記逆数
生成回路において商の精度から一意に決まるビット数の
逆数を生成し該逆数と前記被除数を用いて乗算を１回だ
け実行することにより商を発生し、前記除数チェック回
路において前記除数のうち前記上位所定ビットより下位
に“０”以外のビットが存在すると判断された場合には
前記逆数生成回路において前記上位所定ビットのビット
数より一意に決まる精度の近似逆数を生成し、該近似逆
数と前記被除数とから引放し法を用いて毎回多数桁の部
分商を発生する演算ループを実行することにより商を発
生することを特徴とする除算装置が得られる。
次に本発明の実施例について図面を参照して説明する。
まず２本発明の理解を容易にするために、第６図を参照
して本発明の詳細な説明する。
して本発明の詳細な説明する。
ところで、従来例では除数ＩＹＩが２進正規形であると
仮定１−ていたが、実際には除算に先立ち除数及び被除
数は従来例で仮定した条件が成立するように桁合せされ
る。例えば単精度の整数データ（仮に６６ビツトとする
）の除算を考える。この時オペランドは第３図（１ンに
示されるようにまず倍精度長（仮に７２ビツトとする）
レジスタの左半分にセットされる。次に被除数Ｘｏｌを
第３図（２）に示す如く右に３５ビツトシフトしたのち
、第３図（３）に示すように除数ｌＹ。
仮定１−ていたが、実際には除算に先立ち除数及び被除
数は従来例で仮定した条件が成立するように桁合せされ
る。例えば単精度の整数データ（仮に６６ビツトとする
）の除算を考える。この時オペランドは第３図（１ンに
示されるようにまず倍精度長（仮に７２ビツトとする）
レジスタの左半分にセットされる。次に被除数Ｘｏｌを
第３図（２）に示す如く右に３５ビツトシフトしたのち
、第３図（３）に示すように除数ｌＹ。
が２進正規形になるまで両オペランドとも左シフトする
。しかるのち除数と除数の近似逆数の積を求め前述の演
算を（り返し単精度（６６ビツト）の商が求まる。とこ
ろが、このような単精度整数除算で用いられる除数は比
較的小さい値であることが多い。このことは、第３図（
６）における２進正規化後の除数の有効ビットが比較的
少なく、下位側は”ｏｓが連続することを意味する。ま
た、浮動小数点データの除算においても除数を２進正規
化すると有効ビットは−」二位側に集中する。ここで前
述の演算の（り返しの最初の部分、すなわち第１回目の
部分商を求める演算に注目してみる。
。しかるのち除数と除数の近似逆数の積を求め前述の演
算を（り返し単精度（６６ビツト）の商が求まる。とこ
ろが、このような単精度整数除算で用いられる除数は比
較的小さい値であることが多い。このことは、第３図（
６）における２進正規化後の除数の有効ビットが比較的
少なく、下位側は”ｏｓが連続することを意味する。ま
た、浮動小数点データの除算においても除数を２進正規
化すると有効ビットは−」二位側に集中する。ここで前
述の演算の（り返しの最初の部分、すなわち第１回目の
部分商を求める演算に注目してみる。
ＲＯ−ＩＸｌ 、ｒ＝ｌｘｌ ・Ｔ７Ｔ（１＋δ）
−（１）（δ：逆数の誤差１δｌ＜２−”） 式（２）よりわかるように被除数ＩＸＩと逆数ｒ（−一
）の乗算結果と真の商コイの誤差はＩＹＩ
ＩＹ＋工δであること
がわかる。
−（１）（δ：逆数の誤差１δｌ＜２−”） 式（２）よりわかるように被除数ＩＸＩと逆数ｒ（−一
）の乗算結果と真の商コイの誤差はＩＹＩ
ＩＹ＋工δであること
がわかる。
ＩＹＩ
この時ＩＸＩ＜ＩＹＩが成立していれば＋δくδ
・・・（３）が成立す
る。従って１例えば単精度３６ビツトの商を求める時に
は δ＜２５６ ・・・（４）
なる逆数ｒ（−１Ｙｌ）か生成できれば、ＩＸｌ・ｒの
乗算を実行するだけで所要精度の商を求めることができ
、＠述の演算ループを実行しなくともよいことがわかる
。除数ＩＹＩの有効ビット数が多い場合、このような逆
数を求めるのは困難であるが、除数ＩＹＩの有効ビット
が前述の逆数生成回路へ入力される上位所定ビットの範
囲に収まっていれば、このような逆数を求めることは可
能である。本発明はこの性質に着目し。
・・・（３）が成立す
る。従って１例えば単精度３６ビツトの商を求める時に
は δ＜２５６ ・・・（４）
なる逆数ｒ（−１Ｙｌ）か生成できれば、ＩＸｌ・ｒの
乗算を実行するだけで所要精度の商を求めることができ
、＠述の演算ループを実行しなくともよいことがわかる
。除数ＩＹＩの有効ビット数が多い場合、このような逆
数を求めるのは困難であるが、除数ＩＹＩの有効ビット
が前述の逆数生成回路へ入力される上位所定ビットの範
囲に収まっていれば、このような逆数を求めることは可
能である。本発明はこの性質に着目し。
除算を確率的に高速化したものである。
次に、第１図を参照して本発明の一実施例による除算装
置について説明する。、第１図の除算装置は、第２図の
除算装置と同様に、被乗数レジスタ１１除数レジスタ２
．乗数レジスタ８゜乗算回路９．シフト／ゼロ回路１０
．キャリーセーブアダー１１．キャリープロパゲートア
ダー１２．中間結果レジスタ１３２部分商補正回路１４
．商レジスタ１５を持つ。また除数チェック回路３は以
下のチェックを行う。すなわち。
置について説明する。、第１図の除算装置は、第２図の
除算装置と同様に、被乗数レジスタ１１除数レジスタ２
．乗数レジスタ８゜乗算回路９．シフト／ゼロ回路１０
．キャリーセーブアダー１１．キャリープロパゲートア
ダー１２．中間結果レジスタ１３２部分商補正回路１４
．商レジスタ１５を持つ。また除数チェック回路３は以
下のチェックを行う。すなわち。
除数レジスタ２に格納されたデータのうち、逆数生成回
路５において使用される上位所定ビット以外のデータが
有効データを含むか否かをチェックし制御回路４に報告
する。ここで除数は絶対値ＩＹＩであるから有効データ
が存在するか否かは、下位側のデータがａｌ、ｔ″′０
“か否かということを・意味する。また制御回路４は第
１図中の各種レジスタのセット／リセット及び各種セレ
クタを制御する他、逆数生成回路５に逆数の生成方法を
指示する。逆数生成回路における逆数生成方法は以下の
とおりである。
路５において使用される上位所定ビット以外のデータが
有効データを含むか否かをチェックし制御回路４に報告
する。ここで除数は絶対値ＩＹＩであるから有効データ
が存在するか否かは、下位側のデータがａｌ、ｔ″′０
“か否かということを・意味する。また制御回路４は第
１図中の各種レジスタのセット／リセット及び各種セレ
クタを制御する他、逆数生成回路５に逆数の生成方法を
指示する。逆数生成回路における逆数生成方法は以下の
とおりである。
１）除数の上位所定ビット以外に有効データが存在しな
い場合： この場合は逆数生成回路５に入力され る除数の上位所定ビットのみから真の逆数を求めつる為
、商の精度に応じたビット数の逆数を生成する。例えば
商の精度が矯精度３６ビツトであれば５６ビツトの逆数
を生成する。（倍精度６４ビツトなら６４ビツトの逆数
を生成） ２）除数の上位所定ビット以外に有効データが存在する
場合： この場合は逆数生成回路５に入力され る除数の上位所定ビットのみでは真の逆数を求められな
い為、入力された除数の上位所定ビットのビット数から
一意に決まる精度（ビット数）の近似逆数を生成する。
い場合： この場合は逆数生成回路５に入力され る除数の上位所定ビットのみから真の逆数を求めつる為
、商の精度に応じたビット数の逆数を生成する。例えば
商の精度が矯精度３６ビツトであれば５６ビツトの逆数
を生成する。（倍精度６４ビツトなら６４ビツトの逆数
を生成） ２）除数の上位所定ビット以外に有効データが存在する
場合： この場合は逆数生成回路５に入力され る除数の上位所定ビットのみでは真の逆数を求められな
い為、入力された除数の上位所定ビットのビット数から
一意に決まる精度（ビット数）の近似逆数を生成する。
本発明によれば第１因の除算回路を用いて以下のように
除算が実行される。なお、従来例と同様に演算は絶対値
データを用いて実行され被除数Ｘと除数Ｙの間にＩＸＩ
＜ｌＹ（なる関係が成り立ち、かつＹが２進正規形であ
るものとする。また演算精度は短精度６６ビツトとし乗
数レジスタ８のビット幅は１８ビツトとする。ここで、
除数チェック回路２において除数の下位に有効データが
存在しないと判断された場合。
除算が実行される。なお、従来例と同様に演算は絶対値
データを用いて実行され被除数Ｘと除数Ｙの間にＩＸＩ
＜ｌＹ（なる関係が成り立ち、かつＹが２進正規形であ
るものとする。また演算精度は短精度６６ビツトとし乗
数レジスタ８のビット幅は１８ビツトとする。ここで、
除数チェック回路２において除数の下位に有効データが
存在しないと判断された場合。
逆数生成回路５では５６ビツト（精度δ＜２−”）の逆
数が生成され、除数の下位に有効データが存在すると判
断された場合には第１図と同様に精度δ（２−１５の近
似逆数が生成されるものとする。
数が生成され、除数の下位に有効データが存在すると判
断された場合には第１図と同様に精度δ（２−１５の近
似逆数が生成されるものとする。
（１１除数レジスタ２に２進正規形の除数ＩＹＩを格納
し、除数チェック回路６において除数の下位に有効デー
タが存在するか否かをチェックする。
し、除数チェック回路６において除数の下位に有効デー
タが存在するか否かをチェックする。
（２）除数チェック回路３において除数の下位側に有効
データが存在すると同断された場合には（３）、存在し
ないと判断された場合には（４）を実行する。
データが存在すると同断された場合には（３）、存在し
ないと判断された場合には（４）を実行する。
（３）逆数生成回路にて精度δ＜２−１３の近似逆数ｒ
を求め、 −Ｄ・γｊ２＝ ｙｌ・ｒ・２１２を計
算した後従来例と同じ演算ループを実行。
を求め、 −Ｄ・γｊ２＝ ｙｌ・ｒ・２１２を計
算した後従来例と同じ演算ループを実行。
（４）逆数生成回路５にて６６ピツト（ビット０〜６５
）の逆数を求め、被乗数レジスタ１にＸＩ、乗数レジス
タ８に逆数セレクタ６゜乗数セレクタ７を介して逆数の
ｂｉｔ１８−３５を格納し、シフト／ゼロ回路１０をゼ
ロ出力のモードとする。
）の逆数を求め、被乗数レジスタ１にＸＩ、乗数レジス
タ８に逆数セレクタ６゜乗数セレクタ７を介して逆数の
ｂｉｔ１８−３５を格納し、シフト／ゼロ回路１０をゼ
ロ出力のモードとする。
（５）キャリーセーブアダー１１の出力を中間結果レジ
スタ１３に格納し１乗数レジスタ８に逆数のｂｉｔＯ−
１８を格納する。同様にシフト／セロ回路１０を右１８
ビツトシフトのモードとする。
スタ１３に格納し１乗数レジスタ８に逆数のｂｉｔＯ−
１８を格納する。同様にシフト／セロ回路１０を右１８
ビツトシフトのモードとする。
（６）キャリープロパゲートアダ１２出力の上位６６ビ
ツトをリザルトセレクタ１６より出力し商を得る。
ツトをリザルトセレクタ１６より出力し商を得る。
これらの演算実行のようすをタイムチャートに表わすと
第４図のようになる。なお、被乗数もしくは乗数レジス
タから乗算回路９．キャリーセーブアダー１１を通って
中間結果レジスタ１３に到達するまでの信号伝搬時間は
１クロツクサイクル、キャリーセーブアダー１１からさ
らにキャリーグロパゲートアダ−１２を通って上位１２
ビツトが乗数レジスタ８に到達するまでの信号伝搬時間
は２クロツクサイクルとする。
第４図のようになる。なお、被乗数もしくは乗数レジス
タから乗算回路９．キャリーセーブアダー１１を通って
中間結果レジスタ１３に到達するまでの信号伝搬時間は
１クロツクサイクル、キャリーセーブアダー１１からさ
らにキャリーグロパゲートアダ−１２を通って上位１２
ビツトが乗数レジスタ８に到達するまでの信号伝搬時間
は２クロツクサイクルとする。
第４図（１）は除数の下位に有効データが存在するケー
ス、（２）は存在しないケースを表わし、第４図よりわ
かるように、被乗数レジスタ１にＩＸ乗数レジスタに逆
数ｒ（■の場合には逆数の下位１８ビツト）が格納され
てから、リザルトセレクタ出力より商が確定して出力さ
れるまでの時間は（１）が９クロツクサイクル、（２）
が３クロツクサイクルと（２）の下位に有効データが存
在しないケースの性能が非常に早い。なお、逆数生成回
路５の構成は一度に求める部分商のビット数。
ス、（２）は存在しないケースを表わし、第４図よりわ
かるように、被乗数レジスタ１にＩＸ乗数レジスタに逆
数ｒ（■の場合には逆数の下位１８ビツト）が格納され
てから、リザルトセレクタ出力より商が確定して出力さ
れるまでの時間は（１）が９クロツクサイクル、（２）
が３クロツクサイクルと（２）の下位に有効データが存
在しないケースの性能が非常に早い。なお、逆数生成回
路５の構成は一度に求める部分商のビット数。
商の精度等によｐ種々のバリエーションがある。
以上説明したように２本発明によれば若干の金物量の追
加により除算を確率的に高速化することができる。
加により除算を確率的に高速化することができる。
第１図は本発明の一実施例による除算装置のブロック図
、第２図は従来の除算装置のプロ。 り図、第６図は本発明の詳細な説明するための図、第４
図は第１図の除算装置の実行過程を示すタイムチャート
である。 １・・・被乗数レジスタ、２・・・除数レジスタ。 ３・・・除数チェック回路、４・・・制御回路、５・・
・逆数生成回路、６・・逆数セレクタ、７・・・乗数セ
レクタ、８・・・乗数レジスタ、９・・・乗算回路、１
０・・・シフト／ゼロ回路、１１・・・キャリーセーブ
アダー １２・・・キャリーグロバゲートアダー１６・
・・中間結果レジスタ、１４・・・部分商補正回路、１
５・・・商レジスタ、１６・・・リザルトセレクタ。 ５：逆数生成回路 １０：シフト／ゼロ回路 １６：リザルトセレクタ 第３図 り二重」−よ− ２２：キャリーブロパゲート７ダ− ａｇｅ買３Ｅ既ＢＦ６
、第２図は従来の除算装置のプロ。 り図、第６図は本発明の詳細な説明するための図、第４
図は第１図の除算装置の実行過程を示すタイムチャート
である。 １・・・被乗数レジスタ、２・・・除数レジスタ。 ３・・・除数チェック回路、４・・・制御回路、５・・
・逆数生成回路、６・・逆数セレクタ、７・・・乗数セ
レクタ、８・・・乗数レジスタ、９・・・乗算回路、１
０・・・シフト／ゼロ回路、１１・・・キャリーセーブ
アダー １２・・・キャリーグロバゲートアダー１６・
・・中間結果レジスタ、１４・・・部分商補正回路、１
５・・・商レジスタ、１６・・・リザルトセレクタ。 ５：逆数生成回路 １０：シフト／ゼロ回路 １６：リザルトセレクタ 第３図 り二重」−よ− ２２：キャリーブロパゲート７ダ− ａｇｅ買３Ｅ既ＢＦ６
Claims (1)
- １、除数の上位所定ビットから前記除数の近似逆数を求
め、除算を被除数と前記近似逆数の積におきかえ引放し
法を用いて多数桁の部分商を発生していく除算装置にお
いて、前記除数のうち前記上位所定ビットより下位に“
０”以外のビットが存在するか否かを判定する除数チェ
ック回路と、前記除数の上位所定ビットから前記近似逆
数を生成する逆数生成回路と、前記除数チェック回路出
力を入力とし前記逆数生成回路を制御する逆数制御信号
を出力する制御回路を有し、前記除数チェック回路にお
いて前記除数のうち前記上位所定ビットより下位に“０
”以外のビットが存在しないと判断された場合には前記
逆数生成回路において商の精度から一意に決まるビット
数の逆数を生成し該逆数と前記被除数を用いて乗算を１
回だけ実行することにより商を発生し、前記除数チェッ
ク回路において前記除数のうち前記上位所定ビットより
下位に“０”以外のビットが存在すると判断された場合
には前記逆数生成回路において前記上位所定ビットのビ
ット数より一意に決まる精度の近似逆数を生成し該近似
逆数と前記被除数とから引放し法を用いて毎回多数桁の
部分商を発生する演算ループを実行することにより商を
発生することを特徴とする除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000852A JPH02181823A (ja) | 1989-01-07 | 1989-01-07 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000852A JPH02181823A (ja) | 1989-01-07 | 1989-01-07 | 除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181823A true JPH02181823A (ja) | 1990-07-16 |
Family
ID=11485175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000852A Pending JPH02181823A (ja) | 1989-01-07 | 1989-01-07 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306731A (ja) * | 1991-04-03 | 1992-10-29 | Koufu Nippon Denki Kk | ベクトル演算装置 |
-
1989
- 1989-01-07 JP JP64000852A patent/JPH02181823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306731A (ja) * | 1991-04-03 | 1992-10-29 | Koufu Nippon Denki Kk | ベクトル演算装置 |
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