JPS6248857B2 - - Google Patents
Info
- Publication number
- JPS6248857B2 JPS6248857B2 JP57014967A JP1496782A JPS6248857B2 JP S6248857 B2 JPS6248857 B2 JP S6248857B2 JP 57014967 A JP57014967 A JP 57014967A JP 1496782 A JP1496782 A JP 1496782A JP S6248857 B2 JPS6248857 B2 JP S6248857B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- carry
- calculation
- cycle
- divisor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明は、データ処理装置に用いられる10進除
算装置に関する。 従来の除算は、第1図に示すリストア方式及び
第2図イ,ロに示すノン・リストア方式とがあ
る。図において、10Pは被除数あるいは中間剰
余(以下特に被除数と中間剰余を区別する必要が
ない限り中間剰余と呼ぶ)、20Pは除数の整数
倍数を、CARYは演算結果のキヤリーを示す。第
1図及び第2図からわかるように、どちらの方式
においても、1桁の商と中間剰余を求めるために
は、中間剰余と除数の整数倍数との加算又は減
算、及びその演算結果の中のキヤリーの有無の判
断の2つの処理ステツプを反復させなければなら
ない。またリストア方式においては、中間剰余の
補正の処理ステツプを追加する必要がある。なお
ノンリストア方式では、1桁の商を求めるごとに
第2図イおよびロの処理を交互に繰り返す。 そこで本発明は、第3図に示すように、中間剰
余と除数の整数倍数との加算という1つの処理の
みを反復させることのみにより、1桁の商と中間
剰余を得ることを可能とし、従つて処理ステツプ
数の少ない10進除算装置を提供するものである。
なお第3図において、20P′は前の演算のキヤリ
ーが0の時除数の整数倍数であり、前の演算のキ
ヤリーが1の時除数の整数倍数の補数である。
又、前の演算のキヤリーが0の時、イニシヤルキ
ヤリーは0で、前の演算のキヤリーが1の時、イ
ニシヤルキヤリーは1である。 以下、本発明の一実施例を説明する。 本実施例では除数の整数倍数として1倍数のみ
を使用している。 第4図は本発明に基く10進除算装置の機能的ブ
ロツク図であり、被除数あるいは中間剰余Aはレ
ジスタ1に、除数の整数倍数Bはレジスタ2に、
前の演算の結果のキヤリーはレジスタ5にそれぞ
れ格納される。6は演算サイクルを計数するレジ
スタ、3はレジスタ5の内容が0の時レジスタ2
の内容をそのまま、1の時その補数を出力する選
択回路、4はレジスタ1と選択回路3からのデー
タに10進演算を行なう演算器である。演算器4は
レジスタ5の内容を線11からイニシヤルキヤリ
ーとして取込み、演算結果を線10に桁あふれが
生じた場合のキヤリーを線12にそれぞれ出力す
る。線10,12の内容はそれぞれレジスタ1,
5にセツトされる。7は整数の倍数に対応した値
を加減する定数加減算器であり、レジスタ5の内
容が0、1ならば、それぞれ減算、加算を行な
う。本実施例では除数整数倍として1倍数のみを
使用するので等価的に1の加減算器である。 第4図の装置は一定のサイクルで動作が進行す
るようになつており、このサイクル毎に1つの処
理ステツプが実行される。そして1つの演算サイ
クル内では、第5図に示すように、演算動作と並
行してレジスタ5の内容を調べることにより、前
の演算サイクルで発生したキヤリーのチエツクを
行なう。このキヤリーチエツクにより、第3図の
演算ループを繰り返すか、桁ずらしの処理を行な
うかを決定する。キヤリーが1になつていれば次
のサイクルでは演算ループの繰り返しを指示し、
キヤリーが0になつていれば次のサイクルで中間
剰余の桁ずらし等の処理を指示する。また演算結
果及び新たなキヤリーは、当該演算サイクルの終
りで発生する。 第4図は次の通り動作する。先ず、レジスタ1
に被除数Aを、レジスタ2に除数の1倍数Bを、
レジスタ5に1、レジスタ6に0をそれぞれ初基
値としてセツトし、この後、第1の演算サイクル
を起動する。今、レジスタ5の内容が1であるか
ら、選択回路3の出力はBの補数であり、またイ
ニシヤルキヤリーは1である。従つてこの演算サ
イクルでは、演算器4はA++1=A−B、す
なわちAとBの減算を行なう。 一方、レジスタ5の内容が1であるから定数加
減算器7はレジスタ6の内容に+1する。さらに
レジスタ5の内容が1であるから、演算ループの
繰り返しを指示する。ここで線12に出力された
キヤリーが1であると、A+Bの間には、A≧B
なる大小関係が存在したことを示す。この場合、
次の演算サイクルとして減算が指示される。こう
して第2の演算サイクルが起こり、レジスタ5の
内容は1であるから、前と同様の動作が行なわれ
る。またこの第2の演算サイクルと並行してレジ
スタ5の内容が調べられ、この時1であるから次
のサイクルは演算ループの繰り返しが指示され
る。 以上のようにして、線12に出力されるキヤリ
ーが1となる減算が続く限り、レジスタ6の内容
に+1し続け、演算ループの実行を指示し続け
る。このようにして演算ループが繰り返されてい
る途中において、線12に出力されるキヤリーが
0になると、レジスタ1のセツトされる内容は目
的とする中間剰余より除数の1倍数分だけ少ない
値となる。 この場合、前のサイクルのキヤリーが0の時レ
ジスタ5の内容は0であるから、選択回路3はレ
ジスタ2の内容をそのまま出力し、またイニシヤ
ルキヤリーは0である。従つてこの演算サイクル
では、演算器4はA+B+0=A+B、すなわ
ち、AとBの加算を行ない、レジスタ6の内容か
ら1を減算を行ない、レジスタ6はその桁の商を
示すことになる。この加算結果は必ず正の数ある
いは0であり、目的とする中間剰余に等しい。ま
たこの時キヤリーが必ず出力される。一方、この
加算サイクルの演算動作と並行してレジスタ5の
内容が調べられ、この時0であるから、演算ルー
プの繰り返しは指示されず、レジスタ1にセツト
された中間剰余の桁ずらし等の処理が指示され
る。この桁ずらし等必要な処理が行なわれた後
は、新たな桁の商を求めるため前記と同様の動作
が行なわれる。以下、65÷3を演算する場合の具
体例を表に基き説明する。 表は縦にサイクル数をとり、横に演算開始前の
レジスタ5内のキヤリー、レジスタ1及びレジス
タ2の中間剰余A及び除数B、演算回路3におけ
る演算の種別、次サイクルにおいて演算ループを
繰り返すか桁ずらしの処理を行うかの動作指示、
さらに演算終了後のレジスタ1及びレジスタ5の
内容、そしてレジスタ6の内容の変化状態をと
る。 表において、nサイクルは初期状態を示し、n
サイクルにおいてはレジスタ5には1が、レジス
タ1には被除数0065が、レジスタ2には除数の1
倍数0030が、レジスタ6には0が格納される。 n+1サイクルにおいては、レジスタ5のキヤ
リーが1であるので、次サイクルとして演算ルー
プが指定されると共に、0030の補数が選択回路3
により選択され、演算回路4において(0065−
0030)
算装置に関する。 従来の除算は、第1図に示すリストア方式及び
第2図イ,ロに示すノン・リストア方式とがあ
る。図において、10Pは被除数あるいは中間剰
余(以下特に被除数と中間剰余を区別する必要が
ない限り中間剰余と呼ぶ)、20Pは除数の整数
倍数を、CARYは演算結果のキヤリーを示す。第
1図及び第2図からわかるように、どちらの方式
においても、1桁の商と中間剰余を求めるために
は、中間剰余と除数の整数倍数との加算又は減
算、及びその演算結果の中のキヤリーの有無の判
断の2つの処理ステツプを反復させなければなら
ない。またリストア方式においては、中間剰余の
補正の処理ステツプを追加する必要がある。なお
ノンリストア方式では、1桁の商を求めるごとに
第2図イおよびロの処理を交互に繰り返す。 そこで本発明は、第3図に示すように、中間剰
余と除数の整数倍数との加算という1つの処理の
みを反復させることのみにより、1桁の商と中間
剰余を得ることを可能とし、従つて処理ステツプ
数の少ない10進除算装置を提供するものである。
なお第3図において、20P′は前の演算のキヤリ
ーが0の時除数の整数倍数であり、前の演算のキ
ヤリーが1の時除数の整数倍数の補数である。
又、前の演算のキヤリーが0の時、イニシヤルキ
ヤリーは0で、前の演算のキヤリーが1の時、イ
ニシヤルキヤリーは1である。 以下、本発明の一実施例を説明する。 本実施例では除数の整数倍数として1倍数のみ
を使用している。 第4図は本発明に基く10進除算装置の機能的ブ
ロツク図であり、被除数あるいは中間剰余Aはレ
ジスタ1に、除数の整数倍数Bはレジスタ2に、
前の演算の結果のキヤリーはレジスタ5にそれぞ
れ格納される。6は演算サイクルを計数するレジ
スタ、3はレジスタ5の内容が0の時レジスタ2
の内容をそのまま、1の時その補数を出力する選
択回路、4はレジスタ1と選択回路3からのデー
タに10進演算を行なう演算器である。演算器4は
レジスタ5の内容を線11からイニシヤルキヤリ
ーとして取込み、演算結果を線10に桁あふれが
生じた場合のキヤリーを線12にそれぞれ出力す
る。線10,12の内容はそれぞれレジスタ1,
5にセツトされる。7は整数の倍数に対応した値
を加減する定数加減算器であり、レジスタ5の内
容が0、1ならば、それぞれ減算、加算を行な
う。本実施例では除数整数倍として1倍数のみを
使用するので等価的に1の加減算器である。 第4図の装置は一定のサイクルで動作が進行す
るようになつており、このサイクル毎に1つの処
理ステツプが実行される。そして1つの演算サイ
クル内では、第5図に示すように、演算動作と並
行してレジスタ5の内容を調べることにより、前
の演算サイクルで発生したキヤリーのチエツクを
行なう。このキヤリーチエツクにより、第3図の
演算ループを繰り返すか、桁ずらしの処理を行な
うかを決定する。キヤリーが1になつていれば次
のサイクルでは演算ループの繰り返しを指示し、
キヤリーが0になつていれば次のサイクルで中間
剰余の桁ずらし等の処理を指示する。また演算結
果及び新たなキヤリーは、当該演算サイクルの終
りで発生する。 第4図は次の通り動作する。先ず、レジスタ1
に被除数Aを、レジスタ2に除数の1倍数Bを、
レジスタ5に1、レジスタ6に0をそれぞれ初基
値としてセツトし、この後、第1の演算サイクル
を起動する。今、レジスタ5の内容が1であるか
ら、選択回路3の出力はBの補数であり、またイ
ニシヤルキヤリーは1である。従つてこの演算サ
イクルでは、演算器4はA++1=A−B、す
なわちAとBの減算を行なう。 一方、レジスタ5の内容が1であるから定数加
減算器7はレジスタ6の内容に+1する。さらに
レジスタ5の内容が1であるから、演算ループの
繰り返しを指示する。ここで線12に出力された
キヤリーが1であると、A+Bの間には、A≧B
なる大小関係が存在したことを示す。この場合、
次の演算サイクルとして減算が指示される。こう
して第2の演算サイクルが起こり、レジスタ5の
内容は1であるから、前と同様の動作が行なわれ
る。またこの第2の演算サイクルと並行してレジ
スタ5の内容が調べられ、この時1であるから次
のサイクルは演算ループの繰り返しが指示され
る。 以上のようにして、線12に出力されるキヤリ
ーが1となる減算が続く限り、レジスタ6の内容
に+1し続け、演算ループの実行を指示し続け
る。このようにして演算ループが繰り返されてい
る途中において、線12に出力されるキヤリーが
0になると、レジスタ1のセツトされる内容は目
的とする中間剰余より除数の1倍数分だけ少ない
値となる。 この場合、前のサイクルのキヤリーが0の時レ
ジスタ5の内容は0であるから、選択回路3はレ
ジスタ2の内容をそのまま出力し、またイニシヤ
ルキヤリーは0である。従つてこの演算サイクル
では、演算器4はA+B+0=A+B、すなわ
ち、AとBの加算を行ない、レジスタ6の内容か
ら1を減算を行ない、レジスタ6はその桁の商を
示すことになる。この加算結果は必ず正の数ある
いは0であり、目的とする中間剰余に等しい。ま
たこの時キヤリーが必ず出力される。一方、この
加算サイクルの演算動作と並行してレジスタ5の
内容が調べられ、この時0であるから、演算ルー
プの繰り返しは指示されず、レジスタ1にセツト
された中間剰余の桁ずらし等の処理が指示され
る。この桁ずらし等必要な処理が行なわれた後
は、新たな桁の商を求めるため前記と同様の動作
が行なわれる。以下、65÷3を演算する場合の具
体例を表に基き説明する。 表は縦にサイクル数をとり、横に演算開始前の
レジスタ5内のキヤリー、レジスタ1及びレジス
タ2の中間剰余A及び除数B、演算回路3におけ
る演算の種別、次サイクルにおいて演算ループを
繰り返すか桁ずらしの処理を行うかの動作指示、
さらに演算終了後のレジスタ1及びレジスタ5の
内容、そしてレジスタ6の内容の変化状態をと
る。 表において、nサイクルは初期状態を示し、n
サイクルにおいてはレジスタ5には1が、レジス
タ1には被除数0065が、レジスタ2には除数の1
倍数0030が、レジスタ6には0が格納される。 n+1サイクルにおいては、レジスタ5のキヤ
リーが1であるので、次サイクルとして演算ルー
プが指定されると共に、0030の補数が選択回路3
により選択され、演算回路4において(0065−
0030)
【表】
が演算される。その結果、レジスタ1には0035が
格納される。演算の結果キヤリーが1となり、レ
ジスタ5に格納される。また、レジスタ6が0か
ら1に加算される。 n+2サイクルにおいては(0035−0030)が演
算され、その結果0005がレジスタ1に格納され
る。他の動作はn+1サイクルと同じである。 n+3サイクルにおいては(0005−0030)が演
算され、その結果9975がレジスタ1に登録され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。 n+4サイクルにおいては、レジスタ5の内容
が0であるので0030が選択回路3により選択され
る。またレジスタ5の内容が0なので、レジスタ
6の内容は1減算され、3から2になる。これが
1桁目の商である。さらに、レジスタ5の内容が
0なので、次のサイクルの動作としては桁ずらし
が指示される。演算回路4においては(9975+
0030)が演算され、その演算の結果0005はレジス
タ1に格納され、その際発生したキヤリー”1”
はレジスタ5に格納される。 mサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を1桁左にシフトする。 m+1サイクルにおいては、(0050−0030)が
演算され、その結果0020がレジスタ1に格納され
る。 m+2サイクルにおいては、(0020−0030)が
演算され、その結果9990がレジスタ1に格納さ
る。その際キヤリーは発生しないので、レジスタ
5には0が格納される。 m+3サイクルにおいては、レジスタ5の内容
が0であるので、(9990+0030)が演算され、ま
たレジスタ5の内容が0なので、レジスタ6の内
容は1減算され、2から1になる。これが次桁目
の商である。演算結果0020はレジスタ1に格納さ
れる。 pサイクルにおいては、mサイクルと同様のシ
フト動作を行い、演算を終了する。演算結果であ
る余りはレジスタ1内の表内の網かけ部分に求め
られる。 以上の如き10進除算装置によれば、商がi(i
=0、1、2、………9)であるとすると、i+
2サイクルで10進除算の1桁の商と中間剰余を求
めることができるから、平均
格納される。演算の結果キヤリーが1となり、レ
ジスタ5に格納される。また、レジスタ6が0か
ら1に加算される。 n+2サイクルにおいては(0035−0030)が演
算され、その結果0005がレジスタ1に格納され
る。他の動作はn+1サイクルと同じである。 n+3サイクルにおいては(0005−0030)が演
算され、その結果9975がレジスタ1に登録され
る。このとき、キヤリーは発生せず、レジスタ5
には0が格納される。 n+4サイクルにおいては、レジスタ5の内容
が0であるので0030が選択回路3により選択され
る。またレジスタ5の内容が0なので、レジスタ
6の内容は1減算され、3から2になる。これが
1桁目の商である。さらに、レジスタ5の内容が
0なので、次のサイクルの動作としては桁ずらし
が指示される。演算回路4においては(9975+
0030)が演算され、その演算の結果0005はレジス
タ1に格納され、その際発生したキヤリー”1”
はレジスタ5に格納される。 mサイクルにおいては、次の桁の商を得るた
め、中間剰余と商を1桁左にシフトする。 m+1サイクルにおいては、(0050−0030)が
演算され、その結果0020がレジスタ1に格納され
る。 m+2サイクルにおいては、(0020−0030)が
演算され、その結果9990がレジスタ1に格納さ
る。その際キヤリーは発生しないので、レジスタ
5には0が格納される。 m+3サイクルにおいては、レジスタ5の内容
が0であるので、(9990+0030)が演算され、ま
たレジスタ5の内容が0なので、レジスタ6の内
容は1減算され、2から1になる。これが次桁目
の商である。演算結果0020はレジスタ1に格納さ
れる。 pサイクルにおいては、mサイクルと同様のシ
フト動作を行い、演算を終了する。演算結果であ
る余りはレジスタ1内の表内の網かけ部分に求め
られる。 以上の如き10進除算装置によれば、商がi(i
=0、1、2、………9)であるとすると、i+
2サイクルで10進除算の1桁の商と中間剰余を求
めることができるから、平均
【式】サイクルの処理ステツプが
実行できる。これに対し、第1図のリストア方式
では、1桁の商が(2i+3)サイクルかかるか
ら、平均
では、1桁の商が(2i+3)サイクルかかるか
ら、平均
【式】サイクルの処理ス
テツプを要し、また第2図イ,ロのノン・リスト
ア方式では、1桁の商が(2i+2)サイクルかか
るから、平均
ア方式では、1桁の商が(2i+2)サイクルかか
るから、平均
【式】サイクルを要
する。
従つて第4図の10進除算装置によれば、従来に
比べて約2倍近く高速になることが判る。 以上本発明の一実施例について説明したが、本
発明によれば、第3図に示したように中間剰余と
除数の整数倍数との加算という一つの処理手順の
みを反復させることのみにより、1桁の商と中間
剰余とを得ることができるので、従来の方式と比
較して、除算動作を高速に行なえる効果がある。 以上の実施例では、除数として1倍数のみを使
用したが、第6図に示すように除数の5倍数と1
倍数とを用意して5以上の商を求める場合の高速
化も実現できる。 例えば、6なる商を得るには、1回目の演算で
は5倍数の減算を行ない。キヤリーが発生する。
従つて次の1倍数との演算は減算となる。2回目
の演算中に前のサイクルのキヤリーの判定を行な
い、5より大きい商を求める演算ループへ分岐す
る。2回目の演算においてもキヤリーが発生する
ため、3回目の演算(5以上の商を求める演算ル
ープの1回目)も1倍数の減算となる。また2回
目のキヤリーが1であつたため4回目は演算ルー
プを繰り返す。しかし、3回目の1倍数減算の結
果のキヤリーは0となるため、4回目は1倍数加
算を行ない、桁ずらしと進む。この時、商を格納
するレジスタへは、5+1+1−1つまり6がセ
ツトされることになる。
比べて約2倍近く高速になることが判る。 以上本発明の一実施例について説明したが、本
発明によれば、第3図に示したように中間剰余と
除数の整数倍数との加算という一つの処理手順の
みを反復させることのみにより、1桁の商と中間
剰余とを得ることができるので、従来の方式と比
較して、除算動作を高速に行なえる効果がある。 以上の実施例では、除数として1倍数のみを使
用したが、第6図に示すように除数の5倍数と1
倍数とを用意して5以上の商を求める場合の高速
化も実現できる。 例えば、6なる商を得るには、1回目の演算で
は5倍数の減算を行ない。キヤリーが発生する。
従つて次の1倍数との演算は減算となる。2回目
の演算中に前のサイクルのキヤリーの判定を行な
い、5より大きい商を求める演算ループへ分岐す
る。2回目の演算においてもキヤリーが発生する
ため、3回目の演算(5以上の商を求める演算ル
ープの1回目)も1倍数の減算となる。また2回
目のキヤリーが1であつたため4回目は演算ルー
プを繰り返す。しかし、3回目の1倍数減算の結
果のキヤリーは0となるため、4回目は1倍数加
算を行ない、桁ずらしと進む。この時、商を格納
するレジスタへは、5+1+1−1つまり6がセ
ツトされることになる。
第1図は従来のリストア方式により1桁の商と
中間剰余を求める10進除算の原理を示した図、第
2図イ,ロは従来のノン・リストア方式により、
1桁の商と中間剰余を求める10進除算の原理を示
した図、第3図は本発明による10進除算方式によ
り、1桁の商と中間剰余とを求める原理を示した
図、第4図は本発明の一実施例となる10進除算装
置の機能的ブロツク図、第5図は第4図の装置の
演算サイクルを説明するための図、第6図は除数
の5倍数と1倍数とにより1桁の商と中間剰余を
求める10進除算の原理を示した図である。 第4図において、1,2,5……レジスタ、3
……選択回路、4……演算器、6……レジスタ、
7……定数加減算器。
中間剰余を求める10進除算の原理を示した図、第
2図イ,ロは従来のノン・リストア方式により、
1桁の商と中間剰余を求める10進除算の原理を示
した図、第3図は本発明による10進除算方式によ
り、1桁の商と中間剰余とを求める原理を示した
図、第4図は本発明の一実施例となる10進除算装
置の機能的ブロツク図、第5図は第4図の装置の
演算サイクルを説明するための図、第6図は除数
の5倍数と1倍数とにより1桁の商と中間剰余を
求める10進除算の原理を示した図である。 第4図において、1,2,5……レジスタ、3
……選択回路、4……演算器、6……レジスタ、
7……定数加減算器。
Claims (1)
- 【特許請求の範囲】 1 演算サイクルを繰り返して10進除算を行なう
10進除算装置において、被除数あるいは中間余
剰、除数の整数倍数及び演算結果のキヤリーをそ
れぞれ格納する第1、第2及び第3のレジスタ
と、上記第3のレジスタに接続され、前の演算サ
イクルの演算のキヤリーが1である場合には第2
のレジスタの除数の整数倍数の補数を、キヤリー
が0である場合には第2のレジスタの除数の整数
倍数を選択する回路と、該選択回路の出力を一方
の入力とし、上記第1の内容を他方の入力とし、
前の演算サイクルの演算キヤリーを直接そのイニ
シヤルキヤリーとする10進加算加算器と、除数の
整数倍数に対応する数を計数するカウンタとを有
し、各演算サイクルにおいて、上記10進加算器に
よる演算を行つて演算結果を上記第1のレジスタ
にセツトすると共に、この演算と並行して前の演
算サイクルでの演算におけるキヤリーが1か0か
に応じて次の演算サイクルを繰り返すか否かを指
示し、上記カウンタの内容にもとずいて商を求め
ることを特徴とする10進除算装置。 2 上記第3のレジスタの初期値を1にして除算
動作を開始するようにしたことを特徴とする特許
請求の範囲第1項記載の10進除算装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57014967A JPS58132837A (ja) | 1982-02-03 | 1982-02-03 | 10進除算装置 |
US06/459,149 US4546447A (en) | 1982-02-03 | 1983-01-19 | Division apparatus |
DE19833302013 DE3302013A1 (de) | 1982-02-03 | 1983-01-21 | Divisionsvorrichtung |
GB08301620A GB2116757B (en) | 1982-02-03 | 1983-01-21 | Division apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57014967A JPS58132837A (ja) | 1982-02-03 | 1982-02-03 | 10進除算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58132837A JPS58132837A (ja) | 1983-08-08 |
JPS6248857B2 true JPS6248857B2 (ja) | 1987-10-15 |
Family
ID=11875741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57014967A Granted JPS58132837A (ja) | 1982-02-03 | 1982-02-03 | 10進除算装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4546447A (ja) |
JP (1) | JPS58132837A (ja) |
DE (1) | DE3302013A1 (ja) |
GB (1) | GB2116757B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5016210A (en) * | 1989-11-15 | 1991-05-14 | United Technologies Corporation | Binary division of signed operands |
US5128891A (en) * | 1990-04-02 | 1992-07-07 | Advanced Micro Devices, Inc. | High speed divider with square root capability |
JPH0731592B2 (ja) * | 1990-11-29 | 1995-04-10 | 株式会社東芝 | 除算回路 |
US5297073A (en) * | 1992-08-19 | 1994-03-22 | Nec Electronics, Inc. | Integer divide using shift and subtract |
US5258944A (en) * | 1992-09-01 | 1993-11-02 | Cray Research, Inc. | High performance mantissa divider |
JP3506753B2 (ja) * | 1994-02-28 | 2004-03-15 | 富士通株式会社 | 除算方法および除算装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
JPS56103739A (en) * | 1980-01-23 | 1981-08-19 | Toshiba Corp | Decimal divider |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB780431A (en) * | 1954-09-17 | 1957-07-31 | British Tabulating Mach Co Ltd | Improvements in or relating to electronic calculating apparatus |
US3249745A (en) * | 1962-01-09 | 1966-05-03 | Monroe Int | Two-register calculator for performing multiplication and division using identical operational steps |
FR91575E (fr) * | 1966-01-07 | 1968-07-05 | Commissariat Energie Atomique | Diviseur arithmétique électronique |
DE1549461B2 (de) * | 1967-03-02 | 1974-03-07 | Ibm Deutschland Gmbh, 7000 Stuttgart | Divisionseinrichtung |
US3591787A (en) * | 1968-01-29 | 1971-07-06 | Ibm | Division system and method |
US3684879A (en) * | 1970-09-09 | 1972-08-15 | Sperry Rand Corp | Division utilizing multiples of the divisor stored in an addressable memory |
NL7101258A (ja) * | 1971-01-30 | 1972-08-01 | ||
US4413326A (en) * | 1978-10-18 | 1983-11-01 | Honeywell Inc. | Floating point division control |
US4320464A (en) * | 1980-05-05 | 1982-03-16 | Control Data Corporation | Binary divider with carry-save adders |
-
1982
- 1982-02-03 JP JP57014967A patent/JPS58132837A/ja active Granted
-
1983
- 1983-01-19 US US06/459,149 patent/US4546447A/en not_active Expired - Lifetime
- 1983-01-21 DE DE19833302013 patent/DE3302013A1/de active Granted
- 1983-01-21 GB GB08301620A patent/GB2116757B/en not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52144936A (en) * | 1976-05-28 | 1977-12-02 | Fujitsu Ltd | Decimal system division system |
JPS5595148A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Binary arithmetic circuit |
JPS56103739A (en) * | 1980-01-23 | 1981-08-19 | Toshiba Corp | Decimal divider |
Also Published As
Publication number | Publication date |
---|---|
US4546447A (en) | 1985-10-08 |
GB2116757B (en) | 1985-12-11 |
GB8301620D0 (en) | 1983-02-23 |
DE3302013A1 (de) | 1983-08-18 |
DE3302013C2 (ja) | 1988-07-28 |
GB2116757A (en) | 1983-09-28 |
JPS58132837A (ja) | 1983-08-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6248857B2 (ja) | ||
JP2502836B2 (ja) | 除算回路の前処理装置 | |
US4692891A (en) | Coded decimal non-restoring divider | |
JPH02100717A (ja) | 固定小数点除算方式 | |
JPH02194430A (ja) | 除算器 | |
JPH0628155A (ja) | 除算方法および除算装置 | |
JPS6244660B2 (ja) | ||
JPS60247736A (ja) | 除算回路 | |
US3551662A (en) | Square root apparatus | |
SU656087A2 (ru) | Устройство дл делени дес тичных чисел | |
JP2664750B2 (ja) | 演算装置及び演算処理方法 | |
JPS6155691B2 (ja) | ||
JPS6259828B2 (ja) | ||
SU444193A1 (ru) | Устройство дл вычислени выражений вида | |
JPH0368415B2 (ja) | ||
SU408305A1 (ru) | Устройство для извлечения квадратного корня | |
SU498621A1 (ru) | Устройство дл вычислени степенных функций ху | |
JPH0387924A (ja) | 10進整数除算回路 | |
SU723571A1 (ru) | Устройство дл умножени дес тичных чисел | |
SU570047A1 (ru) | Устройство дл воспроизведени функций | |
JPS60246437A (ja) | 除算回路 | |
JPH01237831A (ja) | 除算装置 | |
JPS60171535A (ja) | 除算装置 | |
JP2928027B2 (ja) | 十進二進変換回路 | |
JPH07160480A (ja) | 10進除算器 |