KR19990087880A - 반도체장치 - Google Patents
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Abstract
본 발명은 MISFET의 게이트 절연막의 절연 파괴 방지를 위한 게이트 보호 소자를 설치하고, 또한 MISFET의 특성을 웨이퍼 프로세스 중에 평가할 수 있는 반도체 장치를 제공한다.
반도체 기판의 표면에 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 오목형 MISFET가 형성되어 있다. 반도체 기판의 표면층 내에 불순물 확산 영역이 배치되어 있다. 배선이 게이트 전극과 불순물 확산 영역을 전기적으로 접속한다. 채널 영역에 대하여 게이트 전극에 MISFET가 컷 오프(cut off)하기에 충분한 전압을 인가했을 때, 불순물 확산 영역과 채널 영역 사이를 비도통 상태로 하도록 pn 접합 계면이 역 바이어스된다. 게이트 전극, 소스 전극 및 드레인 전극의 각각에 패드가 접속되어 있다.
Description
본 발명은 반도체 장치에 관한 것이며, 특히 웨이퍼 프로세스 중에 전류 전압 특성을 평가할 수 있는 MISFET를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 제조 공정 중에 반도체 기판상에 형성된 MISFET의 특성을 평가하기 위해서, 소망하는 전자 회로 외에 프로세스 컨트롤 모니터(PCM) 트랜지스터가 형성된다. 전자 회로 내의 MISFET의 게이트 전극은 통상, 배선에 의해 반도체 기판 표면의 불순물 확산 영역에 접속된다. 이에 비해 PCM 트랜지스터의 게이트 전극은 반도체 기판에 접속할 필요가 없다. 게이트 전극을 반도체 기판에 접속하지 않은 상태에서 플라즈마 처리를 행하면, 게이트 전극에 전하가 축적되어 그 아래의 게이트 절연막이 절연 파괴되기 쉬워진다. 게이트 절연막의 절연 파괴를 방지하기 위하여 게이트 보호 소자가 설치된다.
도 5는 종래의 PCM 트랜지스터와 게이트 보호 소자의 단면도를 나타낸다. p형 실리콘 기판(100)의 표면층 내에 p형 웰(101)이 형성되어 있다. 필드 산화막 (102)에 의해 p형 웰(101)의 표면에 활성 영역이 획정되어 있다.
p형 웰(101) 내의 1개의 활성 영역 내에 소스 영역(103), 드레인 영역(104), 게이트 전극(105) 및 게이트 절연막(106)을 포함한 MISFET가 형성되어 있다. p형 웰(101)의 표면의 다른 활성 영역 내에 n형의 불순물 확산 영역(107)이 형성되어 있다. 게이트 전극(105)이 배선(115)에 의해 불순물 확산 영역(107)에 접속되어 있다.
소스 영역(103), 드레인 영역(104), 게이트 전극(105)은 각각 탐침 접촉용의 패드(109, 111, 110)에 접속되어 있다. p형 웰(101)은 패드(108)에 접속되어 있다. 각 패드(108∼111)에 소망하는 전압을 인가하여, MISFET의 전류 전압 특성을 측정할 수 있다.
웨이퍼 프로세스 중에 게이트 전극(105)에 축적된 전하는 배선(115) 및 불순물 영역(107)을 통해서 기판에 흐른다. 불순물 확산 영역(107)과 p형 웰(101) 사이의 pn 접합의 파괴 전압을 게이트 절연막(106)이 절연 파괴하는 전압보다도 작게 하여 둠으로써, 게이트 절연막(106)의 절연 파괴를 방지할 수 있다.
도 5에 나타낸 MISFET가 예를 들어 n형 채널의 오목형 MISFET인 경우를 생각한다. MISFET의 임계치가 부이기 때문에, 임계치를 측정하기 위해서는 p형 웰(101)에 대하여 게이트 전극(105)에 부전압을 인가할 필요가 있다. 이 때, 불순물 확산 영역(107)과 p형 웰(101) 사이의 pn 접합이 순 바이어스된다. 게이트 전극(105)에 -0.6V보다도 낮은 전압을 인가하면, p형 웰(101)로부터 불순물 확산 영역(107)을 향해서 순방향 전류가 흐른다.
이 순방향 전류에 의해 불순물 확산 영역(107), p형 웰(101) 및 드레인 영역(104)을 각각 에미터, 베이스 및 컬렉터로 하는 npn 트랜지스터가 도통 상태가 된다. 그 결과, 드레인 전류가 증가하여 본래의 소자 특성을 측정할 수 없게 된다.
본 발명의 목적은 MISFET의 게이트 절연막의 절연 파괴 방지를 위한 게이트 보호 소자를 설치하고, 또한 MISFET의 특성을 웨이퍼 프로세스 중에 평가할 수 있는 반도체 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 의한 반도체 장치의 단면도.
도 2는 본 발명의 제1 실시예에 의한 반도체 장치의 MISFET의 전류 전압 특성의 측정 결과를 나타낸 그래프.
도 3은 본 발명의 제2 실시예에 의한 반도체 장치의 단면도.
도 4는 본 발명의 제3 실시예 및 그 변형례에 의한 반도체 장치의 단면도.
도 5는 종래 예에 의한 반도체 장치의 단면도.
[부호의 설명]
1, 31, 60 p형 실리콘 기판
2, 34 p형 웰(well)
3, 32, 61 n형 웰
4, 35 필드(field) 산화막
5, 64a p형 불순물 확산 영역
6, 37, 66 배선
10, 40, 65 MISFET
20∼23, 50∼53, 67∼71, 71a 패드(pad)
36, 64 n형 웰 내 p형 웰
72 필드 산화막
본 발명의 1 관점에 의하면, 반도체 기판과, 상기 반도체 기판의 표면에 형성되어 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 오목형 MISFET와, 상기 반도체 기판의 표면층 내에 배치된 불순물 확산 영역과, 상기 게이트 전극과 상기 불순물 확산 영역을 전기적으로 접속하는 배선과, 상기 채널 영역에 대하여 상기 게이트 전극에 상기 MISFET가 컷 오프하기에 충분한 전압을 인가했을 때 역 바이어스되어, 상기 불순물 확산 영역과 상기 채널 영역 사이를 비도통 상태로 하는 pn 접합 계면과, 상기 게이트 전극, 소스 전극 및 드레인 영역의 각각에 접속된 탐침 접속용의 패드를 갖는 반도체 장치가 제공된다.
MISFET가 컷 오프하는 전압을 인가했을 때, 게이트 전극과 채널 영역 사이에 전류가 흐르지 않기 때문에, MISFET 본래의 임계치 전압을 측정할 수 있다.
본 발명의 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판의 표면에 형성되어 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 MISFET와, 상기 반도체 기판의 표면층 내에 배치된 제1 도전형 웰과, 상기 웰 내에 배치되어 상기 제1 도전형과는 역의 제2 도전형을 갖는 불순물 확산 영역과, 상기 웰을 둘러싸서 배치된 제2 도전형 표면 영역과, 상기 게이트 전극과 상기 제1 영역을 전기적으로 접속하는 배선과, 상기 게이트 전극, 소스 전극 및 드레인 영역의 각각에 접속된 탐침 접속용의 패드를 갖는 반도체 장치가 제공된다.
게이트 전극에 정 또는 부의 전압을 인가했을 때, 웰과 불순물 확산 영역 사이의 pn 접합의 어느 것인가 한 쪽이 역 바이어스된다. 역 바이어스됨으로써, 게이트 전극과 기판 사이에 전류가 흐르지 않기 때문에, MISFET 본래의 전류 전압 특성을 측정할 수 있다.
[실시예]
도 1은 본 발명의 제1 실시예에 의한 반도체 장치의 단면도를 나타낸다. p형 실리콘 기판(1)의 표면층 내에 p형 웰(2) 및 n형 웰(3)이 형성되어 있다. 실리콘 기판(1)의 표면에 형성된 필드 산화막(4)에 의해 각 웰의 표면에 활성 영역이 획정되어 있다.
p형 웰(2) 내에 n형 채널 MISFET(10)가 형성되어 있다. MISFET(10)는 n형의 소스 영역(10S)과 드레인 영역(10D), 그 사이에 획정된 채널 영역(10C), 채널 영역(10C)상에 형성된 게이트 절연막(10I), 및 그 위에 형성된 게이트 전극(10G)으로 구성된다. n형 웰(3) 내에 p형의 불순물 확산 영역(5)이 형성되어 있다. 불순물 확산 영역(5)은 배선(6)에 의해 게이트 전극(10G)에 접속되어 있다.
p형 웰(2), 소스 영역(10S), 게이트 전극(10G) 및 드레인 영역(10D)이 각각 패드(20, 21, 22, 23)에 접속되어 있다. 각 패드에 탐침을 접촉시켜서 패드에 대응하는 영역에 소망하는 전압을 인가할 수 있다.
이하, 도 1에 나타낸 반도체 장치의 제조 방법을 설명한다. LOCOS법에 의해 p형 실리콘 기판(1)의 표면에 300nm의 필드 산화막(4)을 형성한다. 활성 영역의 표면을 열산화하여 스루 산화막(through oxide film)을 형성하고, 보론 이온을 주입하여 p형 웰(2)을 형성한다. 보론 이온의 주입은 3회로 나누어서 행한다. 1회째의 주입 조건은 가속 에너지 300keV, 주입량 3.0 × 1013cm-2이며, 2회째의 주입 조건은 가속 에너지 80keV, 주입량 2.0 × 1012cm-2이며, 3회째의 주입 조건은 가속 에너지 30keV, 주입량 1.0 × 1013cm-2이다.
다음에 인 이온을 주입하여 n형 웰(3)을 형성한다. 인 이온의 주입은 3회로 나누어서 행한다. 1회째의 주입 조건은 가속 에너지 600keV, 주입량 3.0 × 1013cm-2이며, 2회째의 주입 조건은 가속 에너지 200keV, 주입량 4.0 × 1012cm-2이며, 3회째의 주입 조건은 가속 에너지 80keV, 주입량 1.05 × 1013cm-2이다. n형 웰(3)의 형성과 동시에 실리콘 기판(1)의 표면의 다른 영역에 p 채널 MISFET용의 웰도 형성된다.
이온 주입후, 스루 산화막을 제거한다. 습식 산화에 의해 활성 영역의 표면상에 5nm의 SiO2막을 형성한다. 이 SiO2막은 게이트 절연막(10I)이 된다. 화학 기상 성장(CVD)에 의해 기판 전면에 두께 180nm의 폴리실리콘막을 성장시킨다. 이 폴리실리콘막 중에서 n 채널 MISFET가 형성되는 영역에만, 인 이온을 가속 에너지 20keV, 주입량 4.0 × 1013cm-2의 조건으로 주입하여 n형화한다. 그 후, 이 폴리실리콘막을 패터닝하여 게이트 전극(10G)을 남긴다.
MISFET(10)을 형성하는 영역에 게이트 전극(10G)을 마스크(mask)로 하여 비소 이온과 인 이온을 주입하여, 저농도 드레인 구조(LDD 구조)의 저농도 영역을 형성한다. 비소 이온의 주입은 가속 에너지 10keV, 주입량 6.0 × 1013cm-2의 조건에서 행한다. 인 이온의 주입은 가속 에너지 10keV, 주입량 1.5 × 1013cm-2의 조건에서 행한다. 그 후, 1000℃로 고속 열 소둔(rapid thermal anneal)을 행하여 주입된 불순물을 활성화시킨다.
게이트 전극(10G)의 측벽상에 측벽 절연막(10W)을 형성한다. 측벽 절연막(10W)은 CVD에 의해 기판 전면에 SiO2막을 성장시킨 후, 이 Si02막을 반응성 에칭(RIE)에 의해 이방성 에칭하여 형성한다.
게이트 전극(10G)과 측벽 절연막(10W)을 마스크로 하여 비소 이온을 주입하여, 소스 영역(10S) 및 드레인 영역(10D)을 형성한다. 이 이온 주입은 가속 에너지 40keV, 주입량 2.0 × 1015cm-2의 조건으로 주입한다.
불소를 주입함으로써, 게이트 절연막의 바이어스 온도 특성(BT 특성)을 개선할 수 있다. 불소 이온의 주입량이 1015cm-2자리수가 되면, 보론이 뚫고 나가거나 게이트 절연막의 두께가 두꺼워지는 문제가 발생한다. 불화 보론 이온을 주입할 경우에는, 불소의 주입량과 보론의 주입량을 독립적으로 제어할 수 없지만, 상술한 바와 같이 불소의 주입과 보론의 주입을 나누어 행함으로써, 불소 주입량과 보론 주입량을 독립적으로 제어할 수 있게 된다. 또한 BT 특성 등에 문제가 발생하는 것이 아니면, 불화 보론 이온을 주입하여도 좋다.
온도 1000℃로 고속 열 소둔(RTA)을 행하여, 이온 주입된 불순물을 활성화시킨다. 또한 주지의 실리사이드 기술을 이용하여 소스 영역(10S), 드레인 영역(10D), 불순물 확산 영역(5) 및 게이트 전극(10G)상에 Co, Ti 등의 고융점 금속의 실리사이드막을 형성하여도 좋다.
그 후, 층간 절연막의 형성, 접촉 구멍의 개구 및 알루미늄 배선의 형성을 행한다. 배선층의 최상층에 패드(20∼23)를 형성한다.
불순물 확산 영역(5), n형 웰(3) 및 실리콘 기판(1)으로 pnp 트랜지스터가 구성된다. 이 pnp 트랜지스터의 베이스 개방시의 컬렉터 에미터 간 파괴 전압(BVCEO)보다도 높은 전압이 불순물 확산 영역(5)과 실리콘 기판(1) 사이에 인가되면, 양자 사이가 도통한다. 이 BVCEO는 게이트 절연막(10I)의 절연 파괴 전압보다도 작다.
배선(6)으로 게이트 절연막(10G)과 불순물 확산 영역(5)을 결선한 후는, 게이트 전극(10G)에 전하가 축적되어 게이트 전극(10G)과 채널(10C)간에 BVCEO 이 상의 전압이 발생하면, 축적된 전하가 불순물 확산 영역(5) 및 n형 웰(3)을 통해서 기판(1)에 흐른다. 이와 같이 불순물 확산 영역(5), n형 웰(3) 및 실리콘 기판(1)으로 구성되는 pnp 트랜지스터가 게이트 보호 소자로서 작용하여, 게이트 절연막(10I)의 절연 파괴를 방지할 수 있다.
도 2에 MISFET(10)의 전류 전압 특성의 측정 결과를 나타낸다. 패드(20, 21)를 접지하고, 패드(23)에 2.5V의 전압을 인가한다. 패드(22)에 인가하는 전압을 변화시키고 드레인 전류를 측정함으로써, MISFET(10)의 전류 전압 특성을 측정할 수 있다. 도 2 중의 파선이 MISFET(10)의 전류 전압 특성을 나타낸다. 도 5에 종래 예에 의한 MISFET의 전류 전압 특성의 측정 결과를 실선으로 나타낸다. 횡축은 게이트 전압 VGS를 단위V로 표시하고, 종축은 드레인 전류를 단위 A로 표시한다.
도 5의 종래 예에 의한 MISFET의 경우에는, 본 실시예에 의한 MISFET의 경우에 비해 게이트 전압이 -0.5V 이하의 영역에서 큰 드레인 전류가 관측되고 있다. 이는 도 5의 불순물 확산 영역(107)과 p형 웰(101) 사이의 pn 접합이 순 바이어스되어, 불순물 확산 영역(107), p형 웰(101) 및 드레인 영역(104)으로 되는 npn 트랜지스터가 도통되기 때문이다.
이에 대하여 본 실시예의 경우에 있어서, 게이트 전극(10G)의 반전측 전압, 즉 정전압을 인가한 경우에는, n형 웰(3)과 실리콘 기판(1) 사이의 pn 접합이 역 바이어스되기 때문에, 게이트 전극(10G)과 기판(1) 사이에 전류는 흐르지 않는다. 게이트 전극(10G)에 축적측 전압, 즉 부전압을 인가한 경우에는, 불순물 확산 영역(5)과 n형 웰(3) 사이의 pn 접합이 역 바이어스되기 때문에, 게이트 전극(10G)과 기판(1)에 전류는 흐르지 않는다. 게이트 전극(10G)에 정부 중의 어느 극성의 전압을 인가하여도, 게이트 보호 소자에 전류가 흐르지 않기 때문에, MISFET(10)의 본래의 전류 전압 특성을 측정할 수 있다.
본 실시예의 MISFET는 도 2의 파선으로 나타낸 바와 같이, 게이트 전압이 약 -0.5V일 때에 컷 오프한다. MISFET가 컷 오프하기에 충분한 전압을 게이트 전극(10G)에 인가했을 때, 불순물 확산 영역(5)과 n형 웰(3) 사이의 pn 접합이 역 바이어스된다. 이 때문에, 불순물 확산 영역(5)과 채널 영역(10C) 사이가 비도통 상태가 되어, MISFET(10)의 임계치 전압을 측정할 수 있다.
본 실시예에서는 n형 웰(3)의 n형 영역이 p형 불순물 확산 영역(5), n형 웰(3) 및 p형 실리콘 기판(1)으로 구성되는 pnp 트랜지스터의 베이스로서 작용한다. MISFET(10)의 본래의 전류 전압 특성을 측정하기 위해서는, 게이트 전압의 측정 범위 내에서 이 pnp 트랜지스터가 도통하지 않으면 된다. n형 웰(3)의 n형 영역을 어떤 전압으로 고정하는 일이 없이 부동 상태(floating state)로 하여 둠으로써, 이 요청을 만족시킬 수 있다. 본 실시예에서는 n형 웰(3)의 n형 영역이 p형 불순물 확산 영역(5) 또는 실리콘 기판(1)의 p형 영역을 통해서만 패드 등의 도전성 영역에 전기적으로 접속된다. 그 결과, n형 웰(3)의 n형 영역이 전기적으로 부동 상태로 될 수가 있다.
도 1에서는 n 채널 MISFET를 보호하는 경우를 설명하였다. n형 웰 내에 형성된 p형 MISFET의 게이트 전극을 불순물 확산 영역(5)에 접속하면, p 채널 MISFET를 보호할 수도 있다.
다음에 도 3을 참조하여 제2 실시예에 대하여 설명한다. 제1 실시예에서는 p형 실리콘 기판을 사용하여 p형 웰 내에 n 채널 MISFET를 형성하는 경우를 설명하였지만, 제2 실시예에서는 p형 실리콘 기판을 사용하여 n형 웰 내에 p 채널 MISFET를 형성한다.
도 3에 나타낸 바와 같이, p형 실리콘 기판(31)의 표면층 내에 n형 웰(33)이 형성되어 있다. 필드 산화막(35)에 의해 n형 웰(33)의 표면 내에 복수의 활성 영역이 획정되어 있다.
n형 웰(33) 내에 p 채널 MISFET(40)가 형성되어 있다. MISFET(40)는 소스 영역(40S), 드레인 영역(40D), 채널 영역(40C) 게이트 절연막(40I) 및 게이트 전극(40G)으로 구성된다. 게이트 절연막(40I)의 두께는 7nm이다. 게이트 전극(40G)은 두께 50nm의 아모르퍼스 실리콘막과 두께 150nm의 텅스텐 실리사이드막과의 2층 구조를 갖는다.
n형 웰(33) 내의 다른 영역에 p형 웰(34)이 형성되어 있으며, 그 중에 n형 불순물 확산 영역(36)이 형성되어 있다. n형 불순물 확산 영역(36)은 배선(37)에 의해 게이트 전극(40G)에 접속되어 있다. n형 웰(33), 소스 영역(40S), 게이트 전극(40G) 및 드레인 영역(40D)은 각각 패드(50, 51, 52, 53)에 접속되어 있다.
도 3에 나타낸 반도체 장치의 제조 방법은 도 1에 나타낸 반도체 장치의 제조 방법과 기본적으로 마찬가지이기 때문에, 여기서는 각 웰 및 불순물 확산 영역의 이온 주입의 조건만을 나타낸다.
n형 웰(33)은 인 이온을 가속 에너지 180keV, 주입량 1.5 × 1013cm-2의 조건으로 주입함으로써 형성된다. p형 웰(34)은 보론 이온을 2회로 나누어 주입함으로써 형성된다. 1회째의 주입 조건은 가속 에너지 180keV, 주입량 1.5 × 1013cm-2이며, 2회째의 주입 조건은 가속 에너지 115keV, 주입량 1.0 × 1013cm-2이다. 또한 도시하지는 않지만, n 채널 MISFET용의 p형 웰은 보론 이온을 가속 에너지 180keV, 주입량 8.0 × 1012cm-2의 조건과, 가속 에너지 30keV, 주입량 2.7 × 1012cm-2의 조건으로 2회 주입함으로써 형성된다.
LDD 구조의 저농도 영역은 불화 보론 이온을 가속 에너지 20keV, 주입량 1.0 × 1013cm-2의 조건으로 주입하여 형성된다. 소스 영역(40S) 및 드레인 영역(40D)은 불화 보론 이온을 가속 에너지 20keV, 주입량 3.0 × 1015cm-2의 조건으로 주입하여 형성된다. n형 불순물 확산 영역(36)은 비소 이온을 가속 에너지 30keV, 주입량 1.0 × 1015cm-2의 조건으로 주입하여 형성된다.
제2 실시예의 경우에는, 게이트 전극(40G)이 n형 불순물 확산 영역(36)과 p형 웰(34)을 통해서 n형 웰(32)에 접속된다. 이 때문에 제1 실시예의 경우와 마찬가지로 게이트 절연막(40I)의 절연 파괴를 방지할 수 있음과 동시에, MISFET(40)의 본래의 전류 전압 특성을 측정할 수 있다.
도 3에서는, n형 내의 p 채널 MISFET를 보호하는 경우를 설명하였다. p형 웰 내의 n 채널 MISFET의 게이트 전극을 불순물 확산 영역(36)에 접속하면, n 채널 MISFET를 보호할 수도 있다.
다음에 도 4를 참조하여 제3 실시예에 대하여 설명한다. 제3 실시예에 의한 반도체 장치는 3중 웰 구조를 갖는다.
도 4a는 제3 실시예에 의한 반도체 장치의 단면도를 나타낸다. p형 실리콘 기판(60)의 표면층 내에 n형 웰(61)이 형성되어 있다. n형 웰(61) 내에 2개의 n형 웰 내 p형 웰(62, 63)이 형성되어 있다. 필드 산화막(72)에 의해 각 웰의 표면에 활성 영역이 획정되어 있다.
p형 웰(62) 내에 n 채널 MISFET(65)가 형성되어 있다. p형 웰(63) 내에 n형 불순물 확산 영역(64)이 형성되어 있다. n형 불순물 확산 영역(64)은 배선(66)에 의해 MISFET(65)의 게이트 전극에 접속되어 있다. p형 웰(62), MISFET(65)의 소스 영역, 게이트 전극, 드레인 영역 및 n형 웰(61)은 각각 패드(67∼71)에 접속되어 있다.
게이트 전극에 정 또는 부의 전압을 인가했을 때, n형 불순물 확산 영역(64)과 p형 웰(63) 사이의 pn 접합, 및 p형 웰(63)과 n형 웰(61) 사이의 pn 접합 중의 어느 것인가가 역 바이어스된다. 이 때문에, MISFET(65)의 본래의 전류 전압 특성을 측정할 수 있다.
도 4a에서 n형 불순물 확산 영역(64)을 형성하지 않고, 패드(69)를 p형 웰(63)에 직접 접속하여도 좋을 것이다. 이 경우에는, p형 웰(63), n형 웰(61) 및 p형 웰(62)로 pnp 바이폴러 트랜지스터가 구성되며, 이것이 보호 소자로서 기능한다. p형 웰(63)에 인가되는 전압보다도 높은 전압을 패드(71), 즉 바이폴러 트랜지스터의 베이스에 인가해 두면, p형 웰(63)과 n형 웰(61) 사이의 pn 접합이 항상 역 바이어스된다. 이 때문에, MISFET(65)의 본래의 전류 전압 특성을 측정할 수 있다.
패드(71)에 높은 전압을 인가하는 것은 도 1에 나타낸 제1 실시예에서, n형 웰(3)에 높은 전압을 인가하는 것에 상당한다. 이 경우에는 n형 웰(3)에도 패드를 설치하여, 5개의 패드를 사용하여 MISFET의 특성을 측정하는 것이 된다. 제1 및 제2 실시예에서는, 보호 소자로서 기능하는 바이폴러 트랜지스터의 베이스를 개방 상태로 하고 있다. 이 때문에, 4개의 패드를 사용하여 MISFET의 특성을 측정할 수가 있다. 보다 적은 패드를 사용하여 MISFET의 특성을 측정하기 위해서는, 제1 또는 제2 실시예와 같이 보호 소자로서 기능하는 바이폴러 트랜지스터의 베이스를 개방 상태로 하여 두는 것이 바람직 하다.
도 4b는 제3 실시예에 의한 반도체 장치의 단면도를 나타낸다. 제3 실시예에서는 MISFET(65)의 게이트 전극이 n형 불순물 확산 영역(64)과 p형 웰(63)을 통해서 n형 웰(61)에 접속되어 있었으나, 이 변형례에서는 게이트 전극이 p형 불순물 확산 영역(64a)을 통해서 n형 웰(61)에 접속되어 있다. n형 웰(61)은 부동 상태가 되고, 제3 실시예의 패드(71) 대신에 패드(71a)가 p형 실리콘 기판(60)에 접속되어 있다. 기타의 구성은 도 4a에 나타낸 제3 실시예의 구성과 마찬가지이다.
이 변형례의 경우에는, MISFET(65)의 전류 전압 특성의 측정 중에 p형 불순물 확산 영역(64a)과 n형 웰(61) 사이의 pn 접합, 또는 n형 웰(61)과 p형 웰(62) 사이의 pn 접합이 역 바이어스된다. 이 때문에 MISFET(65)의 본래의 전류 전압 특성을 측정할 수 있다.
이상 실시예를 따라 본 발명을 설명하였으나, 본 발명은 이들에 제한되는 것은 아니다. 예를 들어 여러가지 변경, 개량, 조합 등이 가능함은 당업자에게는 자명할 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 웨이퍼 프로세스 중에 MISFET의 게이트 전극에 축적되는 전하를 게이트 보호 소자를 통해서 기판에 흘릴 수 있다. 이 때문에 게이트 절연막의 절연 파괴를 방지할 수 있다. 또 MISFET의 전류 전압 특성을 측정할 때에, 게이트 보호 소자를 통해서 전류가 흐르지 않기 때문에 MISFET 본래의 특성을 측정할 수 있다.
Claims (11)
- 반도체 기판과,상기 반도체 기판의 표면에 형성되고, 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 오목형 MISFET와,상기 반도체 기판의 표면층 내에 배치된 불순물 확산 영역과,상기 게이트 전극과 상기 불순물 확산 영역을 전기적으로 접속하는 배선과,상기 채널 영역에 대하여 상기 게이트 전극에 상기 MISFET가 컷 오프하기에 충분한 전압을 인가했을 때 역 바이어스되고, 상기 불순물 확산 영역과 상기 채널 영역 사이를 비도통 상태로 하는 pn 접합 계면과,상기 게이트 전극, 소스 전극 및 드레인 영역의 각각에 접속된 패드를 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판과,상기 반도체 기판의 표면에 형성되고 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 MISFET와,상기 반도체 기판의 표면층 내에 배치된 제1 도전형 웰과,상기 웰 내에 배치되고 상기 제1 도전형과는 역의 제2 도전형을 갖는 불순물 확산 영역과,상기 웰을 둘러싸도록 배치된 제2 도전형 표면 영역과,상기 게이트 전극과 상기 제1 영역을 전기적으로 접속하는 배선과,상기 게이트 전극, 소스 영역 및 드레인 영역의 각각에 접속된 패드를 갖는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 표면 영역이 상기 반도체 기판과 동일 도전형인 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 반도체 기판이 제1 도전형을 갖고, 상기 표면 영역이 상기 반도체 기판의 표면층 내에 배치된 제2 도전형 다른 웰로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 MISFET가 오목형인 것을 특징으로 하는 반도체 장치.
- 반도체 기판과,상기 반도체 기판의 표면에 형성되고, 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 MISFET와,상기 반도체 기판의 표면층 내에 배치된 제1 도전형 웰과,상기 웰 내에 배치되고 상기 제1 도전형과는 역의 제2 도전형을 갖는 불순물 확산 영역과,상기 웰을 둘러싸도록 배치된 제2 도전형 표면 영역과,상기 게이트 전극과 상기 제1 영역을 전기적으로 접속하는 배선을 갖고,상기 웰의 제1 도전형 부분이 상기 불순물 확산 영역 또는 상기 표면 영역을 거처서만 도전성 영역에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
- 제6항에 있어서, 상기 표면 영역이 상기 반도체 기판과 동일 도전형인 것을 특징으로 하는 반도체 장치.
- 제6항에 있어서, 상기 반도체 기판이 제1 도전형을 갖고, 상기 표면 영역이 상기 반도체 기판의 표면층 내에 배치된 제2 도전형 다른 웰로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 MISFET가 오목형인 것을 특징으로 하는 반도체 장치.
- 반도체 기판과,상기 반도체 기판의 표면에 형성되고, 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 오목형 MISFET로서, 상기 반도체 기판의 특정 영역에 탐침을 접촉시킴으로써 임계치를 측정 가능한 상기 MISFET과,상기 반도체 기판의 표면층 내에 배치된 불순물 확산 영역과,상기 게이트 전극과 상기 불순물 확산 영역을 전기적으로 접속하는 배선과,상기 채널 영역에 대하여 상기 게이트 전극에 상기 MISFET가 컷 오프하기에 충분한 전압을 인가했을 때 역 바이어스되고, 상기 불순물 확산 영역과 상기 채널 영역 사이를 비도통 상태로 하는 pn 접합계면을 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판과,상기 반도체 기판의 표면에 형성되고, 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 끼인 채널 영역, 상기 채널 영역 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함한 MISFET로서, 상기 반도체 기판의 특정 영역에 탐침을 접촉시킴으로써 임계치를 측정 가능한 상기 MISFET과,상기 반도체 기판의 표면층 내에 배치된 제1 도전형 웰과,상기 웰 내에 배치되고, 상기 제1 도전형과는 역의 제2 도전형을 갖는 불순물 확산 영역과,상기 웰을 둘러싸도록 배치된 제2 도전형 표면 영역과,상기 게이트 전극과 상기 제1 영역을 전기적으로 접속하는 배선을 갖는 것을 특징으로 하는 반도체 장치.
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