JP3856968B2

JP3856968B2 - 半導体装置の製造方法

Info

Publication number: JP3856968B2
Application number: JP31100398A
Authority: JP
Inventors: 隆昭小林
Original assignee: 旭化成マイクロシステム株式会社
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2006-12-13
Anticipated expiration: 2018-10-30
Also published as: JP2000138294A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ集積回路のようなデュアルゲートからなる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来からのＣＭＯＳ集積回路の一例としては、図７および図８に示すようなものが知られている。
このＣＭＯＳ集積回路は、図７に示すように、ｎチャネルＭＯＳトランジスタ１とｐチャネルＭＯＳトランジスタ２とで構成されている。ｎチャネルＭＯＳトランジスタ１は、共通のゲート電極３をはさみ、ソース領域４とドレイン領域５を有している。ｐチャネルＭＯＳトランジスタ２は、ゲート電極３をはさみ、ソース領域６とドレイン領域７を有している。
【０００３】
また、このＣＭＯＳ集積回路は、図８に示すように、半導体基板１１内にｎチャネルＭＯＳトランジスタ１の領域となるＰウエル１２と、ｐチャネルＭＯＳトランジスタ２の領域となるＮウエル１３とがそれぞれ形成され、素子の形成されない部分に素子分離膜１４が形成されている。
【０００４】
半導体基板１１の表面にはゲート酸化膜１５を介して多結晶シリコン層１６ａ、１６ｂが形成されている。Ｐウエル１２上の多結晶シリコン層１６ａにはＮ型不純物（例えばヒ素）がイオン注入され、Ｎウエル１３上の多結晶シリコン層１６ｂにはＰ型不純物（例えばボロン）がイオン注入されている。この多結晶シリコン層１６ａ、１６ｂ上には、多結晶シリコン層１６ａと多結晶シリコン層１６ｂとを電気的に短絡し、かつゲート抵抗を下げるために、タングステンシリサイド膜１７が形成され、これらを含んでゲート電極３が構成されている。
【０００５】
【発明が解決しようとする課題】
このような構成からなるＣＭＯＳ集積回路では、異なる不純物を含む多結晶シリコン層１６ａ、１６ｂおよびタングステンシリサイド膜１７などからゲート電極３が構成されている。このため、ゲート電極３の形成後の酸化や拡散工程において、タングステンシリサイド膜１７中を通して、Ｎウエル１３上の多結晶シリコン層１６ｂ内に注入された不純物と、Ｐウエル１２上の多結晶シリコン層１６ａ内に注入された不純物とが相互に拡散しあう。
【０００６】
この結果、Ｎウエル１３上の多結晶シリコン層１６ｂの一部がＮ型に、Ｐウエル１２上の多結晶シリコン層１６ａの一部がＰ型に変化してしまい、トランジスタのしきい値電圧が変動してしまうという不都合があった。
このような不都合を解消するために、多結晶シリコン層１６ａ、１６ｂとタングステンシリサイド膜１７の間に、上記の不純物の相互拡散を防止するためのバリアとして薄い酸化膜を介在することが知られている。
【０００７】
しかし、その酸化膜は、大きな抵抗成分になり、高速のスイッチング素子には不利であるという新たな不都合がある。
本発明の目的は、上述の点に鑑み、トランジスタのしきい値電圧の変動を防止して信頼性の向上が図れる上に、高速動作が可能な半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は、シリコン基板に第１導電型領域と第２導電型領域を形成する工程と、前記第１導電型領域上と第２導電型領域上にそれぞれゲート酸化膜を形成する工程と、このゲート酸化膜上に多結晶シリコン層を形成する工程と、この多結晶シリコン層の表面を熱酸化する工程と、この熱酸化によって形成された酸化膜を除去する工程と、この酸化膜が除去された多結晶シリコン層上に、シリコン酸化膜からなるバリア層を形成する工程と、前記第１導電型領域上の多結晶シリコン層と前記第２導電型領域上の多結晶シリコン層とに対して、逆の導電型からなる不純物をそれぞれ導入する工程と、前記バリア層上に高融点金属シリサイド層を形成する工程と、この高融点金属シリサイド層、前記バリア層、および前記多結晶シリコン層を選択的に除去してゲート電極を形成する工程と、からなることを特徴とするものである。
【００１０】
請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記多結晶シリコン層の表面に熱酸化して形成する酸化膜の膜厚は３００Å〜８００Åであり、前記バリア層の層厚は２０Å〜５０Åであることを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
図１は、本発明の半導体装置の実施形態をＣＭＯＳ集積回路に適用した場合の一例を示す上面図である。図２は、図１のＡ−Ａ線の断面図である。図３は、図１のＢ−Ｂ線の断面図である。
【００１２】
この実施形態のＣＭＯＳ集積回路は、図１に示すように、ｎチャネルＭＯＳトランジスタ２１とｐチャネルＭＯＳトランジスタ２２とで構成されている。ｎチャネルＭＯＳトランジスタ２１は、共通のゲート電極２３をはさみ、ソース領域２４とドレイン領域２５を有している。ｐチャネルＭＯＳトランジスタ２４は、ゲート電極２３をはさみ、ソース領域２６とドレイン領域２７を有している。
【００１３】
また、このＣＭＯＳ集積回路は、図２に示すように、半導体基板３１内にｎチャネルＭＯＳトランジスタ２１の領域となるＰウエル３２と、ｐチャネルＭＯＳトランジスタ２２の領域となるＮウエル３３とがそれぞれ形成され、素子の形成されない部分には素子分離膜３４が形成されている。
【００１４】
半導体基板３１の表面にはゲート酸化膜３５を介して多結晶シリコン層３６ａ、３６ｂが形成されるとともに、この多結晶シリコン層３６ａ、３６ｂの表面には凹凸が形成されている。そして、Ｐウエル３２上の多結晶シリコン層３６ａにはＮ型不純物（例えばヒ素）がイオン注入され、Ｎウエル３３上の多結晶シリコン層３６ｂにはＰ型不純物（例えばボロン）がイオン注入されている。
【００１５】
多結晶シリコン層３６ａ、３６ｂの表面には、不純物の拡散を防止する酸化シリコンからなるバリア層３７が形成されている。さらに詳しくは、バリア層３７は、多結晶シリコン層３６ａ、３６ｂの表面を熱酸化した際に多結晶シリコンの粒状成長により形成された凹凸上に形成されている。そして、このバリア層３７上には、タングステンシリサイド層などからなる高融点金属シリサイド層３８が形成されている。
【００１６】
以上説明したように、この実施形態にかかるＣＭＯＳ集積回路では、多結晶シリコン層３６ａ、３６ｂと高融点金属シリサイド層３８との間に、バリア層３７を設けるようにした。このため、製造工程において、多結晶シリコン層３６ａ、３６ｂ内の不純物が相互に拡散するのを防止できるので、トランジスタのしきい値電圧の変動を防止でき、もってトランジスタが正常に動作してその信頼性の向上が図れる。
【００１７】
また、この実施形態にかかるＣＭＯＳ集積回路では、多結晶シリコン層３６ａ、３６ｂの表面に凹凸を形成させ、この凹凸のある表面にバリア層３７を設けるようにした。この結果、その凹凸のコーナー部は電荷が集中しやすいという性質から電界が強くなり、トンネル電流が起こり易くなって十分に電流が流れるので、バリア層３７の電気的な抵抗成分を小さくでき、トランジスタの高速化が図れる。
【００１８】
次に、このように構成される実施形態にかかるＣＭＯＳ集積回路の製造方法の一例について、図４〜図６を参照して説明する。
まず、図４（Ａ）に示すように、半導体基板３１にｐチャンネルＭＯＳトランジスタの領域となるＮ型不純物が添加されたＮウエル３３とｎチャネルＭＯＳトランジスタの領域となるＰ型不純物が添加されたＰウエル３２とをそれぞれ形成させる。
【００１９】
次いで、図４（Ａ）に示すように、所定の場所に素子分離領域３４を形成させ、素子分離領域３４に囲まれた半導体基板３１の表面に膜厚が１００Å程度からなるゲート酸化膜３５を形成させる。続いて、ゲート電極を構成するために、層厚が２０００Å程度からなる多結晶シリコン層３６を全面に形成させる。この多結晶シリコン層３６の形成は、例えば温度５７０℃というように低温の雰囲気下で行い、後述の粒状成長による酸化膜４１ができやすいようにする。
【００２０】
次に、図４（Ｂ）に示すように、多結晶シリコン層３６の表面に熱酸化により酸化シリコンからなる酸化膜４１を形成させるが、この酸化膜４１は、多結晶シリコンの粒状成長からなるものである。また、この酸化膜４１の形成は、９００℃の雰囲気下でウエット酸化により行い、その膜厚は３００Å〜８００Åとする。この酸化膜４１をウエット酸化により形成する際には、例えば、水素が６で酸素が４の割合からなる気体（ガス）を、１秒あたり１リットル流すことにより行う。
【００２１】
ここで、酸化膜４１の膜厚を３００Å〜８００Åの範囲とするのは、その膜厚が３００Å以下では粒状成長する多結晶シリコンの粒径が小さすぎ、膜厚が８００Å以上ではその粒径が飽和して大きなものが得られないからである。
次に、多結晶シリコン層３６上の酸化膜４１をフッ化水素酸（ＨＦ）により除去すると、図４（Ｃ）に示すように、多結晶シリコン層３６の表面には凹凸が形成された状態となる。
【００２２】
次いで、図４（Ｄ）に示すように、酸化膜４１が除去された多結晶シリコン層３６の表面に、不純物の拡散を防止するためにシリコン酸化膜からなるバリア層３７を形成する。このバリア層３７の形成は、７００℃の雰囲気下で酸素のみの酸化により行い、そのバリア層３７の厚さは２０Å〜５０Å程度とする。
【００２３】
ここで、バリア層３７の厚さを２０Å〜５０Å程度とするのは、以下の理由による。すなわち、バリア層３７の厚さは、製造工程において多結晶シリコン層３６ａ、３６ｂ内に注入された不純物の相互拡散が許容できる許容値と、バリア層３７の電気的な抵抗成分の上限値（トランジスタの動作速度の下限値）との兼ね合いから決まるものであり、これらを考慮すると、上記の範囲が好ましいといえるからである。
【００２４】
引き続き、図５（Ｅ）に示すように、ｎチャネルＭＯＳトランジスタの領域となるＰウエル３２上の多結晶シリコン層３６にレジストパターン４２を形成させ、ｐチャネルＭＯＳトランジスタの領域となるＮウエル３３上の多結晶シリコン層３６ｂに、Ｐ型の不純物として例えばボロン（Ｂ）のイオン注入を行う。このイオンの注入は、イオンに３５ｋｅＶ程度の加速エネルギーを与えることにより行い、イオンの注入量は１０¹⁵個／ｃｍ²程度とする。
【００２５】
次に、図５（Ｆ）に示すように、レジスタパターン４２を剥離したのち、ｐチャネルＭＯＳトランジスタの領域となるＮウエル３３上の多結晶シリコン層３６ｂにレジストパターン４３を形成させ、ｎチャネルＮＭＯＳトランジスタの領域となるＰウエル３２の上の多結晶シリコン層３６ａに、Ｎ型の不純物として例えばヒ素（Ａｓ）やリン（Ｐ）のイオン注入を行う。このイオンの注入は、イオンに３５ｋｅＶ程度の加速エネルギーを与えることにより行い、イオンの注入量は１０¹⁵個／ｃｍ²程度とする。
【００２６】
次に、図５（Ｇ）に示すように、レジストパターン４３を剥離したのち、全面に高融点金属シリサイド層３８を形成する。この高融点金属シリサイド層３８は例えばタングステンシリサイド層からなり、スパッタにより形成させる。
引き続き、図５（Ｈ）に示すように、レジストパターン４４を形成し、これをマスクに、ゲート酸化膜３５、多結晶シリコン層３６ａ、３６ｂ、バリア層３７、高融点金属シリサイド層３８のエッチングを行い、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲート電極を同時に形成する。これにより、図１および図３に示すようなゲート電極２３が形成される。
【００２７】
その後、ｐチャネルＭＯＳトランジスタ２２の領域となるＮウエル３３上に、ゲート電極２３をマスクにＮ型不純物を注入してソース領域と、ドレイン領域とを形成する。同様に、ｎチャネルＭＯＳトランジスタの領域となるＰウエル３２上に、ゲート電極２３をマスクにＰ型不純物を注入してソース領域とドレイン領域とを形成する。
【００２８】
以上説明したように、この実施形態にかかる製造方法により製造されるＣＭＯＳ集積回路は、多結晶シリコン層３６ａ、３６ｂと高融点金属シリサイド層３８との間に、酸化シリコンからなるバリア層３７を設けるようにした。このため、多結晶シリコン層３６ａ、３６ｂに不純物を導入後の製造工程において、多結晶シリコン層３６ａと多結晶シリコン３６ｂ内の互いに異なる不純物が相互に拡散するのを防止できるので、トランジスタのしきい値電圧の変動を防止でき、もってトランジスタが正常に動作してその信頼性の向上が図れる。
【００２９】
また、図６に示すように、多結晶シリコン層３６ａ、３６ｂの表面を粒状に形成することにより凹凸を形成させ、この凹凸面上に酸化シリコンからなるバリア層３７を形成するようにした。この結果、その凹凸のコーナー部は電荷が集中しやすいという性質から電界が強くなり、トンネル電流が起こり易くなって十分に電流が流れるので、バリア層３７の電気的な抵抗成分を小さくでき、トランジスタの高速化が図れる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、従来のような製造工程で発生する不純物の相互拡散によるトランジスタのしきい値電圧の変動を防止して信頼性の向上が図れる上に、バリア層の電気的な抵抗成分の軽減により高速動作が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態のＣＭＯＳ集積回路の構成の一例を示す平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】本発明の実施形態のＣＭＯＳ集積回路の製造工程を示す断面図である。
【図５】同じくその製造工程の続きの工程を示す断面図である。
【図６】多結晶シリコン層とバリア層との界面の状態を示す拡大断面図である。
【図７】従来技術の平面図である。
【図８】図７のＣ−Ｃ線の断面図である。
【符号の説明】
２１ｎチャネルＭＯＳトランジスタ
２２ｐチャネルＭＯＳトランジスタ
２３ゲート電極
２４、２６ソース領域
２５、２７ドレイン領域
３１半導体基板
３２Ｐウエル
３３Ｎウエル
３５ゲート酸化膜
３６ａ、３６ｂ多結晶シリコン層
３７バリア層
３８高融点金属シリサイド層

Claims

シリコン基板に第１導電型領域と第２導電型領域を形成する工程と、
前記第１導電型領域上と第２導電型領域上にそれぞれゲート酸化膜を形成する工程と、
このゲート酸化膜上に多結晶シリコン層を形成する工程と、
この多結晶シリコン層の表面を熱酸化する工程と、
この熱酸化によって形成された酸化膜を除去する工程と、
この酸化膜が除去された多結晶シリコン層上に、シリコン酸化膜からなるバリア層を形成する工程と、
前記第１導電型領域上の多結晶シリコン層と前記第２導電型領域上の多結晶シリコン層とに対して、逆の導電型からなる不純物をそれぞれ導入する工程と、
前記バリア層上に高融点金属シリサイド層を形成する工程と、
この高融点金属シリサイド層、前記バリア層、および前記多結晶シリコン層を選択的に除去してゲート電極を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
前記多結晶シリコン層の表面に熱酸化して形成する酸化膜の膜厚は３００Å〜８００Åであり、前記バリア層の層厚は２０Å〜５０Åであることを特徴とする請求項１に記載の半導体装置の製造方法。