JPS63281456A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPS63281456A JPS63281456A JP62116089A JP11608987A JPS63281456A JP S63281456 A JPS63281456 A JP S63281456A JP 62116089 A JP62116089 A JP 62116089A JP 11608987 A JP11608987 A JP 11608987A JP S63281456 A JPS63281456 A JP S63281456A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置及びその製造方法に関し
、特に、バイポーラトランジスタとＭＩＳＦＥＴとを有
する半導体集積回路装置（バイポーラ−ＣＭＯ８ＬＳＩ
）に適用して有効な技術に関するものである。
、特に、バイポーラトランジスタとＭＩＳＦＥＴとを有
する半導体集積回路装置（バイポーラ−ＣＭＯ８ＬＳＩ
）に適用して有効な技術に関するものである。
従来、バイポーラトランジスタと相補型ＭＩＳＦＥＴと
を同一基板上に形成したバイポーラ−０ＭＯ８ＬＳＩを
製造する場合には、製造工程が複雑となるのを避けるた
め、バイポーラトランジスタはＣＭＯ８技術を利用する
ことによりできるだけ簡単な工程で形成されている。
を同一基板上に形成したバイポーラ−０ＭＯ８ＬＳＩを
製造する場合には、製造工程が複雑となるのを避けるた
め、バイポーラトランジスタはＣＭＯ８技術を利用する
ことによりできるだけ簡単な工程で形成されている。
このバイポーラ−０ＭＯ８ＬＳＩについては、例えばア
イ・イー・ディー・エム、 １９８５年、テクニカル
ダイジェスト 第４２３頁から第４２６頁（ＩＥＤＭ
１９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、
４２３−４２６）において論じられている。このバイポ
ーラ−０ＭＯ８ＬＳＩの製造方法は次のとおりである。
イ・イー・ディー・エム、 １９８５年、テクニカル
ダイジェスト 第４２３頁から第４２６頁（ＩＥＤＭ
１９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、
４２３−４２６）において論じられている。このバイポ
ーラ−０ＭＯ８ＬＳＩの製造方法は次のとおりである。
すなわち、ｐ−型半導体基板中にｎ゛型埋込み層及びＰ
“型埋め込み層を形成した後、この半導体基板上にエピ
タキシャル層を形成する。次に、このエピタキシャル層
中に前記ｎ゛型及びｐ゛型の埋め込み層に対応してそれ
ぞれｎウェル及びｐウェルを形成する。次に、このエピ
タキシャル層の表面にフィールド絶縁膜を選択的に形成
した後、このフィールド絶縁膜で囲まれた活性領域表面
に絶縁膜を形成する。
“型埋め込み層を形成した後、この半導体基板上にエピ
タキシャル層を形成する。次に、このエピタキシャル層
中に前記ｎ゛型及びｐ゛型の埋め込み層に対応してそれ
ぞれｎウェル及びｐウェルを形成する。次に、このエピ
タキシャル層の表面にフィールド絶縁膜を選択的に形成
した後、このフィールド絶縁膜で囲まれた活性領域表面
に絶縁膜を形成する。
次に、一層目の多結晶シリコン膜によりＭＩＳＦＥＴの
ゲート電極を形成した後、バイポーラトランジスタのベ
ース領域をイオン打ち込みにより形成する。次に、ｎチ
ャネル及びｐチャネルＭＩＳＦＥＴのソース領域及びド
レイン領域をイオン打ち込みにより形成する。これらの
ｎチャネル及びｐチャネルＭＩＳＦＥＴは、ホットエレ
クトロンによる特性変動を防止するために１通常、いわ
ゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造にする。従って、これらのソース領域及び
ドレイン領域は、まず前記ゲート電極をマスクとして低
不純物濃度のイオン打ち込みを行った後、このゲート電
極の側面に絶縁物から成る側壁を形成し、その後この側
壁をマスクとして高不純物濃度のイオン打ち込みを行う
ことにより形成する。前記ｐチャネルＭＩ ５ＦＥＴの
ソース領域及びドレイン領域の形成のためのイオン打ち
込みの際には、所定のマスクを用いてバイポーラトラン
ジスタの外部ベース領域も形成する。
ゲート電極を形成した後、バイポーラトランジスタのベ
ース領域をイオン打ち込みにより形成する。次に、ｎチ
ャネル及びｐチャネルＭＩＳＦＥＴのソース領域及びド
レイン領域をイオン打ち込みにより形成する。これらの
ｎチャネル及びｐチャネルＭＩＳＦＥＴは、ホットエレ
クトロンによる特性変動を防止するために１通常、いわ
ゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造にする。従って、これらのソース領域及び
ドレイン領域は、まず前記ゲート電極をマスクとして低
不純物濃度のイオン打ち込みを行った後、このゲート電
極の側面に絶縁物から成る側壁を形成し、その後この側
壁をマスクとして高不純物濃度のイオン打ち込みを行う
ことにより形成する。前記ｐチャネルＭＩ ５ＦＥＴの
ソース領域及びドレイン領域の形成のためのイオン打ち
込みの際には、所定のマスクを用いてバイポーラトラン
ジスタの外部ベース領域も形成する。
次に、活性領域上に形成された前記絶縁膜の一７一
部をエツチングにより除去した後、全面に二層目の多結
晶シリコン膜を形成する。次に、この多結晶シリコン膜
に例えばヒ素をドープした後、この多結晶シリコン膜を
パターンニングして、形成すべきエミッタ領域に対応す
る部分のみを残す。次に、この状態でアニールを行うこ
とにより、前記多結晶シリコン膜中のヒ素をエピタキシ
ャル層中に拡散させて、前記ベース領域中にエミッタ領
域を形成する。このエミッタ領域上の多結晶シリコン膜
はそのまま残されてエミッタ電極として用いられる。次
に、全面にパッシベーション用の絶縁膜を形成し、この
絶縁膜にコンタクトホールを形成した後、全面にアルミ
ニウム膜を形成する。次に、このアルミニウム膜をパタ
ーンニングして、バイポーラトランジスタのエミッタ、
ベース及びコレクタ用のアルミニウム電極並びにＭＩＳ
ＦＥＴのソース領域及びドレイン領域用のアルミニウム
電極を形成する。
晶シリコン膜を形成する。次に、この多結晶シリコン膜
に例えばヒ素をドープした後、この多結晶シリコン膜を
パターンニングして、形成すべきエミッタ領域に対応す
る部分のみを残す。次に、この状態でアニールを行うこ
とにより、前記多結晶シリコン膜中のヒ素をエピタキシ
ャル層中に拡散させて、前記ベース領域中にエミッタ領
域を形成する。このエミッタ領域上の多結晶シリコン膜
はそのまま残されてエミッタ電極として用いられる。次
に、全面にパッシベーション用の絶縁膜を形成し、この
絶縁膜にコンタクトホールを形成した後、全面にアルミ
ニウム膜を形成する。次に、このアルミニウム膜をパタ
ーンニングして、バイポーラトランジスタのエミッタ、
ベース及びコレクタ用のアルミニウム電極並びにＭＩＳ
ＦＥＴのソース領域及びドレイン領域用のアルミニウム
電極を形成する。
前記バイポーラ−０ＭＯ８ＬＳＩにおいてバイポーラト
ランジスタを高速化するためには、エミッタ領域及びベ
ース領域の接合深さを浅くする必要がある。ところが、
ベース領域の接合深さを浅くするとベース抵抗が大きく
なってしまうという問題がある。これは、内部ベース領
域の層抵抗が大きくなること、エミッタ領域と外部ベー
ス領域との距離はマスク合わせ余裕をとる必要があるた
めに狭くすることができないこと等による。
ランジスタを高速化するためには、エミッタ領域及びベ
ース領域の接合深さを浅くする必要がある。ところが、
ベース領域の接合深さを浅くするとベース抵抗が大きく
なってしまうという問題がある。これは、内部ベース領
域の層抵抗が大きくなること、エミッタ領域と外部ベー
ス領域との距離はマスク合わせ余裕をとる必要があるた
めに狭くすることができないこと等による。
一方、例えばアイ・イー・ディー・エム、 １９８５年
、テクニカル ダイジェスト 第３４頁から第３７頁（
ＩＥＤＭ １９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｐｐ、３４−３７）において論じられているように
、超高速バイポーラＬＳＩの分野では、上述の問題を解
決するために、自己整合技術を用いることにより前記バ
イポーラトランジスタの高速化が図られている。この自
己整合技術を用いたバイポーラトランジスタにおいては
、ｐ１型の多結晶シリコン膜から成るベース引き出し電
極がこのベース引き出し電極からのｐ型不純物の拡散に
より形成された外部ベース領域に接続されている。前記
ベース引き出し電極の側面及び上面には絶縁膜が形成さ
れ、この絶縁膜を介して、ｎ・型多結晶シリコン膜から
成る多結晶シリコンエミッタ電極が形成されている。エ
ミッタ領域は、この多結晶シリコンエミッタ電極からの
ｎ型不純物の拡散により形成されている。この場合、前
記ベース引き出し電極と前記多結晶シリコンエミッタ電
極とは前記絶縁膜により自己整合的に分離された構造と
なっているため、エミッタ領域と外部ベース領域との距
離を十分に狭くすることができ、これによってベース抵
抗の低減を図ることができる。
、テクニカル ダイジェスト 第３４頁から第３７頁（
ＩＥＤＭ １９８５．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ ｐｐ、３４−３７）において論じられているように
、超高速バイポーラＬＳＩの分野では、上述の問題を解
決するために、自己整合技術を用いることにより前記バ
イポーラトランジスタの高速化が図られている。この自
己整合技術を用いたバイポーラトランジスタにおいては
、ｐ１型の多結晶シリコン膜から成るベース引き出し電
極がこのベース引き出し電極からのｐ型不純物の拡散に
より形成された外部ベース領域に接続されている。前記
ベース引き出し電極の側面及び上面には絶縁膜が形成さ
れ、この絶縁膜を介して、ｎ・型多結晶シリコン膜から
成る多結晶シリコンエミッタ電極が形成されている。エ
ミッタ領域は、この多結晶シリコンエミッタ電極からの
ｎ型不純物の拡散により形成されている。この場合、前
記ベース引き出し電極と前記多結晶シリコンエミッタ電
極とは前記絶縁膜により自己整合的に分離された構造と
なっているため、エミッタ領域と外部ベース領域との距
離を十分に狭くすることができ、これによってベース抵
抗の低減を図ることができる。
しかしながら、上述の従来のバイポーラ−ＣＭＯ８ＬＳ
Ｉは製造工程が複雑であるという問題がある。また、上
述の自己整合技術によるバイポーラトランジスタをＣＭ
Ｏ８とともに同一基板上に形成する場合、それらの製造
プロセスを単純に組み合わせただけでは製造工程数が著
しく増加してしまうという問題があった。
Ｉは製造工程が複雑であるという問題がある。また、上
述の自己整合技術によるバイポーラトランジスタをＣＭ
Ｏ８とともに同一基板上に形成する場合、それらの製造
プロセスを単純に組み合わせただけでは製造工程数が著
しく増加してしまうという問題があった。
本発明の目的は、バイポーラトランジスタとＭＩＳＦＥ
Ｔとを有する半導体集積回路装置の製造工程の簡略化を
図ることができる技術を提供することにある。
Ｔとを有する半導体集積回路装置の製造工程の簡略化を
図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１の発明においては、バイポーラトランジ
スタのベース引き出し電極とＭＩ Ｓ ＦＥＴのゲート
電極とが同一の製造工程で形成された同一の導体膜によ
り構成されている。
スタのベース引き出し電極とＭＩ Ｓ ＦＥＴのゲート
電極とが同一の製造工程で形成された同一の導体膜によ
り構成されている。
また、第２の発明においては、導体膜を全面に形成する
工程と、前記導体膜をパターンニングすることによりバ
イポーラトランジスタのベース引き出し電極とＭＩ ５
ＦＥＴのゲート電極とを同時に形成する工程とを具備し
ている。
工程と、前記導体膜をパターンニングすることによりバ
イポーラトランジスタのベース引き出し電極とＭＩ ５
ＦＥＴのゲート電極とを同時に形成する工程とを具備し
ている。
第１の発明における上記した手段によれば、ベ−ス引き
出し電極とゲート電極とが同一の製造工程で形成された
導体膜により構成されていることから、この分だけ製造
工程が減少し、このため半導体集積回路装置の製造工程
の簡略化を図ることができる。
出し電極とゲート電極とが同一の製造工程で形成された
導体膜により構成されていることから、この分だけ製造
工程が減少し、このため半導体集積回路装置の製造工程
の簡略化を図ることができる。
また、第２の発明における上記した手段によれば、同一
の製造工程で形成された導体膜をパターンニングするこ
とによりベース引き出し電極とゲート電極とを同時に形
成しているので、半導体集積回路装置を簡単な製造工程
で製造することができる。
の製造工程で形成された導体膜をパターンニングするこ
とによりベース引き出し電極とゲート電極とを同時に形
成しているので、半導体集積回路装置を簡単な製造工程
で製造することができる。
以下、本発明の実施例を図面を用いて具体的に説明する
。
。
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
実施例■
第１図は、本発明の実施例■によるバイポーラ−ＣＭＯ
８ＬＳＩを示す平面図であり、第２図は、第１図のＸ−
Ｘ線に沿っての断面図である。
８ＬＳＩを示す平面図であり、第２図は、第１図のＸ−
Ｘ線に沿っての断面図である。
第１図及び第２図に示すように、実施例■によるバイポ
ーラ−ＣＭＯ８ＬＳＩにおいては、例えばｐ−型シリコ
ン基板のような半導体基板１中に例えばｎ゛型の埋め込
み層２ａ、２ｂ及び例えばｐ＋型の埋め込み層３ａ、３
ｂが設けられている。これらの埋め込みＭ２ａ、２ｂの
最大不純物濃度は例えばＩ Ｘ １０１ｇ／ａ＆であり
、埋め込み層３ａ、３ｂの最大不純物濃度は例えばＩ
Ｘ １０１７／ｄである。また、前記半導体基板１上に
は例えばシリコン層のようなエピタキシャル層４が設け
られている。なお、このエピタキシャル層４を成長する
前の半導体基板１の表面を第２図における一点鎖線で示
す。このエピタキシャル層４中には、例えばｎウェル５
ａ、５ｂ及びｐウェル６ａ、（３ｂがそれぞれ前記埋め
込み層２ａ、２ｂ及び埋め込み層３ａ、３ｂに対応して
設けられている。これらのｎウェル５ａ、５ｂの平均不
純物濃度及び深さはそれぞれ例えばＩ Ｘ １０”／ｃ
ｄ及び１．０μｍであり、ｐウェル６ａ、６ｂの平均不
純物濃度及び深さも同様にそれぞれ例えばＩ Ｘ １０
１６／ａ＆及び１．０μｍである。
ーラ−ＣＭＯ８ＬＳＩにおいては、例えばｐ−型シリコ
ン基板のような半導体基板１中に例えばｎ゛型の埋め込
み層２ａ、２ｂ及び例えばｐ＋型の埋め込み層３ａ、３
ｂが設けられている。これらの埋め込みＭ２ａ、２ｂの
最大不純物濃度は例えばＩ Ｘ １０１ｇ／ａ＆であり
、埋め込み層３ａ、３ｂの最大不純物濃度は例えばＩ
Ｘ １０１７／ｄである。また、前記半導体基板１上に
は例えばシリコン層のようなエピタキシャル層４が設け
られている。なお、このエピタキシャル層４を成長する
前の半導体基板１の表面を第２図における一点鎖線で示
す。このエピタキシャル層４中には、例えばｎウェル５
ａ、５ｂ及びｐウェル６ａ、（３ｂがそれぞれ前記埋め
込み層２ａ、２ｂ及び埋め込み層３ａ、３ｂに対応して
設けられている。これらのｎウェル５ａ、５ｂの平均不
純物濃度及び深さはそれぞれ例えばＩ Ｘ １０”／ｃ
ｄ及び１．０μｍであり、ｐウェル６ａ、６ｂの平均不
純物濃度及び深さも同様にそれぞれ例えばＩ Ｘ １０
１６／ａ＆及び１．０μｍである。
前記エピタキシャル層４の表面には例えば膜厚０．５μ
ｍのＳｉＣ２膜のようなフィールド絶縁膜７が選択的に
設けられ、これにより素子分離が行われている。このフ
ィールド絶縁膜７で囲まれた部分における前記ｎウェル
５ａの表面には、このフィールド絶縁膜７上に延在する
ベース引き出し電極８が設けられてい°る。このベース
引き出し電極８は、例えば膜厚０．１μｍのｐ１型の多
結晶シリコン膜９と、その上に設けられた高融点金属シ
リサイド膜１０とから成る。この高融点金属シリサイド
膜１０としては、タングステンシリサイド（ＷＳｉｚ）
膜、モリブデンシリサイド（ＭｏＳｉ２）膜、タンタル
シリサイド（ＴａＳｉ２）膜、チタンシリサイド（Ｔｉ
Ｓｉ２）膜、白金シリサイド（ＰｔＳｉ、）膜等を用い
ることができる。この高融点金属シリサイド膜１０とし
て例えば膜厚０．１５μｍのＷＳｉ２膜を用いた場合、
その層抵抗は約５Ω／口と極めて低い。
ｍのＳｉＣ２膜のようなフィールド絶縁膜７が選択的に
設けられ、これにより素子分離が行われている。このフ
ィールド絶縁膜７で囲まれた部分における前記ｎウェル
５ａの表面には、このフィールド絶縁膜７上に延在する
ベース引き出し電極８が設けられてい°る。このベース
引き出し電極８は、例えば膜厚０．１μｍのｐ１型の多
結晶シリコン膜９と、その上に設けられた高融点金属シ
リサイド膜１０とから成る。この高融点金属シリサイド
膜１０としては、タングステンシリサイド（ＷＳｉｚ）
膜、モリブデンシリサイド（ＭｏＳｉ２）膜、タンタル
シリサイド（ＴａＳｉ２）膜、チタンシリサイド（Ｔｉ
Ｓｉ２）膜、白金シリサイド（ＰｔＳｉ、）膜等を用い
ることができる。この高融点金属シリサイド膜１０とし
て例えば膜厚０．１５μｍのＷＳｉ２膜を用いた場合、
その層抵抗は約５Ω／口と極めて低い。
前記ベース引き出し電極８は、前記ｐ゛型多結晶シリコ
ン膜９からのｐ型不純物の拡散により前記ｎウェル５ａ
中に形成された例えばｐ◆型の外部ベース領域１１に接
続されている。この外部ベース領域１１の深さは例えば
０．４μｍである。前記ベース引き出し電極８の側面に
は例えばＳｉＯ２のような絶縁物から成る側壁１２（ス
ペーサ）が設けられ、またその上には例えばＳｉＯ□膜
のような絶縁膜１３が設けられている。この側壁１２の
幅は例えば０゜３μｍである。
ン膜９からのｐ型不純物の拡散により前記ｎウェル５ａ
中に形成された例えばｐ◆型の外部ベース領域１１に接
続されている。この外部ベース領域１１の深さは例えば
０．４μｍである。前記ベース引き出し電極８の側面に
は例えばＳｉＯ２のような絶縁物から成る側壁１２（ス
ペーサ）が設けられ、またその上には例えばＳｉＯ□膜
のような絶縁膜１３が設けられている。この側壁１２の
幅は例えば０゜３μｍである。
また、前Ｈｎウェル５ａ中には、前記ベース引き出し電
極８に対して自己整合的に、しかも前記外部ベース領域
１１と接続された状態で例えばｐ型の内部ベース領域１
４が設けられている。この内部ベース領域１４の深さは
例えば０．３μｍであり、層抵抗は例えば約９００Ω／
口である。符号１５は例えばｎ・型の多結晶シリコン膜
から成る多結晶シリコンエミッタ電極である。この多結
晶シリコンエミッタ電極１５により、その上にアルミニ
ウム電極を設けた場合のアロイスパイクを防止すること
ができるので、電極の信頼性の向上を図ることが＝１５
− できる。前記内部ベース領域１４中には、この多結晶シ
リコンエミッタ電極１５を構成するｎ１型多結晶シリコ
ン膜からのｎ型不純物の拡散により形成された例えばｎ
・型のエミッタ領域１６が前記側壁１２に対して自己整
合的に設けられている。このエミッタ領域１６の深さは
例えば０．２μｍである。これらのエミッタ領域１６、
内部ベース領域１４及びこの内部ベース領域１４の下方
のｎウェル５ａから成るコレクタ領域により、ｎｐｎ型
バイポーラトランジスタＱ工が構成されている。また、
符号１７は前記埋め込み層２ａと接続されている例えば
ｎ・型のコレクタ取り出し領域である。
極８に対して自己整合的に、しかも前記外部ベース領域
１１と接続された状態で例えばｐ型の内部ベース領域１
４が設けられている。この内部ベース領域１４の深さは
例えば０．３μｍであり、層抵抗は例えば約９００Ω／
口である。符号１５は例えばｎ・型の多結晶シリコン膜
から成る多結晶シリコンエミッタ電極である。この多結
晶シリコンエミッタ電極１５により、その上にアルミニ
ウム電極を設けた場合のアロイスパイクを防止すること
ができるので、電極の信頼性の向上を図ることが＝１５
− できる。前記内部ベース領域１４中には、この多結晶シ
リコンエミッタ電極１５を構成するｎ１型多結晶シリコ
ン膜からのｎ型不純物の拡散により形成された例えばｎ
・型のエミッタ領域１６が前記側壁１２に対して自己整
合的に設けられている。このエミッタ領域１６の深さは
例えば０．２μｍである。これらのエミッタ領域１６、
内部ベース領域１４及びこの内部ベース領域１４の下方
のｎウェル５ａから成るコレクタ領域により、ｎｐｎ型
バイポーラトランジスタＱ工が構成されている。また、
符号１７は前記埋め込み層２ａと接続されている例えば
ｎ・型のコレクタ取り出し領域である。
上述のことかられかるように、本実施例によれば、エミ
ッタ領域１６の周辺が側壁１２の幅よりも小さい間隔で
外部ベース領域１１により取り囲まれた構造となってお
り、しかもベース引き出し電極８の層抵抗が極めて低い
ので、ベース抵抗を極めて低くすることができる。例え
ば、前記エミッタ領域１６の大きさがＩＸ５μｍ２であ
る場合、既述の従来のバイポーラ−ＣＭＯ８ＬＳＩにお
けるバイポーラトランジスタのベース抵抗は約５００Ω
であるのに対して、本実施例によれば、ベース抵抗を約
１３０Ωと著しく低減することができる。これによって
、前記ｎｐｎ型バイポーラトランジスタＱ□の高速動作
化を図ることができる。また、前記ベース引き出し電極
８は、多結晶シリコン膜９及び高融点金属シリサイド膜
１０を全面に形成した後にこれらをパターンニングする
ことにより後述のゲート電極１９．２０と同時に形成さ
れたものである。これによって、この分だけ製造工程数
が減少するので、製造工程の簡略化を図ることができる
。
ッタ領域１６の周辺が側壁１２の幅よりも小さい間隔で
外部ベース領域１１により取り囲まれた構造となってお
り、しかもベース引き出し電極８の層抵抗が極めて低い
ので、ベース抵抗を極めて低くすることができる。例え
ば、前記エミッタ領域１６の大きさがＩＸ５μｍ２であ
る場合、既述の従来のバイポーラ−ＣＭＯ８ＬＳＩにお
けるバイポーラトランジスタのベース抵抗は約５００Ω
であるのに対して、本実施例によれば、ベース抵抗を約
１３０Ωと著しく低減することができる。これによって
、前記ｎｐｎ型バイポーラトランジスタＱ□の高速動作
化を図ることができる。また、前記ベース引き出し電極
８は、多結晶シリコン膜９及び高融点金属シリサイド膜
１０を全面に形成した後にこれらをパターンニングする
ことにより後述のゲート電極１９．２０と同時に形成さ
れたものである。これによって、この分だけ製造工程数
が減少するので、製造工程の簡略化を図ることができる
。
一方、フィールド絶縁膜７で囲まれた部分における前記
ｎウェル５ｂ及びｐウェル６ｂの表面には、例えば膜厚
２５０人の５ｉｎ２膜のような絶縁膜１８が設けられて
いる。この絶縁膜１８の上には、例えばｎ・型の多結晶
シリコン膜９と、その上に設けられた前記高融点金属シ
リサイド膜１０とから成るゲート電極１９．２０が設け
られている。これらのゲート電極１９．２０は、上述の
ように前記ベース引き出し電極８と同時に形成されたも
のである。なお、これらのゲート電極１９．２０の側面
及び上面にはそれぞれ側壁１２及び絶縁膜１３が設けら
れている。
ｎウェル５ｂ及びｐウェル６ｂの表面には、例えば膜厚
２５０人の５ｉｎ２膜のような絶縁膜１８が設けられて
いる。この絶縁膜１８の上には、例えばｎ・型の多結晶
シリコン膜９と、その上に設けられた前記高融点金属シ
リサイド膜１０とから成るゲート電極１９．２０が設け
られている。これらのゲート電極１９．２０は、上述の
ように前記ベース引き出し電極８と同時に形成されたも
のである。なお、これらのゲート電極１９．２０の側面
及び上面にはそれぞれ側壁１２及び絶縁膜１３が設けら
れている。
前記ｎウェル５ｂ中には、前記ゲート電極１９に対して
自己整合的に例えばｐ゛型のソース領域２１及びドレイ
ン領域２２が設けられている。これらのゲート電極１９
、ソース領域２１及びドレイン領域２２によりｐチャネ
／ＬｚＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ２が構成されて
いる。これらのソース領域２１及びドレイン領域２２の
うちの前記ゲート電極１９の端部の下方の部分には、例
えばｐ−型の低不純物濃度部２１ａ、２２ａが設けられ
ている。すなわち、このｐチャネルＭＯ８ＦＥＴＱ２は
、この低不純物濃度部２２ａによりドレイン領域２２の
近傍の電界を緩和した、いわゆるＬＤＤ構造を有する。
自己整合的に例えばｐ゛型のソース領域２１及びドレイ
ン領域２２が設けられている。これらのゲート電極１９
、ソース領域２１及びドレイン領域２２によりｐチャネ
／ＬｚＭＯ８ＦＥＴ（ＭＩＳＦＥＴ）Ｑ２が構成されて
いる。これらのソース領域２１及びドレイン領域２２の
うちの前記ゲート電極１９の端部の下方の部分には、例
えばｐ−型の低不純物濃度部２１ａ、２２ａが設けられ
ている。すなわち、このｐチャネルＭＯ８ＦＥＴＱ２は
、この低不純物濃度部２２ａによりドレイン領域２２の
近傍の電界を緩和した、いわゆるＬＤＤ構造を有する。
前記ソース領域２１及びドレイン領域２２のうちの高不
純物濃度部の深さ及び平均不純物濃度はそれぞれ例えば
０゜４μｍ及び２ Ｘ １０２０／ｃＪであり、前記低
不純物濃度部２１ａ、２２ａの深さ及び平均不純物濃度
はそれぞれ例えば０．２μｍ及び５ Ｘ １０”／ｃＪ
である。
純物濃度部の深さ及び平均不純物濃度はそれぞれ例えば
０゜４μｍ及び２ Ｘ １０２０／ｃＪであり、前記低
不純物濃度部２１ａ、２２ａの深さ及び平均不純物濃度
はそれぞれ例えば０．２μｍ及び５ Ｘ １０”／ｃＪ
である。
前記ｐウェル６ｂ中には、前記ゲート電極２０に対して
自己整合的に例えばｎ・型のソース領域２３及びドレイ
ン領域２４が設けられている。これらのゲート電極２０
、ソース領域２３及びドレイン領域２４によりｎチャネ
ルＭＯ８ＦＥＴ（ＭＩ ５ＦＥＴ）Ｑ３が構成されてい
る。前記ソース領域２３及びドレイン領域２４のうちの
前記ゲート電極２０の端部の下方の部分には、例えばｎ
−型の低不純物濃度部２３ａ、２４ａが設けられている
。従って、このｎチャネルＭＯ８ＦＥＴＱ３は、前記Ｐ
チャネ／Ｌ７ＭＯ５ＦＥＴＱ２と同様に、この低不純物
濃度部２４ａによりドレイン領域２４の近傍の電界を緩
和したＬＤＤ構造を有する。前記ソース領域２３及びド
レイン領域２４のうちの高不純物濃度部の深さ及び平均
不純物濃度はそれぞれ例えば０．４μｍ及び２ Ｘ １
０”／ＣＩ＋？であり、前記低不純物濃度部２３ａ、２
４Ｈの深さ及び平均不純物濃度はそれぞれ例えば０．２
μｍ及び５Ｘ１０１７／ａ＃である。このｎチャネルＭ
ｏＳＦＥ、ＴＱ３と前記ｐチャネルＭＯ８ＦＥＴＱ。
自己整合的に例えばｎ・型のソース領域２３及びドレイ
ン領域２４が設けられている。これらのゲート電極２０
、ソース領域２３及びドレイン領域２４によりｎチャネ
ルＭＯ８ＦＥＴ（ＭＩ ５ＦＥＴ）Ｑ３が構成されてい
る。前記ソース領域２３及びドレイン領域２４のうちの
前記ゲート電極２０の端部の下方の部分には、例えばｎ
−型の低不純物濃度部２３ａ、２４ａが設けられている
。従って、このｎチャネルＭＯ８ＦＥＴＱ３は、前記Ｐ
チャネ／Ｌ７ＭＯ５ＦＥＴＱ２と同様に、この低不純物
濃度部２４ａによりドレイン領域２４の近傍の電界を緩
和したＬＤＤ構造を有する。前記ソース領域２３及びド
レイン領域２４のうちの高不純物濃度部の深さ及び平均
不純物濃度はそれぞれ例えば０．４μｍ及び２ Ｘ １
０”／ＣＩ＋？であり、前記低不純物濃度部２３ａ、２
４Ｈの深さ及び平均不純物濃度はそれぞれ例えば０．２
μｍ及び５Ｘ１０１７／ａ＃である。このｎチャネルＭ
ｏＳＦＥ、ＴＱ３と前記ｐチャネルＭＯ８ＦＥＴＱ。
＝１９−
とによりＣＭＯ８（相補型ＭＩＳＦＥＴ）が構成されて
いる。なお、これらのｐチャネルＭＯ８ＦＥＴＱ２及び
ｎチャネルＭＯ８ＦＥＴＱ３は必ずしも上述のようにＬ
ＤＤ構造とする必要はない。
いる。なお、これらのｐチャネルＭＯ８ＦＥＴＱ２及び
ｎチャネルＭＯ８ＦＥＴＱ３は必ずしも上述のようにＬ
ＤＤ構造とする必要はない。
また、実際には前記ｎｐｎ型バイポーラトランジスタＱ
、、ｐチャネルＭＯ８ＦＥＴＱ２及びｎチャネルＭＯ８
ＦＥＴＱ、を覆うようにパッシベーション用の絶縁膜が
設けられ、この絶縁膜上に例えばアルミニウム配線が設
けられているが、これらの絶縁膜及びアルミニウム配線
の図示は省略し。
、、ｐチャネルＭＯ８ＦＥＴＱ２及びｎチャネルＭＯ８
ＦＥＴＱ、を覆うようにパッシベーション用の絶縁膜が
設けられ、この絶縁膜上に例えばアルミニウム配線が設
けられているが、これらの絶縁膜及びアルミニウム配線
の図示は省略し。
第１図にコンタクトホールＣ１〜Ｃ７のみ示す。
なお、前記高融点金属シリサイド膜１０の代わりに例え
ばＷやＭｏのような高融点金属膜を用いてもよい。また
、前記ベース引き出し電極８及びゲート電極１９．２０
を高融点金属シリサイド膜１０や高融点金属膜のみによ
り構成してもよい。さらに、前記ＰチャネルＭＯ８ＦＥ
ＴＱ２及びｎチャネルＭｏ５ＦＥＴＱ３のしきい値電圧
の調節のために、前記ゲート電極１９．２０を構成する
ｎ゛型多結晶シリコン膜９の代わりにｐ゛型多結晶シリ
コン膜を用いでもよい。
ばＷやＭｏのような高融点金属膜を用いてもよい。また
、前記ベース引き出し電極８及びゲート電極１９．２０
を高融点金属シリサイド膜１０や高融点金属膜のみによ
り構成してもよい。さらに、前記ＰチャネルＭＯ８ＦＥ
ＴＱ２及びｎチャネルＭｏ５ＦＥＴＱ３のしきい値電圧
の調節のために、前記ゲート電極１９．２０を構成する
ｎ゛型多結晶シリコン膜９の代わりにｐ゛型多結晶シリ
コン膜を用いでもよい。
次に、上述のように構成された実施例■によるバイポー
ラ−ＣＭＯ３ＬＳＩの製造方法の一例について説明する
。
ラ−ＣＭＯ３ＬＳＩの製造方法の一例について説明する
。
第３図に示すように、まずイオン打ち込み、拡散等によ
り半導体基板１中に埋め込み層２ａ、２ｂ、３ａ、３ｂ
を形成した後、この半導体基板１上に例えばエピタキシ
ャル成長によりエピタキシャル層４を形成する。次に、
このエピタキシャル層４中に例えばそれぞれｎ型不純物
及びｐ型不純物をイオン打ち込みすることによりｎウェ
ル５ａ、５ｂ及びｐウェル６ａ、６ｂを形成する。次に
、例えば選択酸化により前記エピタキシャル層４の表面
にフィールド絶縁膜７を形成する。次に、例えばリンの
ようなｎ型不純物のイオン打ち込み、拡散等により前記
ｎウェル５ａ中に例えばリンのようなｎ型不純物を選択
的にイオン打ち込みすることによりコレクタ取り出し領
域１７を形成する。
り半導体基板１中に埋め込み層２ａ、２ｂ、３ａ、３ｂ
を形成した後、この半導体基板１上に例えばエピタキシ
ャル成長によりエピタキシャル層４を形成する。次に、
このエピタキシャル層４中に例えばそれぞれｎ型不純物
及びｐ型不純物をイオン打ち込みすることによりｎウェ
ル５ａ、５ｂ及びｐウェル６ａ、６ｂを形成する。次に
、例えば選択酸化により前記エピタキシャル層４の表面
にフィールド絶縁膜７を形成する。次に、例えばリンの
ようなｎ型不純物のイオン打ち込み、拡散等により前記
ｎウェル５ａ中に例えばリンのようなｎ型不純物を選択
的にイオン打ち込みすることによりコレクタ取り出し領
域１７を形成する。
次に、前記フィールド絶縁膜７で囲まれたｎウェル５ａ
、５ｂ及びｐウェル６ａ、６ｂの表面に例えば熱酸化に
より絶縁膜１８を形成する。次に、前記ｎウェル５ａの
表面に形成された絶縁膜１８のみ選択的にエツチング除
去する。
、５ｂ及びｐウェル６ａ、６ｂの表面に例えば熱酸化に
より絶縁膜１８を形成する。次に、前記ｎウェル５ａの
表面に形成された絶縁膜１８のみ選択的にエツチング除
去する。
次に第４図に示すように、例えばＣＶ Ｄ （Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り全面に多結晶シリコン膜９を形成した後、この多結晶
シリコン膜９のうちの後にベース引き出し電極８となる
部分を除いて例えばヒ素のようなｎ型不純物をあらかじ
めイオン打ち込み等により選択的にドープする。
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り全面に多結晶シリコン膜９を形成した後、この多結晶
シリコン膜９のうちの後にベース引き出し電極８となる
部分を除いて例えばヒ素のようなｎ型不純物をあらかじ
めイオン打ち込み等により選択的にドープする。
次に、例えばＣＶＤ法により全面に高融点金属シリサイ
ド膜１０を形成した後、この高融点金属シリサイド膜１
０の上に所定形状のフォトレジスト膜２５を形成する。
ド膜１０を形成した後、この高融点金属シリサイド膜１
０の上に所定形状のフォトレジスト膜２５を形成する。
次に、このフォトレジスト膜２５をマスクとして前記多
結晶シリコン膜９及び高融点金属シリサイド膜１０中に
例えばホウ素のようなｎ型不純物をイオン打ち込みする
。このイオン打ち込みは、例えば打ち込みエネルギー１
０ｋｅＶ、ドーズ量５ Ｘ １０’″”／ａｌの条件で
行う。この後、前記フォトレジスト膜２５を除去する。
結晶シリコン膜９及び高融点金属シリサイド膜１０中に
例えばホウ素のようなｎ型不純物をイオン打ち込みする
。このイオン打ち込みは、例えば打ち込みエネルギー１
０ｋｅＶ、ドーズ量５ Ｘ １０’″”／ａｌの条件で
行う。この後、前記フォトレジスト膜２５を除去する。
次に第５図に示すように、前記高融点金属シリサイド膜
１０の上に例えばＣＶＤ法により例えば膜厚０．３μｍ
の絶縁膜１３を形成した後、これらの絶縁膜１３、前記
高融点金属シリサイド膜１０及び前記多結晶シリコン膜
９を例えば反応性イオンエツチング（ＲＩＥ）のような
異方性エツチングにより順次パターンニングして、ベー
ス引き出し電極８及びゲート電極１９．２０を形成する
。これによって、これらのベース引き出し電極８及びゲ
ート電極１９．２０を同時に形成することができる。す
なわち、同一の製造工程で形成された同一の導体膜（多
結晶シリコン膜９及び高融点金属シリサイド膜１０）に
より、ベース引き出し電極８及びゲート電極１９．２０
を構成することができる。また、バイポーラトランジス
タとＭＩＳＦＥＴの製造工程において、最重要工程であ
るエミツタ幅Ｗを決定する工程とゲート長りを決定する
工程とが同時に、１回のエツチング工程により行うこと
ができる。前記した理由は、前記ベース引き出し電極８
をパターンニングする工程は、エミツタ幅Ｗを、後の工
程で形成される側壁１２とともに、規定しているからで
ある。
１０の上に例えばＣＶＤ法により例えば膜厚０．３μｍ
の絶縁膜１３を形成した後、これらの絶縁膜１３、前記
高融点金属シリサイド膜１０及び前記多結晶シリコン膜
９を例えば反応性イオンエツチング（ＲＩＥ）のような
異方性エツチングにより順次パターンニングして、ベー
ス引き出し電極８及びゲート電極１９．２０を形成する
。これによって、これらのベース引き出し電極８及びゲ
ート電極１９．２０を同時に形成することができる。す
なわち、同一の製造工程で形成された同一の導体膜（多
結晶シリコン膜９及び高融点金属シリサイド膜１０）に
より、ベース引き出し電極８及びゲート電極１９．２０
を構成することができる。また、バイポーラトランジス
タとＭＩＳＦＥＴの製造工程において、最重要工程であ
るエミツタ幅Ｗを決定する工程とゲート長りを決定する
工程とが同時に、１回のエツチング工程により行うこと
ができる。前記した理由は、前記ベース引き出し電極８
をパターンニングする工程は、エミツタ幅Ｗを、後の工
程で形成される側壁１２とともに、規定しているからで
ある。
次に第６図に示すように、ゲート電極２０をマスクとし
てｎウェル６ｂ中に例えばリンのようなｎ型不純物を例
えば打ち込みエネルギー６０ｋｅＶ、ドーズ量ｌＸ１０
１３／ｄの条件で選択的にイオン打ち込みすることによ
り低不純物濃度部２３ａ、２４ａを形成する。次に、同
様にしてゲート電極１９をマスクとしてｎウェル５ｂ中
に例えばホウ素のようなｎ型不純物を例えば打ち込みエ
ネルギー３０ｋｅＶ、ドーズ量ｌＸ１０’３／ａｌの条
件で選択的にイオン打ち込みすることにより低不純物濃
度部２１ａ、２２ａを形成する。この後、例えば９００
℃で１０分間熱処理を行うことにより、前記ベース引き
出し電極８中のＰ型不純物をｎウェル５ａ中に拡散させ
て外部ベース領域１１を形成するとともに、イオン打ち
込みされた前記不純物の電気的活性化を同時に行う。
てｎウェル６ｂ中に例えばリンのようなｎ型不純物を例
えば打ち込みエネルギー６０ｋｅＶ、ドーズ量ｌＸ１０
１３／ｄの条件で選択的にイオン打ち込みすることによ
り低不純物濃度部２３ａ、２４ａを形成する。次に、同
様にしてゲート電極１９をマスクとしてｎウェル５ｂ中
に例えばホウ素のようなｎ型不純物を例えば打ち込みエ
ネルギー３０ｋｅＶ、ドーズ量ｌＸ１０’３／ａｌの条
件で選択的にイオン打ち込みすることにより低不純物濃
度部２１ａ、２２ａを形成する。この後、例えば９００
℃で１０分間熱処理を行うことにより、前記ベース引き
出し電極８中のＰ型不純物をｎウェル５ａ中に拡散させ
て外部ベース領域１１を形成するとともに、イオン打ち
込みされた前記不純物の電気的活性化を同時に行う。
次に、例えばＣＶＤ法により全面に例えば膜厚０．４μ
ｍの５ｉｎ２膜のような絶縁膜を形成した後、例えばＲ
ＩＥによりこの絶縁膜を基板表面と一２４＝ 垂直方向に異方性エツチングすることによって、第７図
に示すように、前記ベース引き出し電極８及びゲート電
極１９．２０の側面に側壁１２を形成する。
ｍの５ｉｎ２膜のような絶縁膜を形成した後、例えばＲ
ＩＥによりこの絶縁膜を基板表面と一２４＝ 垂直方向に異方性エツチングすることによって、第７図
に示すように、前記ベース引き出し電極８及びゲート電
極１９．２０の側面に側壁１２を形成する。
次に、この側壁１２をマスクとしてｎウェル６ｂ中に例
えばヒ素のようなｎ型不純物を例えば打ち込みエネルギ
ー８０ｋｅＶ、ドーズ量５ Ｘ １０”／ｄの条件で選
択的にイオン打ち込みすることにより、この側壁１２に
対して自己整合的にソース領域２３及びドレイン領域２
４を形成する。次に、この側壁１２をマスクとしてｎウ
ェル５ｂ中に例えばホウ素のようなｎ型不純物を例えば
打ち込みエネルギ３０ｋｅＶ、ドーズ量２Ｘ１０”／ａ
＃の条件で選択的にイオン打ち込みすることにより、こ
の側壁１２に対して自己整合的にソース領域２１及びド
レイン領域２２を形成する。次に、この側壁１２をマス
クとしてｎウェル５ａ中に例えばホウ素のようなｎ型不
純物を例えば打ち込みエネルギー１０ｋｅ■、ドーズ量
ｌＸｌ０１４／ａ＃の条件で選択的にイオン打ち込みす
ることにより、この側壁１２に対して自己整合的に内部
ベース領域１４を形成する。
えばヒ素のようなｎ型不純物を例えば打ち込みエネルギ
ー８０ｋｅＶ、ドーズ量５ Ｘ １０”／ｄの条件で選
択的にイオン打ち込みすることにより、この側壁１２に
対して自己整合的にソース領域２３及びドレイン領域２
４を形成する。次に、この側壁１２をマスクとしてｎウ
ェル５ｂ中に例えばホウ素のようなｎ型不純物を例えば
打ち込みエネルギ３０ｋｅＶ、ドーズ量２Ｘ１０”／ａ
＃の条件で選択的にイオン打ち込みすることにより、こ
の側壁１２に対して自己整合的にソース領域２１及びド
レイン領域２２を形成する。次に、この側壁１２をマス
クとしてｎウェル５ａ中に例えばホウ素のようなｎ型不
純物を例えば打ち込みエネルギー１０ｋｅ■、ドーズ量
ｌＸｌ０１４／ａ＃の条件で選択的にイオン打ち込みす
ることにより、この側壁１２に対して自己整合的に内部
ベース領域１４を形成する。
次に第８図に示すように、例えばＣＶＤ法により全面に
例えば膜厚０．１５μｍの多結晶シリコン膜２６を形成
した後、この多結晶シリコン膜２６に例えばヒ素のよう
なｎ型不純物を例えば打ち込みエネルギー８０ｋｅＶ、
ドーズ量１．５Ｘ１０１Ｇ／ｄの条件でイオン打ち
込みする。
例えば膜厚０．１５μｍの多結晶シリコン膜２６を形成
した後、この多結晶シリコン膜２６に例えばヒ素のよう
なｎ型不純物を例えば打ち込みエネルギー８０ｋｅＶ、
ドーズ量１．５Ｘ１０１Ｇ／ｄの条件でイオン打ち
込みする。
次に、例えば９５０℃で２０分間熱処理を行って前記多
結晶シリコン膜２６中のｎ型不純物を前記内部ベース領
域１４中に拡散させることにより、第２図に示すように
、前記側壁１２に対して自己整合的にエミッタ領域１６
を形成する。次に、エツチングにより前記多結晶シリコ
ン膜２６をパターンニングして多結晶シリコンエミッタ
電極１５を形成する。
結晶シリコン膜２６中のｎ型不純物を前記内部ベース領
域１４中に拡散させることにより、第２図に示すように
、前記側壁１２に対して自己整合的にエミッタ領域１６
を形成する。次に、エツチングにより前記多結晶シリコ
ン膜２６をパターンニングして多結晶シリコンエミッタ
電極１５を形成する。
この状態における前記エミッタ領域１６の深さは例えば
０．１μｍ、内部ベース領域１４の深さは例えば０．２
５μｍ、外部ベース領域１１の深さは例えば０．４μｍ
、ｐチャネルＭＯ８ＦＥＴＱ２のソース領域２１及びド
レイン領域２２並びにｎチャネルＭＯ８ＦＥＴＱ３のソ
ース領域２３及びドレイン領域２４の深さはいずれも例
えば０．４μｍである。
０．１μｍ、内部ベース領域１４の深さは例えば０．２
５μｍ、外部ベース領域１１の深さは例えば０．４μｍ
、ｐチャネルＭＯ８ＦＥＴＱ２のソース領域２１及びド
レイン領域２２並びにｎチャネルＭＯ８ＦＥＴＱ３のソ
ース領域２３及びドレイン領域２４の深さはいずれも例
えば０．４μｍである。
この後、全面にパッシベーション用の絶縁膜（図示せず
）を形成した後、この絶縁膜にコンタトクホールＣ□〜
Ｃ７を形成する。次に、全面に例えばアルミニウム膜を
形成し、このアルミニウム膜をエツチングによりパター
ンニングして所定の配線（図示せず）を形成し、これに
よって目的とするバイポーラ−ＣＭＯ５ＬＳＩを完成さ
せる。
）を形成した後、この絶縁膜にコンタトクホールＣ□〜
Ｃ７を形成する。次に、全面に例えばアルミニウム膜を
形成し、このアルミニウム膜をエツチングによりパター
ンニングして所定の配線（図示せず）を形成し、これに
よって目的とするバイポーラ−ＣＭＯ５ＬＳＩを完成さ
せる。
上述の製造方法によれば、ベース引き出し電極８と自己
整合的に設けられたエミッタ領域１６を有する高速のｎ
ｐｎ型バイポーラトランジスタＱ工と０ＭＯ８とを簡単
な製造工程で同一の半導体基板１上に形成することがで
きる。
整合的に設けられたエミッタ領域１６を有する高速のｎ
ｐｎ型バイポーラトランジスタＱ工と０ＭＯ８とを簡単
な製造工程で同一の半導体基板１上に形成することがで
きる。
実施例■
第９図は、本発明の実施例■によるバイポーラ−０ＭＯ
８ＬＳＩを示す断面図である。なお、この実施例■によ
るバイポーラ−０ＭＯ８ＬＳＩの平面図は第１図と同様
である。
８ＬＳＩを示す断面図である。なお、この実施例■によ
るバイポーラ−０ＭＯ８ＬＳＩの平面図は第１図と同様
である。
第９図に示すように、実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩは、ベース引き出し電極８及びゲート電極１
９．２０がそれぞれｐ型及びｎ型不鈍物をドープした、
層抵抗が例えば２００Ω／口の多結晶シリコン膜のみか
ら構成されていることを除いて、実施例■によるバイポ
ーラ−ＣＭＯ５ＬＳＩと実質的に同一の構成を有する。
Ｏ８ＬＳＩは、ベース引き出し電極８及びゲート電極１
９．２０がそれぞれｐ型及びｎ型不鈍物をドープした、
層抵抗が例えば２００Ω／口の多結晶シリコン膜のみか
ら構成されていることを除いて、実施例■によるバイポ
ーラ−ＣＭＯ５ＬＳＩと実質的に同一の構成を有する。
これらのベース引き出し電極８及びゲート電極１９．２
０は、同一製造工程で形成された同一の多結晶シリコン
膜に不純物ドーピングを行った後にパターンニングする
ことにより同時に形成されたものである。
０は、同一製造工程で形成された同一の多結晶シリコン
膜に不純物ドーピングを行った後にパターンニングする
ことにより同時に形成されたものである。
これによって、実施例Ｉと同様に製造工程の簡略化を図
ることができる。
ることができる。
この実施例■によるバイポーラ−０ＭＯ８ＬＳＩの製造
方法は、高融点金属シリサイド膜１０を形成しないこと
を除いて、実施例Ｉにおいて述べたと同様である。
方法は、高融点金属シリサイド膜１０を形成しないこと
を除いて、実施例Ｉにおいて述べたと同様である。
実施例■
第１０図は、本発明の実施例■によるバイポーラ−０Ｍ
Ｏ８ＬＳＩを示す断面図である。なお、この実施例■に
よるバイポーラ−０ＭＯ８ＬＳＩの平面図は第１図と同
様である。
Ｏ８ＬＳＩを示す断面図である。なお、この実施例■に
よるバイポーラ−０ＭＯ８ＬＳＩの平面図は第１図と同
様である。
第１０図に示すように、実施例■によるパイボ一う−Ｃ
ＭＯ８ＬＳＩは、ベース引き出し電極８及びゲート電極
１９．２０がそれぞれｐ型及びｎ型不純物をドープした
、層抵抗が例えば２００Ω／口の多結晶シリコン膜のみ
から構成されていること並びにエミッタ領域１６が側壁
１２をマスクとして行うｎ型不純物のイオン打ち込み等
により形成されていることを除いて、実施例Ｉによるバ
イポーラ−０ＭＯ８ＬＳＩと実質的に同一の構成を有す
る。これらのベース引き出し電極８及びゲート電極１９
．２０は、実施例■と同様に、同一製造工程で形成され
た同一の多結晶シリコン膜に不純物ドーピングを行った
後にパターンニングすることにより同時に形成されたも
のである。これによって、実施例Ｉ、■と同様に製造工
程の簡略化を図ることができる。
ＭＯ８ＬＳＩは、ベース引き出し電極８及びゲート電極
１９．２０がそれぞれｐ型及びｎ型不純物をドープした
、層抵抗が例えば２００Ω／口の多結晶シリコン膜のみ
から構成されていること並びにエミッタ領域１６が側壁
１２をマスクとして行うｎ型不純物のイオン打ち込み等
により形成されていることを除いて、実施例Ｉによるバ
イポーラ−０ＭＯ８ＬＳＩと実質的に同一の構成を有す
る。これらのベース引き出し電極８及びゲート電極１９
．２０は、実施例■と同様に、同一製造工程で形成され
た同一の多結晶シリコン膜に不純物ドーピングを行った
後にパターンニングすることにより同時に形成されたも
のである。これによって、実施例Ｉ、■と同様に製造工
程の簡略化を図ることができる。
この実施例■によるバイポーラ−０ＭＯ８ＬＳＩの製造
方法は、高融点金属シリサイド膜１０を形成しないこと
及びエミッタ領域１６を側壁１２をマスクとして行うｎ
型不純物のイオン打ち込み等により形成することを除い
て、実施例Ｉにおいて述べたと同様である。
方法は、高融点金属シリサイド膜１０を形成しないこと
及びエミッタ領域１６を側壁１２をマスクとして行うｎ
型不純物のイオン打ち込み等により形成することを除い
て、実施例Ｉにおいて述べたと同様である。
夫１匠■
第１１図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図である。
Ｏ８ＬＳＩを示す断面図である。
第１１図に示すように、実施例■によるバイポーラ−Ｃ
ＭＯ８ＬＳＩにおいては、ｎｐｎ型バイポーラトランジ
スタＱ工がいわゆるＳＩＣＯＳｌＣ０８（Ｓｉｄｅ Ｂ
ａ５ｅ Ｃｏｎｔａｃｔ ５ｔｒｕｃｔｕｒｅ）と呼ば
れる構造を有している。すなわち、この５ＩＣＯ８構造
のｎｐｎ型バイポーラトランジスタＱ１においては、フ
ィールド絶縁膜７上に例えばｐ゛型の多結晶シリコン膜
から成るベース引き出し電極８ａが設けられている。そ
して、外部ベース領域１１の側壁にこのベース引き出し
電極８ａが接続された構造を有する。これによって、ベ
ース抵抗の低減及びベース領域の面積の低減を図ること
ができる。
ＭＯ８ＬＳＩにおいては、ｎｐｎ型バイポーラトランジ
スタＱ工がいわゆるＳＩＣＯＳｌＣ０８（Ｓｉｄｅ Ｂ
ａ５ｅ Ｃｏｎｔａｃｔ ５ｔｒｕｃｔｕｒｅ）と呼ば
れる構造を有している。すなわち、この５ＩＣＯ８構造
のｎｐｎ型バイポーラトランジスタＱ１においては、フ
ィールド絶縁膜７上に例えばｐ゛型の多結晶シリコン膜
から成るベース引き出し電極８ａが設けられている。そ
して、外部ベース領域１１の側壁にこのベース引き出し
電極８ａが接続された構造を有する。これによって、ベ
ース抵抗の低減及びベース領域の面積の低減を図ること
ができる。
また、前記ベース引き出し電極８ａの上には、同一製造
工程で形成された同一の多結晶シリコン膜をパターンニ
ングすることによりゲート電極１９．２０と同時に形成
されたベース引き出し電極８が設けられている。このベ
ース引き出し電極８によって、ベース抵抗をより一層低
減することができる。
工程で形成された同一の多結晶シリコン膜をパターンニ
ングすることによりゲート電極１９．２０と同時に形成
されたベース引き出し電極８が設けられている。このベ
ース引き出し電極８によって、ベース抵抗をより一層低
減することができる。
従って、超高速のｎｐｎ型バイポーラトランジスタＱ工
とＣＭＯ８とを同一半導体基板１上に形成することがで
きる。なお、上述の５ＩＣＯ８構造のｎｐｎ型バイポー
ラトランジスタについては、例えばアイ・イー・ディー
・エム、 １９８６年、テクニカル ダイジェスト 第
４７２頁から第４７５頁（ＩＥＤＭ １９８６．Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、４７２−４７５）
や特開昭５６−１５５６号公報に記載されている。
とＣＭＯ８とを同一半導体基板１上に形成することがで
きる。なお、上述の５ＩＣＯ８構造のｎｐｎ型バイポー
ラトランジスタについては、例えばアイ・イー・ディー
・エム、 １９８６年、テクニカル ダイジェスト 第
４７２頁から第４７５頁（ＩＥＤＭ １９８６．Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、４７２−４７５）
や特開昭５６−１５５６号公報に記載されている。
この実施例■によるバイポーラ−ＣＭＯ８ＬＳＩを製造
する場合には、５ＩＣＯ８構造に特徴的な前記ベース引
き出し電極８ａを例えば前記特開昭５６−１５５６号公
報に記載されていると同様な方法によりあらかじめ形成
した後、第３図に示す工程以降の工程を進めればよい。
する場合には、５ＩＣＯ８構造に特徴的な前記ベース引
き出し電極８ａを例えば前記特開昭５６−１５５６号公
報に記載されていると同様な方法によりあらかじめ形成
した後、第３図に示す工程以降の工程を進めればよい。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
＝３１−
例えば、前記側壁１２は、不純物をドープした多結晶シ
リコンの増速酸化現象を利用して形成することも可能で
ある。すなわち、第１２図に示すように１例えばホウ素
のようなｎ型不純物を高濃度にドープした多結晶シリコ
ン膜から成るベース引き出し電極８及び例えばリンのよ
うなｎ型不純物を高濃度にドープした多結晶シリコン膜
から成るゲート電極１９．２０を形成し、この後例えば
スチーム雰囲気において８００℃で３０分間酸化すると
、前記増速酸化現象によりこれらのベース引き出し電極
８及びゲート電極１９．２０の側面及び上面に例えば膜
厚１２００人のＳｉＯ□膜のような厚い絶縁膜２７が形
成される。一方、不純物濃度の低いエピタキシャル層４
の表面には例えば膜厚２００人の５ｉｎ２膜のような薄
い絶縁膜（図示せず）しか形成されない。従って、この
絶縁膜を２００人程エソツチングすることにより、第１
２図に示すように、ベース引き出し電極８及びゲート電
極１９．２０の側面に前記側壁１２と同様な役割を果た
す絶縁膜２７ａを形成することができる。
リコンの増速酸化現象を利用して形成することも可能で
ある。すなわち、第１２図に示すように１例えばホウ素
のようなｎ型不純物を高濃度にドープした多結晶シリコ
ン膜から成るベース引き出し電極８及び例えばリンのよ
うなｎ型不純物を高濃度にドープした多結晶シリコン膜
から成るゲート電極１９．２０を形成し、この後例えば
スチーム雰囲気において８００℃で３０分間酸化すると
、前記増速酸化現象によりこれらのベース引き出し電極
８及びゲート電極１９．２０の側面及び上面に例えば膜
厚１２００人のＳｉＯ□膜のような厚い絶縁膜２７が形
成される。一方、不純物濃度の低いエピタキシャル層４
の表面には例えば膜厚２００人の５ｉｎ２膜のような薄
い絶縁膜（図示せず）しか形成されない。従って、この
絶縁膜を２００人程エソツチングすることにより、第１
２図に示すように、ベース引き出し電極８及びゲート電
極１９．２０の側面に前記側壁１２と同様な役割を果た
す絶縁膜２７ａを形成することができる。
また、前記内部ベース領域１４をイオン打ち込みにより
形成するのではなく、第８図に示す多結晶シリコン膜２
６に例えばヒ素のようなｎ型不純物及び例えばホウ素の
ようなｎ型不純物をイオン打ち込みした後、熱処理を行
ってこれらの不純物を多結晶シリコン膜２６からｎウェ
ル５ａ中に拡散させることにより、この内部ベース領域
１４をエミッタ領域１６と同時に形成することも可能で
ある。
形成するのではなく、第８図に示す多結晶シリコン膜２
６に例えばヒ素のようなｎ型不純物及び例えばホウ素の
ようなｎ型不純物をイオン打ち込みした後、熱処理を行
ってこれらの不純物を多結晶シリコン膜２６からｎウェ
ル５ａ中に拡散させることにより、この内部ベース領域
１４をエミッタ領域１６と同時に形成することも可能で
ある。
次に、この内部ベース領域１４と前記外部ベース領域１
１との接続部が十分に低抵抗化されず、このためベース
抵抗の低減を十分に図ることができない場合がある。こ
の場合には、前記ｐチャネルＭＯ３ＦＥＴＱ２のソース
領域２１及びドレイン領域２２の低不純物濃度部２１ａ
、２２ａを形成するためのイオン打ち込みの際に側壁１
２の下方にもイオン打ち込みを行うことにより、この内
部ベース領域１４と外部ベース領域１１との接続部が十
分に低抵抗化され、これによってベース抵抗の低減を十
分に図ることができる。
１との接続部が十分に低抵抗化されず、このためベース
抵抗の低減を十分に図ることができない場合がある。こ
の場合には、前記ｐチャネルＭＯ３ＦＥＴＱ２のソース
領域２１及びドレイン領域２２の低不純物濃度部２１ａ
、２２ａを形成するためのイオン打ち込みの際に側壁１
２の下方にもイオン打ち込みを行うことにより、この内
部ベース領域１４と外部ベース領域１１との接続部が十
分に低抵抗化され、これによってベース抵抗の低減を十
分に図ることができる。
なお、前記ｎｐｎ型バイポーラトランジスタＱ□の代わ
りに、ｐｎｐ型バイポーラトランジスタを用いることも
勿論可能である。
りに、ｐｎｐ型バイポーラトランジスタを用いることも
勿論可能である。
本発明は、バイポーラ−ＣＭＯ８による高速のスタチッ
クＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）、ゲートアレイ等の各種ＬＳＩに適用することがで
きる。本発明の実施例１、■は、特に、高速のスタチッ
クＲＡＭに適用して好適なものである。すなわち、多結
晶シリコンエミッタ電極１５の形成に用いた多結晶シリ
コン膜２６をスタチックメモリセルに用いる高抵抗多結
晶シリコン抵抗の形成に共用することが可能である。逆
に言えば、二層の多結晶シリコン膜を有するＬＳＩの場
合には、二層目の多結晶シリコン膜を多結晶シリコンエ
ミッタ電極１５の形成に用いた多結晶シリコン膜２６と
共用することができ、従ってバイポーラトランジスタの
形成のための製造工程の増加は殆どない。
クＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）、ゲートアレイ等の各種ＬＳＩに適用することがで
きる。本発明の実施例１、■は、特に、高速のスタチッ
クＲＡＭに適用して好適なものである。すなわち、多結
晶シリコンエミッタ電極１５の形成に用いた多結晶シリ
コン膜２６をスタチックメモリセルに用いる高抵抗多結
晶シリコン抵抗の形成に共用することが可能である。逆
に言えば、二層の多結晶シリコン膜を有するＬＳＩの場
合には、二層目の多結晶シリコン膜を多結晶シリコンエ
ミッタ電極１５の形成に用いた多結晶シリコン膜２６と
共用することができ、従ってバイポーラトランジスタの
形成のための製造工程の増加は殆どない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、第１の発明によれば、半導体集積回路装置の
製造工程の簡略化を図ることができる。
製造工程の簡略化を図ることができる。
また、第２の発明によれば、半導体集積回路装置を簡単
な製造工程で製造することができる。
な製造工程で製造することができる。
第１図は、本発明の実施例■によるバイポーラ−ＣＭＯ
８ＬＳＩを示す平面図、 第２図は、第１図のＸ−Ｘ線に沿っての断面図、第３図
〜第８図は、第１図及び第２図に示すバイポーラ−ＣＭ
Ｏ８ＬＳＩの製造方法を工程順に説明するための断面図
、 第９図は、本発明の実施例■によるバイポーラ−ＣＭＯ
８ＬＳＩを示す断面図、 第１０図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図、 第１１図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図、 第１２図は、本発明の変形例を示す断面図である。 図中、１・・・半導体基板、２ａ、２ｂ、３ａ、３ｂ・
・・埋め込み層、４・・・エピタキシャル層、５ａ、５
ｂ・・・ｎウェル、６ａ、６ｂ・・・ｐウェル、７・・
・フィールド絶縁膜、８・・・ベース引き出し電極、９
・・・多結晶シリコン膜、１０・・・高融点金属シリサ
イド膜、１１・・・外部ベース領域、１２・・・側壁、
１４・・・内部ベース領域、１５・・・多結晶シリコン
エミッタ電極、１６・・・エミッタ領域、１９．２０・
・・ゲート電極、２１．２３・・・ソース領域、２２．
２４・・・ドレイン領域、Ｑｌ・・・ｎｐｎ型バイポー
ラトランジスタ、Ｑ２・・・ｐチャネル間Ｏ８ＦＥＴ、
Ｑ３−ｎチャネルＭＯＳ Ｆ Ｅ Ｔ、 Ｗ−・・エミ
ツタ幅、Ｌ・・・ゲート長である。
８ＬＳＩを示す平面図、 第２図は、第１図のＸ−Ｘ線に沿っての断面図、第３図
〜第８図は、第１図及び第２図に示すバイポーラ−ＣＭ
Ｏ８ＬＳＩの製造方法を工程順に説明するための断面図
、 第９図は、本発明の実施例■によるバイポーラ−ＣＭＯ
８ＬＳＩを示す断面図、 第１０図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図、 第１１図は、本発明の実施例■によるバイポーラ−ＣＭ
Ｏ８ＬＳＩを示す断面図、 第１２図は、本発明の変形例を示す断面図である。 図中、１・・・半導体基板、２ａ、２ｂ、３ａ、３ｂ・
・・埋め込み層、４・・・エピタキシャル層、５ａ、５
ｂ・・・ｎウェル、６ａ、６ｂ・・・ｐウェル、７・・
・フィールド絶縁膜、８・・・ベース引き出し電極、９
・・・多結晶シリコン膜、１０・・・高融点金属シリサ
イド膜、１１・・・外部ベース領域、１２・・・側壁、
１４・・・内部ベース領域、１５・・・多結晶シリコン
エミッタ電極、１６・・・エミッタ領域、１９．２０・
・・ゲート電極、２１．２３・・・ソース領域、２２．
２４・・・ドレイン領域、Ｑｌ・・・ｎｐｎ型バイポー
ラトランジスタ、Ｑ２・・・ｐチャネル間Ｏ８ＦＥＴ、
Ｑ３−ｎチャネルＭＯＳ Ｆ Ｅ Ｔ、 Ｗ−・・エミ
ツタ幅、Ｌ・・・ゲート長である。
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
半導体集積回路装置であって、前記バイポーラトランジ
スタのベース引き出し電極と前記ＭＩＳＦＥＴのゲート
電極とが同一の製造工程で形成された同一の導体膜によ
り構成されていることを特徴とする半導体集積回路装置
。 ２、前記ベース引き出し電極及び前記ゲート電極の側面
に絶縁物から成る側壁が設けられ、前記ベース引き出し
電極の側面に設けられた前記側壁に対して自己整合的に
前記バイポーラトランジスタのエミッタ領域が設けられ
ているとともに、前記ゲート電極の側面に設けられた前
記側壁に対して自己整合的に前記ＭＩＳＦＥＴのソース
領域及びドレイン領域が設けられていることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記バイポーラトランジスタがｎｐｎ型バイポーラ
トランジスタであり、前記ＭＩＳＦＥＴがｎチャネルＭ
ＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補型
ＭＩＳＦＥＴであることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体集積回路装置。４、前記導
体膜が多結晶シリコン膜であることを特徴とする特許請
求の範囲第１項〜第３項のいずれか一項記載の半導体集
積回路装置。 ５、前記導体膜が、多結晶シリコン膜と、この多結晶シ
リコン膜上に設けられた高融点金属シリサイド膜又は高
融点金属膜とから成る重ね膜であることを特徴とする特
許請求の範囲第１項〜第３項のいずれか一項記載の半導
体集積回路装置。 ６、前記ベース引き出し電極を構成する前記多結晶シリ
コン膜がｐ＾＋型の多結晶シリコン膜であり、前記ゲー
ト電極を構成する前記多結晶シリコン膜がｎ＾＋型の多
結晶シリコン膜であることを特徴とする特許請求の範囲
第４項又は第５項記載の半導体集積回路装置。 ７、前記ｐ＾＋型の多結晶シリコン膜からのｐ型不純物
の拡散により前記バイポーラトランジスタの外部ベース
領域が前記ベース引き出し電極に対して自己整合的に設
けられていることを特徴とする特許請求の範囲第６項記
載の半導体集積回路装置。 ８、前記導体膜が高融点金属膜又は高融点金属シリサイ
ド膜であることを特徴とする特許請求の範囲第３項記載
の半導体集積回路装置。 ９、前記半導体集積回路装置がスタチックＲＡＭ又はゲ
ートアレイであることを特徴とする特許請求の範囲第１
項〜第８項のいずれか一項記載の半導体集積回路装置。 １０、バイポーラトランジスタとＭＩＳＦＥＴとを有す
る半導体集積回路装置の製造方法であって、導体膜を全
面に形成する工程と、前記導体膜をパターンニングする
ことにより前記バイポーラトランジスタのベース引き出
し電極と前記ＭＩＳＦＥＴのゲート電極とを同時に形成
する工程とを具備することを特徴とする半導体集積回路
装置の製造方法。 １１、前記ベース引き出し電極及び前記ゲート電極の上
に絶縁膜を形成し、この絶縁膜を異方性エッチングする
ことにより前記ベース引き出し電極及び前記ゲート電極
の側面に絶縁物から成る側壁を形成するようにしたこと
を特徴とする特許請求の範囲第１０項記載の半導体集積
回路装置の製造方法。 １２、不純物をドープした多結晶シリコン膜からの前記
不純物の拡散により前記バイポーラトランジスタのエミ
ッタ領域を前記側壁に対して自己整合的に形成するよう
にしたことを特徴とする特許請求の範囲第１１項記載の
半導体集積回路装置の製造方法。 １３、前記バイポーラトランジスタがｎｐｎ型バイポー
ラトランジスタであり、前記ＭＩＳＦＥＴがｎチャネル
ＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとから成る相補
型ＭＩＳＦＥＴであることを特徴とする特許請求の範囲
第１０項〜第１２項のいずれか一項記載の半導体集積回
路装置の製造方法。 １４、前記導体膜が多結晶シリコン膜であることを特徴
とする特許請求の範囲第１０項〜第１３項のいずれか一
項記載の半導体集積回路装置の製造方法。 １５、前記導体膜が、多結晶シリコン膜と、この多結晶
シリコン膜上に設けられた高融点金属シリサイド膜又は
高融点金属膜とから成る重ね膜であることを特徴とする
特許請求の範囲第１０項〜第１３項のいずれか一項記載
の半導体集積回路装置の製造方法。 １６、前記ベース引き出し電極を構成する前記多結晶シ
リコン膜がｐ＾＋型の多結晶シリコン膜であり、前記ゲ
ート電極を構成する前記多結晶シリコン膜がｎ＾＋型の
多結晶シリコン膜であることを特徴とする特許請求の範
囲第１４項又は第１５項記載の半導体集積回路装置の製
造方法。 １７、前記ｐ＾＋型の多結晶シリコン膜からのｐ型不純
物の拡散により前記バイポーラトランジスタの外部ベー
ス領域を前記ベース引き出し電極に対して自己整合的に
形成するようにしたことを特徴とする特許請求の範囲第
１６項記載の半導体集積回路装置の製造方法。 １８、前記導体膜が高融点金属膜又は高融点金属シリサ
イド膜であることを特徴とする特許請求の範囲第１０項
〜第１３項のいずれか一項記載の半導体集積回路装置の
製造方法。１９、前記半導体集積回路装置がスタチック
ＲＡＭ又はゲートアレイであることを特徴とする特許請
求の範囲第１０項〜第１８項のいずれか一項記載の半導
体集積回路装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116089A JPS63281456A (ja) | 1987-05-13 | 1987-05-13 | 半導体集積回路装置及びその製造方法 |
| KR1019880005129A KR0120196B1 (ko) | 1987-05-13 | 1988-05-03 | 반도체 집적회로장치 및 그 제조방법 |
| US07/526,696 US5057894A (en) | 1987-05-13 | 1990-05-23 | Semiconductor integrated circuit device |
| US07/964,824 US5354699A (en) | 1987-05-13 | 1992-10-22 | Method of manufacturing semiconductor integrated circuit device |
| KR1019930004401A KR970003898B1 (ko) | 1987-05-13 | 1993-03-22 | 반도체 집적 회로 장치의 제조 방법 |
| US08/272,312 US5512497A (en) | 1987-05-13 | 1994-07-08 | Method of manufacturing a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116089A JPS63281456A (ja) | 1987-05-13 | 1987-05-13 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63281456A true JPS63281456A (ja) | 1988-11-17 |
Family
ID=14678437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62116089A Pending JPS63281456A (ja) | 1987-05-13 | 1987-05-13 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63281456A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-05-13 JP JP62116089A patent/JPS63281456A/ja active Pending
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