JP3040211B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP3040211B2 JP3040211B2 JP3225830A JP22583091A JP3040211B2 JP 3040211 B2 JP3040211 B2 JP 3040211B2 JP 3225830 A JP3225830 A JP 3225830A JP 22583091 A JP22583091 A JP 22583091A JP 3040211 B2 JP3040211 B2 JP 3040211B2
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- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同一半導体基板内にバ
イポーラトランジスタとＭＯＳトランジスタとを集積す
るＢｉ−ＣＭＯＳ集積回路の製造方法、特にバイポーラ
トランジスタの分離領域の形成方法等の半導体集積回路
の製造方法に関する。
イポーラトランジスタとＭＯＳトランジスタとを集積す
るＢｉ−ＣＭＯＳ集積回路の製造方法、特にバイポーラ
トランジスタの分離領域の形成方法等の半導体集積回路
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高速化やアナロ
グ・デジタル共存化が進展する中で、バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板内に集積化
したＢｉ−ＣＭＯＳ集積回路が益々その重要性を増して
いる。
グ・デジタル共存化が進展する中で、バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板内に集積化
したＢｉ−ＣＭＯＳ集積回路が益々その重要性を増して
いる。
【０００３】以下図２（ａ））（ｃ）に示した工程断面
図を参照して従来のＢｉ−ＣＭＯＳ集積回路装置の製造
方法について説明する。
図を参照して従来のＢｉ−ＣＭＯＳ集積回路装置の製造
方法について説明する。
【０００４】まず図２（ａ）において、１はＰ型単結晶
シリコン基板で、Ｎ型埋め込み領域２ａ，２ｂ、Ｐ型埋
め込み領域３ａ，３ｂがマスク工程を経て選択的に形成
されたＰ型単結晶シリコン基板１の上に比抵抗が１〜５
Ωcmで厚さ０．５〜５μｍのＮ型またはＰ型のシリコン
エピタキシャル層４を形成し、Ｎ型埋め込み領域２ａ，
２ｂの上にはこれにつながるＮウェル領域５ａ，５ｂ
を、また、Ｐ型埋め込み領域３ａの上にはこれにつなが
るＰ型分離領域６を形成し、Ｐ型埋め込み領域３ｂの上
にはＰウェル領域７を形成する。さらに選択酸化法によ
り厚さ３００〜８００ｎｍの厚いシリコン酸化膜８を成
長させる。この際、ＣＭＯＳトランジスタ形成領域９
ａ，９ｂ、ＮＰＮトランジスタのベース形成領域１０、
コレクタコンタクト形成領域１１、およびＰ型分離領域
６以外のシリコン表面は厚いシリコン酸化膜８で覆われ
る。
シリコン基板で、Ｎ型埋め込み領域２ａ，２ｂ、Ｐ型埋
め込み領域３ａ，３ｂがマスク工程を経て選択的に形成
されたＰ型単結晶シリコン基板１の上に比抵抗が１〜５
Ωcmで厚さ０．５〜５μｍのＮ型またはＰ型のシリコン
エピタキシャル層４を形成し、Ｎ型埋め込み領域２ａ，
２ｂの上にはこれにつながるＮウェル領域５ａ，５ｂ
を、また、Ｐ型埋め込み領域３ａの上にはこれにつなが
るＰ型分離領域６を形成し、Ｐ型埋め込み領域３ｂの上
にはＰウェル領域７を形成する。さらに選択酸化法によ
り厚さ３００〜８００ｎｍの厚いシリコン酸化膜８を成
長させる。この際、ＣＭＯＳトランジスタ形成領域９
ａ，９ｂ、ＮＰＮトランジスタのベース形成領域１０、
コレクタコンタクト形成領域１１、およびＰ型分離領域
６以外のシリコン表面は厚いシリコン酸化膜８で覆われ
る。
【０００５】次に、図２（ｂ）に示すように、燐を選択
的にイオン注入した後、熱拡散を施すことにより、埋め
込み領域２ａに到達するＮＰＮトランジスタのコレクタ
ウォール領域１２を形成する。さらに、ボロンを選択的
にイオン注入してＮＰＮトランジスタのベース領域１３
を形成する。その後、ゲート酸化膜となる薄いシリコン
酸化膜１４を形成し、ＮＰＮトランジスタのエミッタ領
域を開口する。この上に砒素を高濃度にドープした多結
晶シリコン膜等を選択的に形成してゲート電極１５とエ
ミッタ電極１６および多結晶シリコン配線１７を形成す
る。その後熱拡散によりエミッタ電極１６から不純物を
導入してエミッタ領域１８を形成する。
的にイオン注入した後、熱拡散を施すことにより、埋め
込み領域２ａに到達するＮＰＮトランジスタのコレクタ
ウォール領域１２を形成する。さらに、ボロンを選択的
にイオン注入してＮＰＮトランジスタのベース領域１３
を形成する。その後、ゲート酸化膜となる薄いシリコン
酸化膜１４を形成し、ＮＰＮトランジスタのエミッタ領
域を開口する。この上に砒素を高濃度にドープした多結
晶シリコン膜等を選択的に形成してゲート電極１５とエ
ミッタ電極１６および多結晶シリコン配線１７を形成す
る。その後熱拡散によりエミッタ電極１６から不純物を
導入してエミッタ領域１８を形成する。
【０００６】次に、図２（ｃ）に示すように、砒素を選
択的にイオン注入してＮチャネルＭＯＳトランジスタの
ソース領域１９ａおよびドレイン領域１９ｂを形成す
る。さらに、ＢＦ2を選択的にイオン注入してＰチャネ
ルＭＯＳトランジスタのソース領域２０ａおよびドレイ
ン領域２０ｂを形成すると同時に、ＮＰＮトランジスタ
の外部ベース領域２１および分離領域上に高濃度のＰ型
拡散層２２を形成する。
択的にイオン注入してＮチャネルＭＯＳトランジスタの
ソース領域１９ａおよびドレイン領域１９ｂを形成す
る。さらに、ＢＦ2を選択的にイオン注入してＰチャネ
ルＭＯＳトランジスタのソース領域２０ａおよびドレイ
ン領域２０ｂを形成すると同時に、ＮＰＮトランジスタ
の外部ベース領域２１および分離領域上に高濃度のＰ型
拡散層２２を形成する。
【０００７】
【発明が解決しようとする課題】このような従来の構成
では、多結晶シリコン配線１７をＰ型分離領域６上を横
切るように配置すると、多結晶シリコン配線１７直下の
Ｐ型分離領域６上には多結晶シリコン配線１７がマスク
となって、高濃度のＰ型拡散層２２が形成されない。し
たがって、多結晶シリコン配線１７をＰ型分離領域６上
に形成すると多結晶シリコン配線１７をゲート電極、薄
いシリコン酸化膜１４をゲート酸化膜、Ｐ型分離領域６
を基板、Ｎウェル領域５ａをソース、Ｎウェル領域５ｂ
をドレインとする寄生ＮチャネルＭＯＳトランジスタが
形成される。Ｐ型分離領域６の表面濃度はＮチャネルＭ
ＯＳトランジスタのゲート直下のＰウェル領域７の表面
濃度に等しく、約５×１０16cm-3であり、薄いシリコン
酸化膜１４の厚さを２０〜３０ｎｍとするとその反転電
圧は約１Ｖとなり、５Ｖ電源使用の下では容易にＮウェ
ル領域５ｂからＮウェル領域５ａヘリーク電流が流れ
る。したがって、多結晶シリコン配線１７をＰ型分離領
域６を横切る形で配置することが出来ないので、配線レ
イアウトの自由度が小さくなり、チップサイズが大きく
なるという欠点を有していた。
では、多結晶シリコン配線１７をＰ型分離領域６上を横
切るように配置すると、多結晶シリコン配線１７直下の
Ｐ型分離領域６上には多結晶シリコン配線１７がマスク
となって、高濃度のＰ型拡散層２２が形成されない。し
たがって、多結晶シリコン配線１７をＰ型分離領域６上
に形成すると多結晶シリコン配線１７をゲート電極、薄
いシリコン酸化膜１４をゲート酸化膜、Ｐ型分離領域６
を基板、Ｎウェル領域５ａをソース、Ｎウェル領域５ｂ
をドレインとする寄生ＮチャネルＭＯＳトランジスタが
形成される。Ｐ型分離領域６の表面濃度はＮチャネルＭ
ＯＳトランジスタのゲート直下のＰウェル領域７の表面
濃度に等しく、約５×１０16cm-3であり、薄いシリコン
酸化膜１４の厚さを２０〜３０ｎｍとするとその反転電
圧は約１Ｖとなり、５Ｖ電源使用の下では容易にＮウェ
ル領域５ｂからＮウェル領域５ａヘリーク電流が流れ
る。したがって、多結晶シリコン配線１７をＰ型分離領
域６を横切る形で配置することが出来ないので、配線レ
イアウトの自由度が小さくなり、チップサイズが大きく
なるという欠点を有していた。
【０００８】また、Ｐ型分離領域６上を厚いシリコン酸
化膜８で覆うと寄生ＮチャネルＭＯＳトランジスタの反
転電圧を高くすることが可能であるが、Ｐ型分離領域６
上にＰ型拡散層２２が形成されず、Ｐ型分離領域６の抵
抗が高くなる。そのため、基板電位の安定化のために設
ける基板コンタクトを増やす必要があり、アルミニウム
配線のレイアウトへの制約も生じるという欠点を有して
いた。
化膜８で覆うと寄生ＮチャネルＭＯＳトランジスタの反
転電圧を高くすることが可能であるが、Ｐ型分離領域６
上にＰ型拡散層２２が形成されず、Ｐ型分離領域６の抵
抗が高くなる。そのため、基板電位の安定化のために設
ける基板コンタクトを増やす必要があり、アルミニウム
配線のレイアウトへの制約も生じるという欠点を有して
いた。
【０００９】本発明は、上記課題を解決するもので、多
結晶シリコン配線領域のレイアウトの自由度を高め、ア
ルミニウム配線のレイアウトへの制約を少なくしチップ
サイズを小さくすることができる半導体集積回路の製造
方法を提供することを目的とする。
結晶シリコン配線領域のレイアウトの自由度を高め、ア
ルミニウム配線のレイアウトへの制約を少なくしチップ
サイズを小さくすることができる半導体集積回路の製造
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体集積回路の製造方法は、バイポーラト
ランジスタと絶縁ゲート型電界効果トランジスタを形成
する領域およびバイポーラトランジスタの一導電型接合
分離領域形成表面を除いた半導体基板上に絶縁膜を形成
する工程と、バイポーラトランジスタの一導電型の活性
ベース領域と一導電型接合分離領域表面上に高濃度の一
導電型拡散層を同時に形成する工程と、半導体基板上に
薄い絶縁膜を形成する工程と、その薄い絶縁膜にバイポ
ーラトランジスタのエミッタ領域を形成するための開口
部を形成する工程と、その開口部および薄い絶縁膜上の
所定部に導電膜を堆積して、絶縁ゲート型電界効果トラ
ンジスタのゲート電極、バイポーラトランジスタのエミ
ッタ電極および導電膜からなる配線を同時に形成する工
程と、半導体基板を熱処理し、拡散により上記導電膜か
ら不純物を導入してバイポーラトランジスタのエミッタ
領域を形成する工程と、逆導電型の絶縁ゲート型電界効
果トランジスタのソース領域およびドレイン領域を形成
する工程と、一導電型の絶縁ゲート型電界効果トランジ
スタのソース領域およびドレイン領域と上記一導電型の
接合分離領域表面上に高濃度の一導電型拡散層を同時に
形成する工程とを少なくとも有する構成による。
に本発明の半導体集積回路の製造方法は、バイポーラト
ランジスタと絶縁ゲート型電界効果トランジスタを形成
する領域およびバイポーラトランジスタの一導電型接合
分離領域形成表面を除いた半導体基板上に絶縁膜を形成
する工程と、バイポーラトランジスタの一導電型の活性
ベース領域と一導電型接合分離領域表面上に高濃度の一
導電型拡散層を同時に形成する工程と、半導体基板上に
薄い絶縁膜を形成する工程と、その薄い絶縁膜にバイポ
ーラトランジスタのエミッタ領域を形成するための開口
部を形成する工程と、その開口部および薄い絶縁膜上の
所定部に導電膜を堆積して、絶縁ゲート型電界効果トラ
ンジスタのゲート電極、バイポーラトランジスタのエミ
ッタ電極および導電膜からなる配線を同時に形成する工
程と、半導体基板を熱処理し、拡散により上記導電膜か
ら不純物を導入してバイポーラトランジスタのエミッタ
領域を形成する工程と、逆導電型の絶縁ゲート型電界効
果トランジスタのソース領域およびドレイン領域を形成
する工程と、一導電型の絶縁ゲート型電界効果トランジ
スタのソース領域およびドレイン領域と上記一導電型の
接合分離領域表面上に高濃度の一導電型拡散層を同時に
形成する工程とを少なくとも有する構成による。
【００１１】
【作用】この構成により、一導電型接合分離領域表面に
は多結晶シリコン等の導電膜からなる配線の形成前にバ
イポーラトランジスタのベース領域形成工程で高濃度の
一導電型拡散層を形成して一導電型接合分離領域の表面
濃度を十分高くして、反転電圧を使用電源電圧より高く
しているので、一導電型接合分離領域上に多結晶シリコ
ン等の導電膜からなる配線を形成しても、その配線をゲ
ート電極、薄い絶縁膜をゲート酸化膜、一導電型分離領
域を基板、Ｎウェル領域をソース、ドレインとするＮチ
ャネルＭＯＳトランジスタは動作せずリーク電流は流れ
ない。
は多結晶シリコン等の導電膜からなる配線の形成前にバ
イポーラトランジスタのベース領域形成工程で高濃度の
一導電型拡散層を形成して一導電型接合分離領域の表面
濃度を十分高くして、反転電圧を使用電源電圧より高く
しているので、一導電型接合分離領域上に多結晶シリコ
ン等の導電膜からなる配線を形成しても、その配線をゲ
ート電極、薄い絶縁膜をゲート酸化膜、一導電型分離領
域を基板、Ｎウェル領域をソース、ドレインとするＮチ
ャネルＭＯＳトランジスタは動作せずリーク電流は流れ
ない。
【００１２】
【実施例】本発明の一実施例について図１（ａ）〜
（ｃ）に示した工程断面図を参照しながら説明する。図
１（ａ）は従来例の図２（ａ）と同一であるので説明は
省略する。なお、Ｎ型埋め込み領域２ａ，２ｂは最大不
純物濃度が約１×１０18cm-3，シート抵抗約１００Ω／
□であり、Ｐ型埋め込み領域３ａ，３ｂは最大不純物濃
度が約１×１０17cm-3であり、シート抵抗約３００Ω／
□である。また、Ｎウェル領域５ａ，５ｂ、Ｐ型分離領
域６およびＰウェル領域７は、表面濃度が各々約５×１
０16cm-3であり、シート抵抗が各々約５ｋΩ／□であ
る。
（ｃ）に示した工程断面図を参照しながら説明する。図
１（ａ）は従来例の図２（ａ）と同一であるので説明は
省略する。なお、Ｎ型埋め込み領域２ａ，２ｂは最大不
純物濃度が約１×１０18cm-3，シート抵抗約１００Ω／
□であり、Ｐ型埋め込み領域３ａ，３ｂは最大不純物濃
度が約１×１０17cm-3であり、シート抵抗約３００Ω／
□である。また、Ｎウェル領域５ａ，５ｂ、Ｐ型分離領
域６およびＰウェル領域７は、表面濃度が各々約５×１
０16cm-3であり、シート抵抗が各々約５ｋΩ／□であ
る。
【００１３】次に、図１（ｂ）において、従来例と同様
に燐を約５×１０15cm-2選択的にイオン注入した後、１
０００℃または１１００℃の熱拡散を施すことによりＮ
ＰＮトランジスタのコレクタウォール領域１２を形成す
る。さらに、ボロンを約５×１０13cm-2選択的にイオン
注入して表面濃度が約５×１０18cm-3のＮＰＮトランジ
スタのベース領域１３と同時にＰ型分離領域６上の高濃
度のＰ型拡散層２３を形成することが本発明の特徴とな
っている。その後、従来例と同じようにゲート酸化膜と
して厚さ２０〜３０ｎｍのシリコン酸化膜１４を形成
し、ＮＰＮトランジスタのエミッタ領域を開口する。こ
の上に砒素を高濃度にドープした比抵抗約４×１０-3Ω
cmで厚さ２００〜５００ｎｍの多結晶シリコン膜を選択
的に形成してゲート電極１５とエミッタ電極１６および
多結晶シリコン配線１７を形成する。その後熱拡散によ
りエミッタ電極１６から不純物を導入してエミッタ領域
１８を形成する。
に燐を約５×１０15cm-2選択的にイオン注入した後、１
０００℃または１１００℃の熱拡散を施すことによりＮ
ＰＮトランジスタのコレクタウォール領域１２を形成す
る。さらに、ボロンを約５×１０13cm-2選択的にイオン
注入して表面濃度が約５×１０18cm-3のＮＰＮトランジ
スタのベース領域１３と同時にＰ型分離領域６上の高濃
度のＰ型拡散層２３を形成することが本発明の特徴とな
っている。その後、従来例と同じようにゲート酸化膜と
して厚さ２０〜３０ｎｍのシリコン酸化膜１４を形成
し、ＮＰＮトランジスタのエミッタ領域を開口する。こ
の上に砒素を高濃度にドープした比抵抗約４×１０-3Ω
cmで厚さ２００〜５００ｎｍの多結晶シリコン膜を選択
的に形成してゲート電極１５とエミッタ電極１６および
多結晶シリコン配線１７を形成する。その後熱拡散によ
りエミッタ電極１６から不純物を導入してエミッタ領域
１８を形成する。
【００１４】次に、図１（ｃ）において、従来例と同様
に約４×１０15cm-2の砒素を選択的にイオン注入してＮ
チャネルＭＯＳトランジスタのソース領域１９ａおよび
ドレイン領域１９ｂを形成する。さらに、ＢＦ2を約３
×１０15cm-2選択的にイオン注入してＰチャネルＭＯＳ
トランジスタのソース領域２０ａおよびドレイン領域２
０ｂを形成すると同時に、ＮＰＮトランジスタの外部ベ
ース領域２１およびＰ型分離領域６上に高濃度のＰ型拡
散層２４を形成している。
に約４×１０15cm-2の砒素を選択的にイオン注入してＮ
チャネルＭＯＳトランジスタのソース領域１９ａおよび
ドレイン領域１９ｂを形成する。さらに、ＢＦ2を約３
×１０15cm-2選択的にイオン注入してＰチャネルＭＯＳ
トランジスタのソース領域２０ａおよびドレイン領域２
０ｂを形成すると同時に、ＮＰＮトランジスタの外部ベ
ース領域２１およびＰ型分離領域６上に高濃度のＰ型拡
散層２４を形成している。
【００１５】本製造方法によれば、ゲート電極１５と多
結晶シリコン配線１７の形成工程より前にＮＰＮトラン
ジスタのベース領域形成工程でＰ型分離領域６上に表面
濃度が約５×１０18cm-3の高濃度のＰ型拡散層２３を形
成してＰ型分離領域６の表面濃度を高くしている。した
がって、Ｐ型分離領域６上にゲート酸化膜である厚さ２
０〜３０ｎｍの薄いシリコン酸化膜１４を介して多結晶
シリコン配線１７を形成しても、多結晶シリコン配線１
７をゲート電極、薄いシリコン酸化膜１４をゲート酸化
膜、Ｐ型分離領域６を基板、Ｎウェル領域５ａをソー
ス、Ｎウェル領域５ｂをドレインとする寄生Ｎチャネル
ＭＯＳトランジスタの反転電圧は７〜１０Ｖ程度となる
ので、電源電圧５Ｖでは寄生ＮチャネルＭＯＳトランジ
スタは動作せずリーク電流は流れない。以上に述べたこ
とから本発明の半導体集積回路の製造方法により、多結
晶シリコン配線１７をＰ型分離領域６上に配置すること
が可能となり、レイアウト上の制約が解消できる。な
お、Ｐ型分離領域６上を厚いシリコン酸化物８で覆って
も同様の効果が得られるが、Ｐ型分離領域６の抵抗が高
くなる。しかしながら本発明によれば、多結晶シリコン
配線１７直下以外のＰ型分離領域６の表面には高濃度の
Ｐ型拡散層２４を形成し、また、多結晶シリコン配線１
７直下のＰ型分離領域６の表面には高濃度のＰ型拡散層
２３を形成して不純物濃度を高めているので、Ｐ型分離
領域６の抵抗は低く、基板電位の安定化のために設ける
基板コンタクト間隔を広げることが出来、アルミニウム
配線のレイアウトへの制約も少なくできる。
結晶シリコン配線１７の形成工程より前にＮＰＮトラン
ジスタのベース領域形成工程でＰ型分離領域６上に表面
濃度が約５×１０18cm-3の高濃度のＰ型拡散層２３を形
成してＰ型分離領域６の表面濃度を高くしている。した
がって、Ｐ型分離領域６上にゲート酸化膜である厚さ２
０〜３０ｎｍの薄いシリコン酸化膜１４を介して多結晶
シリコン配線１７を形成しても、多結晶シリコン配線１
７をゲート電極、薄いシリコン酸化膜１４をゲート酸化
膜、Ｐ型分離領域６を基板、Ｎウェル領域５ａをソー
ス、Ｎウェル領域５ｂをドレインとする寄生Ｎチャネル
ＭＯＳトランジスタの反転電圧は７〜１０Ｖ程度となる
ので、電源電圧５Ｖでは寄生ＮチャネルＭＯＳトランジ
スタは動作せずリーク電流は流れない。以上に述べたこ
とから本発明の半導体集積回路の製造方法により、多結
晶シリコン配線１７をＰ型分離領域６上に配置すること
が可能となり、レイアウト上の制約が解消できる。な
お、Ｐ型分離領域６上を厚いシリコン酸化物８で覆って
も同様の効果が得られるが、Ｐ型分離領域６の抵抗が高
くなる。しかしながら本発明によれば、多結晶シリコン
配線１７直下以外のＰ型分離領域６の表面には高濃度の
Ｐ型拡散層２４を形成し、また、多結晶シリコン配線１
７直下のＰ型分離領域６の表面には高濃度のＰ型拡散層
２３を形成して不純物濃度を高めているので、Ｐ型分離
領域６の抵抗は低く、基板電位の安定化のために設ける
基板コンタクト間隔を広げることが出来、アルミニウム
配線のレイアウトへの制約も少なくできる。
【００１６】なお、本発明の一実施例では、ゲート電極
１５，エミッタ電極１６，多結晶シリコン配線１７の導
電膜として多結晶シリコン膜を用いたが、金属シリサイ
ド膜や高融点金属膜を使用出来ることは言うまでもな
い。
１５，エミッタ電極１６，多結晶シリコン配線１７の導
電膜として多結晶シリコン膜を用いたが、金属シリサイ
ド膜や高融点金属膜を使用出来ることは言うまでもな
い。
【００１７】
【発明の効果】以上のように本発明は、ゲート電極と多
結晶シリコン等の導電膜からなる配線の形成前にベース
領域形成時に一導電型接合分離領域表面に高濃度の一導
電型拡散層を形成しているので、多結晶シリコン等の導
電膜からなる配線領域のレイアウトの自由度を高め、ア
ルミニウム配線のレイアウトへの制約を少なくし、チッ
プサイズを小さくすることができる半導体集積回路の製
造方法を提供できる。
結晶シリコン等の導電膜からなる配線の形成前にベース
領域形成時に一導電型接合分離領域表面に高濃度の一導
電型拡散層を形成しているので、多結晶シリコン等の導
電膜からなる配線領域のレイアウトの自由度を高め、ア
ルミニウム配線のレイアウトへの制約を少なくし、チッ
プサイズを小さくすることができる半導体集積回路の製
造方法を提供できる。
【図１】本発明の一実施例の半導体集積回路の製造方法
の工程断面図
の工程断面図
【図２】従来の半導体集積回路の製造方法の工程断面図
１ Ｐ型単結晶シリコン基板（半導体基板） ２ａ，２ｂ Ｎ型埋め込み領域 ３ａ，３ｂ Ｐ型埋め込み領域 ４ Ｐ型シリコンエピタキシャル層 ５ａ，５ｂ Ｎウェル領域 ６ Ｐ型分離領域（一導電型接合分離領域） ７ Ｐウェル領域 ８ シリコン酸化膜（絶縁膜） ９ａ，９ｂ ＣＭＯＳトランジスタ形成領域 １０ ＮＰＮトランジスタのベース形成領域 １１ コレクタコンタク形成領域 １２ コレクタウォール領域 １３ ベース領域 １４ シリコン酸化膜 １５ ゲート電極 １６ エミッタ電極 １７ 多結晶シリコン配線（導電膜からなる配線） １８ エミッタ領域 １９ａ ソース領域（逆導電型の絶縁ゲート型電界効果
トランジスタのソース領域） １９ｂ ドレイン領域（逆導電型の絶縁ゲート電界効果
トランジスタのドレイン領域） ２０ａ ソース領域（一導電型の絶縁ゲート型電界効果
トランジスタのソース領域） ２０ｂ ドレイン領域（一導電型の絶縁ゲート型電界効
果トランジスタのドレイン領域） ２１ 外部ベース領域 ２３，２４ 高濃度のＰ型拡散層（高濃度の一導電型拡
散層）
トランジスタのソース領域） １９ｂ ドレイン領域（逆導電型の絶縁ゲート電界効果
トランジスタのドレイン領域） ２０ａ ソース領域（一導電型の絶縁ゲート型電界効果
トランジスタのソース領域） ２０ｂ ドレイン領域（一導電型の絶縁ゲート型電界効
果トランジスタのドレイン領域） ２１ 外部ベース領域 ２３，２４ 高濃度のＰ型拡散層（高濃度の一導電型拡
散層）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8222 H01L 21/8249 H01L 21/768
Claims (1)
- 【請求項１】 半導体基板上にバイポーラトランジスタ
と相補型絶縁ゲート型電界効果トランジスタを形成する
半導体集積回路の製造方法において、前記半導体基板に
一導電型の接合分離領域を形成した後、前記バイポーラ
トランジスタの一導電型の活性ベース領域と前記接合分
離領域表面に高濃度の一導電型拡散層を同時に形成し、
然る後前記半導体基板上に導電膜を堆積して、該導電膜
からなる前記バイポーラトランジスタのエミッタ電極、
前記相補型絶縁ゲート型電界効果トランジスタのゲート
電極および少なくとも前記接合分離領域上をまたぐ配線
を同時に形成した後、一導電型の絶縁ゲート型電界効果
トランジスタの前記ゲート電極に対して自己整合的に形
成されるソース、ドレイン領域と前記接合分離領域表面
に高濃度の一導電型拡散層を同時に形成することを特徴
とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225830A JP3040211B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
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| JP3225830A JP3040211B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体集積回路の製造方法 |
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1991
- 1991-09-05 JP JP3225830A patent/JP3040211B2/ja not_active Expired - Fee Related
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