JP3351193B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特に半導体基板上にＤＭＯＳＦＥＴ
（Ｄｏｕｂｌｅ ｄｉｆｆｕｅｓｄ ＭＯＳＦＥＴ）を
有する半導体装置の製造方法、またはＤＭＯＳＦＥＴに
加えてバイポーラトランジスタもしくはＭＯＳＦＥＴの
少なくともどちらか一方を有する半導体装置の製造方法
に関するものである。
関するものであり、特に半導体基板上にＤＭＯＳＦＥＴ
（Ｄｏｕｂｌｅ ｄｉｆｆｕｅｓｄ ＭＯＳＦＥＴ）を
有する半導体装置の製造方法、またはＤＭＯＳＦＥＴに
加えてバイポーラトランジスタもしくはＭＯＳＦＥＴの
少なくともどちらか一方を有する半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】以下、特開平３−２０５８３２号公報等
に示されるような半導体基板上にＤＭＯＳＦＥＴを有す
る半導体装置の従来の製造方法について図面を参照しな
がら説明する。
に示されるような半導体基板上にＤＭＯＳＦＥＴを有す
る半導体装置の従来の製造方法について図面を参照しな
がら説明する。
【０００３】まず図７（ａ）に示すように、ドレインと
なるｎ型の半導体基板７０１の表面上に例えば多結晶シ
リコン等からなる絶縁ゲート７０２を形成する。次に図
７（ｂ）に示すように、絶縁ゲート７０２をマスクの一
部としてｐ型のボディ拡散層７０３を形成する。次に図
７（ｃ）に示すように絶縁ゲート７０２をマスクの一部
としてソース拡散層７０４及びドレインコンタクト拡散
層７０５を形成する。ここで、絶縁ゲート７０１の下
で、ボディ拡散層７０３とソース拡散層７０４の横方向
拡散の差の部分がチャネル部７０６となる。以上で全拡
散層の形成が終了し、この後各端子に電極を形成すれば
素子が完成する。
なるｎ型の半導体基板７０１の表面上に例えば多結晶シ
リコン等からなる絶縁ゲート７０２を形成する。次に図
７（ｂ）に示すように、絶縁ゲート７０２をマスクの一
部としてｐ型のボディ拡散層７０３を形成する。次に図
７（ｃ）に示すように絶縁ゲート７０２をマスクの一部
としてソース拡散層７０４及びドレインコンタクト拡散
層７０５を形成する。ここで、絶縁ゲート７０１の下
で、ボディ拡散層７０３とソース拡散層７０４の横方向
拡散の差の部分がチャネル部７０６となる。以上で全拡
散層の形成が終了し、この後各端子に電極を形成すれば
素子が完成する。
【０００４】なお、図７（ｄ）に示すようにドレインは
半導体基板７０１の下部から引き出す場合もあり、その
場合はドレインコンタクト拡散層７０５は半導体基板７
０１の裏面に全面に形成される。
半導体基板７０１の下部から引き出す場合もあり、その
場合はドレインコンタクト拡散層７０５は半導体基板７
０１の裏面に全面に形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来のＤＭＯＳＦＥＴを有する半導体装置の製造方法で
は、オン抵抗を低減すること及び寄生素子の動作を抑制
することの両立が困難であるという問題を有していた。
従来のＤＭＯＳＦＥＴを有する半導体装置の製造方法で
は、オン抵抗を低減すること及び寄生素子の動作を抑制
することの両立が困難であるという問題を有していた。
【０００６】すなわちＤＭＯＳＦＥＴの導通時のソース
−ドレイン間抵抗であるオン抵抗は低いことが望ましい
が、オン抵抗を下げるためにはチャネル部の抵抗を下げ
なくてはならない。そのためにはボディ拡散層の不純物
濃度を低くしなければならず、その場合、寄生素子（ソ
ース−ボディ−ドレインをエミッタ−ベース−コレクタ
とする寄生ＮＰＮトランジスタ）が動作する可能性があ
る。なぜならば、ＤＭＯＳＦＥＴの基板電流Ｉｓｕｂが
寄生素子のベース電流となるため、ボディ拡散層の不純
物濃度が低いと、微少な基板電流で寄生素子がオンする
可能性があるからである。
−ドレイン間抵抗であるオン抵抗は低いことが望ましい
が、オン抵抗を下げるためにはチャネル部の抵抗を下げ
なくてはならない。そのためにはボディ拡散層の不純物
濃度を低くしなければならず、その場合、寄生素子（ソ
ース−ボディ−ドレインをエミッタ−ベース−コレクタ
とする寄生ＮＰＮトランジスタ）が動作する可能性があ
る。なぜならば、ＤＭＯＳＦＥＴの基板電流Ｉｓｕｂが
寄生素子のベース電流となるため、ボディ拡散層の不純
物濃度が低いと、微少な基板電流で寄生素子がオンする
可能性があるからである。
【０００７】一方、寄生素子の動作を抑制するためにボ
ディ拡散層の不純物濃度を高くするとボディ拡散層の表
面付近のチャネル部の不純物濃度も高くなり、従ってオ
ン抵抗も大きくなってしまう。また、ボディ拡散層の不
純物濃度を上げたことにより、ＤＭＯＳＦＥＴのしきい
値電圧Ｖｔｈが高くなってしまうという欠点を有してい
た。
ディ拡散層の不純物濃度を高くするとボディ拡散層の表
面付近のチャネル部の不純物濃度も高くなり、従ってオ
ン抵抗も大きくなってしまう。また、ボディ拡散層の不
純物濃度を上げたことにより、ＤＭＯＳＦＥＴのしきい
値電圧Ｖｔｈが高くなってしまうという欠点を有してい
た。
【０００８】本発明は上記従来の問題点を解決するもの
で、ＤＭＯＳＦＥＴを有する半導体装置及びその製造方
法において、オン抵抗を低減しつつ寄生素子の動作を抑
制することを目的とする。
で、ＤＭＯＳＦＥＴを有する半導体装置及びその製造方
法において、オン抵抗を低減しつつ寄生素子の動作を抑
制することを目的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、下記に示す構成
を主なものとする。
めに本発明の半導体装置の製造方法は、下記に示す構成
を主なものとする。
【００１０】
【００１１】
【００１２】まず第１に、第１導電型の半導体基板上に
第１導電型の埋め込みボディ拡散層を形成する工程と、
半導体基板上に第２導電型のエピタキシャル層を形成す
る工程と、エピタキシャル層の表面上でエピタキシャル
層の中を拡散して表面にまで達した埋め込みボディ拡散
層と一部が接する絶縁ゲートを形成する工程と、絶縁ゲ
ートをマスクの一部として第１導電型の埋め込みボディ
拡散層の中に完全に含まれる第２導電型のソース拡散層
を形成する工程とを少なくとも有することを特徴とする
半導体装置の製造方法である。
第１導電型の埋め込みボディ拡散層を形成する工程と、
半導体基板上に第２導電型のエピタキシャル層を形成す
る工程と、エピタキシャル層の表面上でエピタキシャル
層の中を拡散して表面にまで達した埋め込みボディ拡散
層と一部が接する絶縁ゲートを形成する工程と、絶縁ゲ
ートをマスクの一部として第１導電型の埋め込みボディ
拡散層の中に完全に含まれる第２導電型のソース拡散層
を形成する工程とを少なくとも有することを特徴とする
半導体装置の製造方法である。
【００１３】
【００１４】
【００１５】第２に、第１導電型の半導体基板上に第２
導電型の埋め込みドレイン拡散層を形成する工程と、埋
め込みドレイン拡散層よりも不純物濃度が低くかつ拡散
速度の速い埋め込みドレイン拡散層と少なくとも一部が
重なりあう第１導電型の埋め込みボディ拡散層を形成す
る工程と、半導体基板上に第２導電型のエピタキシャル
層を形成する工程と、エピタキシャル層の表面上で一部
が埋め込みボディ拡散層と接する絶縁ゲートを形成する
工程と、絶縁ゲートをマスクの一部として第１導電型の
埋め込みボディ拡散層の中に完全に含まれる第２導電型
のソース拡散層を形成する工程とを少なくとも有するこ
とを特徴とする半導体装置の製造方法である。
導電型の埋め込みドレイン拡散層を形成する工程と、埋
め込みドレイン拡散層よりも不純物濃度が低くかつ拡散
速度の速い埋め込みドレイン拡散層と少なくとも一部が
重なりあう第１導電型の埋め込みボディ拡散層を形成す
る工程と、半導体基板上に第２導電型のエピタキシャル
層を形成する工程と、エピタキシャル層の表面上で一部
が埋め込みボディ拡散層と接する絶縁ゲートを形成する
工程と、絶縁ゲートをマスクの一部として第１導電型の
埋め込みボディ拡散層の中に完全に含まれる第２導電型
のソース拡散層を形成する工程とを少なくとも有するこ
とを特徴とする半導体装置の製造方法である。
【００１６】
【００１７】
【００１８】
【作用】本発明の請求項１の構成によると、埋め込みボ
ディ拡散層の基板表面のチャネル部付近の不純物濃度は
エピタキシャル層の中を拡散して表面に達しているた
め、埋め込みボディ拡散層内部よりも低くなる。そこ
で、オン抵抗を低減しつつ、埋め込みボディ拡散層内部
を高濃度に形成することができ、寄生素子のベース抵抗
を小さくし、この寄生素子がＤＭＯＳＦＥＴの微少な基
板電流により動作することを抑制することができる。従
ってオン抵抗を低減しつつ、寄生素子の動作の抑制がで
きる。
ディ拡散層の基板表面のチャネル部付近の不純物濃度は
エピタキシャル層の中を拡散して表面に達しているた
め、埋め込みボディ拡散層内部よりも低くなる。そこ
で、オン抵抗を低減しつつ、埋め込みボディ拡散層内部
を高濃度に形成することができ、寄生素子のベース抵抗
を小さくし、この寄生素子がＤＭＯＳＦＥＴの微少な基
板電流により動作することを抑制することができる。従
ってオン抵抗を低減しつつ、寄生素子の動作の抑制がで
きる。
【００１９】
【００２０】
【００２１】本発明の請求項２の構成によると、埋め込
みボディ拡散層の基板表面のチャネル部付近の不純物濃
度はエピタキシャル層の中を拡散して表面に達している
ため、埋め込みボディ拡散層内部よりも低くなる。そこ
で、オン抵抗を低減しつつ、埋め込みボディ拡散層内部
を高濃度に形成することができ、寄生素子のベース抵抗
を小さくし、この寄生素子がＤＭＯＳＦＥＴの微少な基
板電流により動作することを抑制することができる。従
ってオン抵抗を低減しつつ、寄生素子の動作の抑制がで
きる。さらに、エピタキシャル層と同一の導電型の埋め
込みドレイン拡散層はエピタキシャル層よりも不純物濃
度が高いために抵抗が低い。そこで、チャネル部を通過
したドレイン電流は高抵抗のエピタキシャル層よりも低
抵抗の埋め込みドレイン拡散層を流れる。従って、より
オン抵抗の低いＤＭＯＳＦＥＴを形成することができ
る。さらに、埋め込みボディ拡散層と埋め込みドレイン
拡散層の間にツェナダイオードが形成される。従って、
負荷等からの高圧のサージがツェナダイオードに吸収さ
れるために高いサージ耐性をもたせることができる。
みボディ拡散層の基板表面のチャネル部付近の不純物濃
度はエピタキシャル層の中を拡散して表面に達している
ため、埋め込みボディ拡散層内部よりも低くなる。そこ
で、オン抵抗を低減しつつ、埋め込みボディ拡散層内部
を高濃度に形成することができ、寄生素子のベース抵抗
を小さくし、この寄生素子がＤＭＯＳＦＥＴの微少な基
板電流により動作することを抑制することができる。従
ってオン抵抗を低減しつつ、寄生素子の動作の抑制がで
きる。さらに、エピタキシャル層と同一の導電型の埋め
込みドレイン拡散層はエピタキシャル層よりも不純物濃
度が高いために抵抗が低い。そこで、チャネル部を通過
したドレイン電流は高抵抗のエピタキシャル層よりも低
抵抗の埋め込みドレイン拡散層を流れる。従って、より
オン抵抗の低いＤＭＯＳＦＥＴを形成することができ
る。さらに、埋め込みボディ拡散層と埋め込みドレイン
拡散層の間にツェナダイオードが形成される。従って、
負荷等からの高圧のサージがツェナダイオードに吸収さ
れるために高いサージ耐性をもたせることができる。
【００２２】
【００２３】
【００２４】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２５】（実施例１）図１は本発明第１の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００２６】図１（ａ）に示すように比抵抗が例えば１
０〜２０Ω・ｃｍのＰ型の半導体基板１０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板１０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＮ
ＰＮバイポーラトランジスタの埋め込みコレクタ拡散層
１０２及びＰＮＰバイポーラトランジスタの埋め込み拡
散層１０３及びＰＭＯＳＦＥＴの埋め込み拡散層１０４
を形成する。次に、例えばホウ素を４０ｋｅＶ、８×１
０13／ｃｍ2の条件でイオン注入した後、半導体基板１
０１を例えば９００℃の温度下において３０分程度の熱
処理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ
拡散層１０５及びＰＮＰバイポーラトランジスタの埋め
込みコレクタ拡散層１０６及びＮＭＯＳＦＥＴの埋め込
み拡散層１０７及び素子間の分離のための埋め込み分離
拡散層１０８を形成する。
０〜２０Ω・ｃｍのＰ型の半導体基板１０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板１０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＮ
ＰＮバイポーラトランジスタの埋め込みコレクタ拡散層
１０２及びＰＮＰバイポーラトランジスタの埋め込み拡
散層１０３及びＰＭＯＳＦＥＴの埋め込み拡散層１０４
を形成する。次に、例えばホウ素を４０ｋｅＶ、８×１
０13／ｃｍ2の条件でイオン注入した後、半導体基板１
０１を例えば９００℃の温度下において３０分程度の熱
処理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ
拡散層１０５及びＰＮＰバイポーラトランジスタの埋め
込みコレクタ拡散層１０６及びＮＭＯＳＦＥＴの埋め込
み拡散層１０７及び素子間の分離のための埋め込み分離
拡散層１０８を形成する。
【００２７】次に図１（ｂ）に示すように、例えば比抵
抗が１Ω・ｃｍ、厚さが１．２μｍのＮ型エピタキシャ
ル層１０９を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板１０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層１１０及びＰＮＰバイポーラトランジス
タのコレクタ拡散層１１１及びＮＭＯＳＦＥＴのボディ
拡散層１１２を形成する。このときの熱処理によってＤ
ＭＯＳＦＥＴの埋め込みボディ拡散層１０５及びＰＮＰ
バイポーラトランジスタの埋め込みコレクタ拡散層１０
６及びＮＭＯＳＦＥＴの埋め込み拡散層１０７及び素子
間の分離のための埋め込み分離拡散層１０８はエピタキ
シャル層１０９の中を拡散し、表面にまで達する。ま
た、ウェル拡散層１１０は埋め込み分離拡散層１０８
と、ＮＭＯＳＦＥＴの埋め込み拡散層１０７はＮＭＯＳ
ＦＥＴのボディ拡散層１１２と、ＰＮＰバイポーラトラ
ンジスタの埋め込みコレクタ拡散層１０６はＰＮＰバイ
ポーラトランジスタのコレクタ拡散層１１１とそれぞれ
少なくとも一部がオーバーラップする。
抗が１Ω・ｃｍ、厚さが１．２μｍのＮ型エピタキシャ
ル層１０９を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板１０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層１１０及びＰＮＰバイポーラトランジス
タのコレクタ拡散層１１１及びＮＭＯＳＦＥＴのボディ
拡散層１１２を形成する。このときの熱処理によってＤ
ＭＯＳＦＥＴの埋め込みボディ拡散層１０５及びＰＮＰ
バイポーラトランジスタの埋め込みコレクタ拡散層１０
６及びＮＭＯＳＦＥＴの埋め込み拡散層１０７及び素子
間の分離のための埋め込み分離拡散層１０８はエピタキ
シャル層１０９の中を拡散し、表面にまで達する。ま
た、ウェル拡散層１１０は埋め込み分離拡散層１０８
と、ＮＭＯＳＦＥＴの埋め込み拡散層１０７はＮＭＯＳ
ＦＥＴのボディ拡散層１１２と、ＰＮＰバイポーラトラ
ンジスタの埋め込みコレクタ拡散層１０６はＰＮＰバイ
ポーラトランジスタのコレクタ拡散層１１１とそれぞれ
少なくとも一部がオーバーラップする。
【００２８】次に、図１（ｃ）に示すようにＮ型エピタ
キシャル層１０９の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜１１３を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層１１４を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層１１５を形成する。
キシャル層１０９の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜１１３を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層１１４を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層１１５を形成する。
【００２９】次に、図１（ｄ）に示すように厚さ１５ｎ
ｍ程度のゲート酸化膜１１６で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート１１７及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート１１８及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート１１９を形成する。次に、例えば砒素を４０ｋ
ｅＶ、１×１０16／ｃｍ2の条件でイオン注入し、ＤＭ
ＯＳＦＥＴのソース拡散層１２０及びドレインコンタク
ト拡散層１２１及びＮＰＮバイポーラトランジスタのエ
ミッタ拡散層１２２及びコレクタコンタクト拡散層１２
３及びＮＭＯＳＦＥＴのソース・ドレイン拡散層１２４
を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多結晶シリ
コンゲート１１７の下で埋め込みボディ拡散層１０５と
ソース拡散層１２０の横方向拡散距離の差の部分がチャ
ネル部１２５となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層１２６及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層１２７及び
コレクタコンタクト拡散層１２８及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層１２９を形成する。
ｍ程度のゲート酸化膜１１６で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート１１７及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート１１８及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート１１９を形成する。次に、例えば砒素を４０ｋ
ｅＶ、１×１０16／ｃｍ2の条件でイオン注入し、ＤＭ
ＯＳＦＥＴのソース拡散層１２０及びドレインコンタク
ト拡散層１２１及びＮＰＮバイポーラトランジスタのエ
ミッタ拡散層１２２及びコレクタコンタクト拡散層１２
３及びＮＭＯＳＦＥＴのソース・ドレイン拡散層１２４
を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多結晶シリ
コンゲート１１７の下で埋め込みボディ拡散層１０５と
ソース拡散層１２０の横方向拡散距離の差の部分がチャ
ネル部１２５となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層１２６及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層１２７及び
コレクタコンタクト拡散層１２８及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層１２９を形成する。
【００３０】次に、図１（ｅ）に示すように、例えば厚
さが０．７μｍ程度の保護膜１３０を形成し、各々の素
子に金属電極１３１を形成すると半導体装置が完成す
る。
さが０．７μｍ程度の保護膜１３０を形成し、各々の素
子に金属電極１３１を形成すると半導体装置が完成す
る。
【００３１】以上のように本実施例によれば、ＰＮ接合
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層１０５はエピタキシャル層１０９の中を
拡散して表面に達しているために、表面側ほど不純物濃
度が低くなっている。従って表面付近に形成されるチャ
ネル部１２５の不純物濃度は低くなり、オン抵抗を低減
することができる。一方、埋め込みボディ拡散層１０５
内部は不純物濃度がチャネル部１２５に比べて高いた
め、寄生素子のベース抵抗は低くなる。従って、ＤＭＯ
ＳＦＥＴのオン抵抗の低減と寄生素子の動作の抑制の両
立が可能となる。
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層１０５はエピタキシャル層１０９の中を
拡散して表面に達しているために、表面側ほど不純物濃
度が低くなっている。従って表面付近に形成されるチャ
ネル部１２５の不純物濃度は低くなり、オン抵抗を低減
することができる。一方、埋め込みボディ拡散層１０５
内部は不純物濃度がチャネル部１２５に比べて高いた
め、寄生素子のベース抵抗は低くなる。従って、ＤＭＯ
ＳＦＥＴのオン抵抗の低減と寄生素子の動作の抑制の両
立が可能となる。
【００３２】さらに本実施例においては、ＢｉＣＭＯＳ
プロセスに特別の工程の追加を必要としないままでＤＭ
ＯＳＦＥＴを形成できるため、バイポーラトランジスタ
やＭＯＳＦＥＴの特性に影響を与えることなく、かつ、
半導体装置の製造に要するコストを増すことなくＤＭＯ
ＳＦＥＴを形成することができ、しかもＤＭＯＳＦＥＴ
のオン抵抗の低減と寄生素子の動作の抑制を両立するこ
とができる。
プロセスに特別の工程の追加を必要としないままでＤＭ
ＯＳＦＥＴを形成できるため、バイポーラトランジスタ
やＭＯＳＦＥＴの特性に影響を与えることなく、かつ、
半導体装置の製造に要するコストを増すことなくＤＭＯ
ＳＦＥＴを形成することができ、しかもＤＭＯＳＦＥＴ
のオン抵抗の低減と寄生素子の動作の抑制を両立するこ
とができる。
【００３３】（実施例２）図２は本発明第２の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００３４】図２（ａ）に示すように比抵抗が例えば１
０〜２０Ω・ｃｍのＰ型の半導体基板２０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板２０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＮ
ＰＮバイポーラトランジスタの埋め込みコレクタ拡散層
２０２及びＰＮＰバイポーラトランジスタの埋め込み拡
散層２０３及びＰＭＯＳＦＥＴの埋め込み拡散層２０４
を形成する。次に、例えばホウ素を４０ｋｅＶ、８×１
０13／ｃｍ2の条件でイオン注入した後、半導体基板２
０１を例えば９００℃の温度下において３０分程度の熱
処理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ
拡散層２０５及びＰＮＰバイポーラトランジスタの埋め
込みコレクタ拡散層２０６及びＮＭＯＳＦＥＴの埋め込
み拡散層２０７及び素子間の分離のための埋め込み分離
拡散層２０８を形成する。
０〜２０Ω・ｃｍのＰ型の半導体基板２０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板２０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＮ
ＰＮバイポーラトランジスタの埋め込みコレクタ拡散層
２０２及びＰＮＰバイポーラトランジスタの埋め込み拡
散層２０３及びＰＭＯＳＦＥＴの埋め込み拡散層２０４
を形成する。次に、例えばホウ素を４０ｋｅＶ、８×１
０13／ｃｍ2の条件でイオン注入した後、半導体基板２
０１を例えば９００℃の温度下において３０分程度の熱
処理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ
拡散層２０５及びＰＮＰバイポーラトランジスタの埋め
込みコレクタ拡散層２０６及びＮＭＯＳＦＥＴの埋め込
み拡散層２０７及び素子間の分離のための埋め込み分離
拡散層２０８を形成する。
【００３５】次に図２（ｂ）に示すように、例えば比抵
抗が１Ω・ｃｍ、厚さが２．５μｍのＮ型エピタキシャ
ル層２０９を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板２０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層２１０及びＰＮＰバイポーラトランジス
タのコレクタ拡散層２１１及びＮＭＯＳＦＥＴのボディ
拡散層２１２を形成する。また、ウェル拡散層２１０は
埋め込み分離拡散層２０８と、ＮＭＯＳＦＥＴの埋め込
み拡散層２０７はＮＭＯＳＦＥＴのボディ拡散層２１２
と、ＰＮＰバイポーラトランジスタの埋め込みコレクタ
拡散層２０６はＰＮＰバイポーラトランジスタのコレク
タ拡散層２１１とそれぞれ少なくとも一部がオーバーラ
ップする。
抗が１Ω・ｃｍ、厚さが２．５μｍのＮ型エピタキシャ
ル層２０９を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板２０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層２１０及びＰＮＰバイポーラトランジス
タのコレクタ拡散層２１１及びＮＭＯＳＦＥＴのボディ
拡散層２１２を形成する。また、ウェル拡散層２１０は
埋め込み分離拡散層２０８と、ＮＭＯＳＦＥＴの埋め込
み拡散層２０７はＮＭＯＳＦＥＴのボディ拡散層２１２
と、ＰＮＰバイポーラトランジスタの埋め込みコレクタ
拡散層２０６はＰＮＰバイポーラトランジスタのコレク
タ拡散層２１１とそれぞれ少なくとも一部がオーバーラ
ップする。
【００３６】次に、図２（ｃ）に示すようにＮ型エピタ
キシャル層２０９の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜２１３を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層２１４を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層２１５を形成する。
キシャル層２０９の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜２１３を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層２１４を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層２１５を形成する。
【００３７】次に、図２（ｄ）に示すように厚さ１５ｎ
ｍ程度のゲート酸化膜２１６で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート２１７及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート２１８及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート２１９を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層２２０を形成する。ここ
で、ボディ拡散層２２０は埋め込みボディ拡散層２０５
と少なくとも一部がオーバーラップする。次に、例えば
砒素を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン
注入し、ＤＭＯＳＦＥＴのソース拡散層２２１及びドレ
インコンタクト拡散層２２２及びＮＰＮバイポーラトラ
ンジスタのエミッタ拡散層２２３及びコレクタコンタク
ト拡散層２２４及びＮＭＯＳＦＥＴのソース・ドレイン
拡散層２２５を形成する。ここで、ＤＭＯＳＦＥＴのＮ
型多結晶シリコンゲート２１７の下でボディ拡散層２２
０とソース拡散層２２１の横方向拡散距離の差の部分が
チャネル部２２６となる。次に、例えばフッ化ホウ素を
４０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのボディコンタクト拡散層２２７及
びＰＮＰバイポーラトランジスタのエミッタ拡散層２２
８及びコレクタコンタクト拡散層２２９及びＰＭＯＳＦ
ＥＴのソース・ドレイン拡散層２３０を形成する。
ｍ程度のゲート酸化膜２１６で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート２１７及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート２１８及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート２１９を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層２２０を形成する。ここ
で、ボディ拡散層２２０は埋め込みボディ拡散層２０５
と少なくとも一部がオーバーラップする。次に、例えば
砒素を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン
注入し、ＤＭＯＳＦＥＴのソース拡散層２２１及びドレ
インコンタクト拡散層２２２及びＮＰＮバイポーラトラ
ンジスタのエミッタ拡散層２２３及びコレクタコンタク
ト拡散層２２４及びＮＭＯＳＦＥＴのソース・ドレイン
拡散層２２５を形成する。ここで、ＤＭＯＳＦＥＴのＮ
型多結晶シリコンゲート２１７の下でボディ拡散層２２
０とソース拡散層２２１の横方向拡散距離の差の部分が
チャネル部２２６となる。次に、例えばフッ化ホウ素を
４０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのボディコンタクト拡散層２２７及
びＰＮＰバイポーラトランジスタのエミッタ拡散層２２
８及びコレクタコンタクト拡散層２２９及びＰＭＯＳＦ
ＥＴのソース・ドレイン拡散層２３０を形成する。
【００３８】次に、図２（ｅ）に示すように、例えば厚
さが０．７μｍ程度の保護膜２３１を形成し、各々の素
子に金属電極２３２を形成すると半導体装置が完成す
る。
さが０．７μｍ程度の保護膜２３１を形成し、各々の素
子に金属電極２３２を形成すると半導体装置が完成す
る。
【００３９】以上のように本実施例によれば、ＰＮ接合
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層２０５とボディ拡散層２２０の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部２２６の不純物濃度は殆どボディ拡散
層２２０により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層２０５または埋め込
みボディ拡散層２０５とボディ拡散層２２０の和とな
る。ここで、埋め込みボディ拡散層２０５よりもボディ
拡散層２２０の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層２０５とボディ拡散層２２０の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部２２６の不純物濃度は殆どボディ拡散
層２２０により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層２０５または埋め込
みボディ拡散層２０５とボディ拡散層２２０の和とな
る。ここで、埋め込みボディ拡散層２０５よりもボディ
拡散層２２０の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
【００４０】さらに本実施例においては、従来のＢｉＣ
ＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに比べると、ＤＭ
ＯＳＦＥＴの埋め込みボディ拡散層２０５の形成を、Ｂ
ｉＣＭＯＳプロセスの半導体基板２０１と同一の導電型
の埋め込み拡散層２０６〜２０８の形成と同時に行なう
ため、ＢｉＣＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに特
別の工程の追加を必要としない。従って、バイポーラト
ランジスタやＭＯＳＦＥＴの特性に影響を与えることな
く、かつ、半導体装置の製造に要するコストを増すこと
なくＤＭＯＳＦＥＴのオン抵抗の低減と寄生素子の動作
を抑制を両立することができる。
ＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに比べると、ＤＭ
ＯＳＦＥＴの埋め込みボディ拡散層２０５の形成を、Ｂ
ｉＣＭＯＳプロセスの半導体基板２０１と同一の導電型
の埋め込み拡散層２０６〜２０８の形成と同時に行なう
ため、ＢｉＣＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに特
別の工程の追加を必要としない。従って、バイポーラト
ランジスタやＭＯＳＦＥＴの特性に影響を与えることな
く、かつ、半導体装置の製造に要するコストを増すこと
なくＤＭＯＳＦＥＴのオン抵抗の低減と寄生素子の動作
を抑制を両立することができる。
【００４１】（実施例３）図３は本発明第３の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００４２】図３（ａ）に示すように比抵抗が例えば１
０〜２０Ω・ｃｍのＰ型の半導体基板３０１に、例えば
燐を１８０ｋｅＶ、２×１０11／ｃｍ2の条件でイオン
注入し、さらにホウ素を１５０ｋｅＶ、２×１０12／ｃ
ｍ2の条件でイオン注入する。その後、例えば１１００
℃の温度下において１００分程度の熱処理を行うことに
よりＤＭＯＳＦＥＴのドレイン拡散層３０２及びＮＰＮ
バイポーラトランジスタのコレクタ拡散層３０３及びＰ
ＮＰバイポーラトランジスタの分離拡散層３０４及びＰ
ＭＯＳＦＥＴのボディ拡散層３０５及びＰＮＰバイポー
ラトランジスタのコレクタ拡散層３０６及びＮＭＯＳＦ
ＥＴのボディ拡散層３０７及び素子分離のためのウェル
拡散層３０８を形成する。
０〜２０Ω・ｃｍのＰ型の半導体基板３０１に、例えば
燐を１８０ｋｅＶ、２×１０11／ｃｍ2の条件でイオン
注入し、さらにホウ素を１５０ｋｅＶ、２×１０12／ｃ
ｍ2の条件でイオン注入する。その後、例えば１１００
℃の温度下において１００分程度の熱処理を行うことに
よりＤＭＯＳＦＥＴのドレイン拡散層３０２及びＮＰＮ
バイポーラトランジスタのコレクタ拡散層３０３及びＰ
ＮＰバイポーラトランジスタの分離拡散層３０４及びＰ
ＭＯＳＦＥＴのボディ拡散層３０５及びＰＮＰバイポー
ラトランジスタのコレクタ拡散層３０６及びＮＭＯＳＦ
ＥＴのボディ拡散層３０７及び素子分離のためのウェル
拡散層３０８を形成する。
【００４３】次に、図３（ｂ）に示すように半導体基板
３０１の上に選択酸化法などを用いて厚さ３５０ｎｍ程
度の熱酸化膜３０９を形成する。次に、例えばホウ素を
３０ｋｅＶ、１．２×１０13／ｃｍ2の条件でイオン注
入し、ＮＰＮバイポーラトランジスタの真性ベース拡散
層３１０を形成する。次に、例えば燐を１５０ｋｅＶ、
１．２２×１０13／ｃｍ2の条件でイオン注入し、ＰＮ
Ｐバイポーラトランジスタの真性ベース拡散層３１１を
形成する。
３０１の上に選択酸化法などを用いて厚さ３５０ｎｍ程
度の熱酸化膜３０９を形成する。次に、例えばホウ素を
３０ｋｅＶ、１．２×１０13／ｃｍ2の条件でイオン注
入し、ＮＰＮバイポーラトランジスタの真性ベース拡散
層３１０を形成する。次に、例えば燐を１５０ｋｅＶ、
１．２２×１０13／ｃｍ2の条件でイオン注入し、ＰＮ
Ｐバイポーラトランジスタの真性ベース拡散層３１１を
形成する。
【００４４】次に、図３（ｃ）に示すように厚さ１５ｎ
ｍ程度のゲート酸化膜３１２で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート３１３及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート３１４及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート３１５を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層３１６を形成する。次
に、例えばホウ素を５００ｋｅＶ、５×１０14／ｃｍ2
の条件でイオン注入し、ＤＭＯＳＦＥＴの埋め込みボデ
ィ拡散層３１７を形成する。ここで、ボディ拡散層３１
６は埋め込みボディ拡散層３１７と少なくとも一部がオ
ーバーラップする。
ｍ程度のゲート酸化膜３１２で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート３１３及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート３１４及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート３１５を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層３１６を形成する。次
に、例えばホウ素を５００ｋｅＶ、５×１０14／ｃｍ2
の条件でイオン注入し、ＤＭＯＳＦＥＴの埋め込みボデ
ィ拡散層３１７を形成する。ここで、ボディ拡散層３１
６は埋め込みボディ拡散層３１７と少なくとも一部がオ
ーバーラップする。
【００４５】次に図３（ｄ）に示すように、例えば砒素
を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのソース拡散層３１８及びドレイン
コンタクト拡散層３１９及びＮＰＮバイポーラトランジ
スタのエミッタ拡散層３２０及びコレクタコンタクト拡
散層３２１及びＮＭＯＳＦＥＴのソース・ドレイン拡散
層３２２を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多
結晶シリコンゲート３１３の下でボディ拡散層３１６と
ソース拡散層３１８の横方向拡散距離の差の部分がチャ
ネル部３２３となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層３２４及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層３２５及び
コレクタコンタクト拡散層３２６及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層３２７を形成する。
を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのソース拡散層３１８及びドレイン
コンタクト拡散層３１９及びＮＰＮバイポーラトランジ
スタのエミッタ拡散層３２０及びコレクタコンタクト拡
散層３２１及びＮＭＯＳＦＥＴのソース・ドレイン拡散
層３２２を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多
結晶シリコンゲート３１３の下でボディ拡散層３１６と
ソース拡散層３１８の横方向拡散距離の差の部分がチャ
ネル部３２３となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層３２４及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層３２５及び
コレクタコンタクト拡散層３２６及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層３２７を形成する。
【００４６】次に、図３（ｅ）に示すように、例えば厚
さが０．７μｍ程度の保護膜３２８を形成し、各々の素
子に金属電極３２９を形成すると半導体装置が完成す
る。
さが０．７μｍ程度の保護膜３２８を形成し、各々の素
子に金属電極３２９を形成すると半導体装置が完成す
る。
【００４７】以上のように本実施例によれば、ＰＮ接合
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層３１７とボディ拡散層３１６の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部３２３の不純物濃度は殆どボディ拡散
層３１６により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層３１７または埋め込
みボディ拡散層３１７とボディ拡散層３１６の和とな
る。ここで、埋め込みボディ拡散層３１７よりもボディ
拡散層３１６の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層３１７とボディ拡散層３１６の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部３２３の不純物濃度は殆どボディ拡散
層３１６により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層３１７または埋め込
みボディ拡散層３１７とボディ拡散層３１６の和とな
る。ここで、埋め込みボディ拡散層３１７よりもボディ
拡散層３１６の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
【００４８】さらに、本実施例においては、エピタキシ
ャル層の形成を必要としない。従来、ＤＭＯＳＦＥＴの
オン抵抗を減少させるため、また、ＢｉＣＭＯＳプロセ
スと同時にＤＭＯＳＦＥＴを形成する際には素子分離の
ためにエピタキシャル層は必要であったが、本実施例に
おいてはＤＭＯＳＦＥＴに埋め込みボディ拡散層３１７
を形成しているためにオン抵抗を低減させることがで
き、素子分離も行っているのでエピタキシャル層は不要
である。従って、半導体装置の製造に要するコストを増
すことはなく、しかも、バイポーラトランジスタやＭＯ
ＳＦＥＴの特性に影響を与えることもない。
ャル層の形成を必要としない。従来、ＤＭＯＳＦＥＴの
オン抵抗を減少させるため、また、ＢｉＣＭＯＳプロセ
スと同時にＤＭＯＳＦＥＴを形成する際には素子分離の
ためにエピタキシャル層は必要であったが、本実施例に
おいてはＤＭＯＳＦＥＴに埋め込みボディ拡散層３１７
を形成しているためにオン抵抗を低減させることがで
き、素子分離も行っているのでエピタキシャル層は不要
である。従って、半導体装置の製造に要するコストを増
すことはなく、しかも、バイポーラトランジスタやＭＯ
ＳＦＥＴの特性に影響を与えることもない。
【００４９】なお、本実施例においては埋め込みボディ
拡散層３１７の形成をボディ拡散層３１６の形成後に行
ったが、この工程はいつ行ってもよい。
拡散層３１７の形成をボディ拡散層３１６の形成後に行
ったが、この工程はいつ行ってもよい。
【００５０】（実施例４）図４は本発明第４の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００５１】図４（ａ）に示すように比抵抗が例えば１
０〜２０Ω・ｃｍのＰ型の半導体基板４０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板４０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＤ
ＭＯＳＦＥＴの埋め込みドレイン拡散層４０２及びＮＰ
Ｎバイポーラトランジスタの埋め込みコレクタ拡散層４
０３及びＰＮＰバイポーラトランジスタの埋め込み拡散
層４０４及びＰＭＯＳＦＥＴの埋め込み拡散層４０５を
形成する。次に、例えばホウ素を４０ｋｅＶ、８×１０
13／ｃｍ2の条件でイオン注入した後、半導体基板４０
１を例えば９００℃の温度下において３０分程度の熱処
理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ拡
散層４０６及びＰＮＰバイポーラトランジスタの埋め込
みコレクタ拡散層４０７及びＮＭＯＳＦＥＴの埋め込み
拡散層４０８及び素子間の分離のための埋め込み分離拡
散層４０９を形成する。
０〜２０Ω・ｃｍのＰ型の半導体基板４０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板４０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＤ
ＭＯＳＦＥＴの埋め込みドレイン拡散層４０２及びＮＰ
Ｎバイポーラトランジスタの埋め込みコレクタ拡散層４
０３及びＰＮＰバイポーラトランジスタの埋め込み拡散
層４０４及びＰＭＯＳＦＥＴの埋め込み拡散層４０５を
形成する。次に、例えばホウ素を４０ｋｅＶ、８×１０
13／ｃｍ2の条件でイオン注入した後、半導体基板４０
１を例えば９００℃の温度下において３０分程度の熱処
理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ拡
散層４０６及びＰＮＰバイポーラトランジスタの埋め込
みコレクタ拡散層４０７及びＮＭＯＳＦＥＴの埋め込み
拡散層４０８及び素子間の分離のための埋め込み分離拡
散層４０９を形成する。
【００５２】次に図４（ｂ）に示すように、例えば比抵
抗が１Ω・ｃｍ、厚さが１．２μｍのＮ型エピタキシャ
ル層４１０を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板４０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層４１１及びＰＮＰバイポーラトランジス
タのコレクタ拡散層４１２及びＮＭＯＳＦＥＴのボディ
拡散層４１３を形成する。このときの熱処理によってＤ
ＭＯＳＦＥＴの埋め込みボディ拡散層４０６及びＰＮＰ
バイポーラトランジスタの埋め込みコレクタ拡散層４０
７及びＮＭＯＳＦＥＴの埋め込み拡散層４０８及び素子
間の分離のための埋め込み分離拡散層４０９はエピタキ
シャル層４１０の中を拡散し、表面にまで達する。ま
た、ウェル拡散層４１１は埋め込み分離拡散層４０９
と、ＮＭＯＳＦＥＴの埋め込み拡散層４０８はＮＭＯＳ
ＦＥＴのボディ拡散層４１３と、ＰＮＰバイポーラトラ
ンジスタの埋め込みコレクタ拡散層４０７はＰＮＰバイ
ポーラトランジスタのコレクタ拡散層４１２とそれぞれ
少なくとも一部がオーバーラップする。さらに、このと
きの熱処理において、ホウ素は砒素よりも拡散速度が速
いために埋め込みボディ拡散層４０６は埋め込みドレイ
ン拡散層４０２よりもより上方に拡散する。さらに、埋
め込みボディ拡散層４０６は埋め込みドレイン拡散層４
０２よりも不純物濃度が低いために埋め込みボディ拡散
層４０６は埋め込みドレイン拡散層４０２により分断さ
れる。
抗が１Ω・ｃｍ、厚さが１．２μｍのＮ型エピタキシャ
ル層４１０を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板４０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層４１１及びＰＮＰバイポーラトランジス
タのコレクタ拡散層４１２及びＮＭＯＳＦＥＴのボディ
拡散層４１３を形成する。このときの熱処理によってＤ
ＭＯＳＦＥＴの埋め込みボディ拡散層４０６及びＰＮＰ
バイポーラトランジスタの埋め込みコレクタ拡散層４０
７及びＮＭＯＳＦＥＴの埋め込み拡散層４０８及び素子
間の分離のための埋め込み分離拡散層４０９はエピタキ
シャル層４１０の中を拡散し、表面にまで達する。ま
た、ウェル拡散層４１１は埋め込み分離拡散層４０９
と、ＮＭＯＳＦＥＴの埋め込み拡散層４０８はＮＭＯＳ
ＦＥＴのボディ拡散層４１３と、ＰＮＰバイポーラトラ
ンジスタの埋め込みコレクタ拡散層４０７はＰＮＰバイ
ポーラトランジスタのコレクタ拡散層４１２とそれぞれ
少なくとも一部がオーバーラップする。さらに、このと
きの熱処理において、ホウ素は砒素よりも拡散速度が速
いために埋め込みボディ拡散層４０６は埋め込みドレイ
ン拡散層４０２よりもより上方に拡散する。さらに、埋
め込みボディ拡散層４０６は埋め込みドレイン拡散層４
０２よりも不純物濃度が低いために埋め込みボディ拡散
層４０６は埋め込みドレイン拡散層４０２により分断さ
れる。
【００５３】次に、図４（ｃ）に示すようにＮ型エピタ
キシャル層４１０の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜４１４を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層４１５を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層４１６を形成する。
キシャル層４１０の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜４１４を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層４１５を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層４１６を形成する。
【００５４】次に、図４（ｄ）に示すように厚さ１５ｎ
ｍ程度のゲート酸化膜４１７で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート４１８及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート４１９及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート４２０を形成する。次に、例えば砒素を４０ｋ
ｅＶ、１×１０16／ｃｍ2の条件でイオン注入し、ＤＭ
ＯＳＦＥＴのソース拡散層４２１及びドレインコンタク
ト拡散層４２２及びＮＰＮバイポーラトランジスタのエ
ミッタ拡散層４２３及びコレクタコンタクト拡散層４２
４及びＮＭＯＳＦＥＴのソース・ドレイン拡散層４２５
を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多結晶シリ
コンゲート４１８の下で埋め込みボディ拡散層４０６と
ソース拡散層４２１の横方向拡散距離の差の部分がチャ
ネル部４２６となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層４２７及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層４２８及び
コレクタコンタクト拡散層４２９及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層４３０を形成する。
ｍ程度のゲート酸化膜４１７で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート４１８及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート４１９及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート４２０を形成する。次に、例えば砒素を４０ｋ
ｅＶ、１×１０16／ｃｍ2の条件でイオン注入し、ＤＭ
ＯＳＦＥＴのソース拡散層４２１及びドレインコンタク
ト拡散層４２２及びＮＰＮバイポーラトランジスタのエ
ミッタ拡散層４２３及びコレクタコンタクト拡散層４２
４及びＮＭＯＳＦＥＴのソース・ドレイン拡散層４２５
を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多結晶シリ
コンゲート４１８の下で埋め込みボディ拡散層４０６と
ソース拡散層４２１の横方向拡散距離の差の部分がチャ
ネル部４２６となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層４２７及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層４２８及び
コレクタコンタクト拡散層４２９及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層４３０を形成する。
【００５５】次に、図４（ｅ）に示すように、例えば厚
さが０．７μｍ程度の保護膜４３１を形成し、各々の素
子に金属電極４３２を形成すると半導体装置が完成す
る。
さが０．７μｍ程度の保護膜４３１を形成し、各々の素
子に金属電極４３２を形成すると半導体装置が完成す
る。
【００５６】以上のように本実施例によれば、ＰＮ接合
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層４０６はエピタキシャル層４１０の中を
拡散して表面に達しているために、表面側ほど不純物濃
度が低くなっている。従って表面付近に形成されるチャ
ネル部４２６の不純物濃度は低くなり、オン抵抗を低減
することができる。一方、埋め込みボディ拡散層４０６
内部は不純物濃度がチャネル部４２６に比べて高いた
め、寄生素子のベース抵抗は低くなる。従って、ＤＭＯ
ＳＦＥＴのオン抵抗の低減と寄生素子の動作の抑制の両
立が可能となる。
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層４０６はエピタキシャル層４１０の中を
拡散して表面に達しているために、表面側ほど不純物濃
度が低くなっている。従って表面付近に形成されるチャ
ネル部４２６の不純物濃度は低くなり、オン抵抗を低減
することができる。一方、埋め込みボディ拡散層４０６
内部は不純物濃度がチャネル部４２６に比べて高いた
め、寄生素子のベース抵抗は低くなる。従って、ＤＭＯ
ＳＦＥＴのオン抵抗の低減と寄生素子の動作の抑制の両
立が可能となる。
【００５７】さらに本実施例においては、ＢｉＣＭＯＳ
プロセスに特別の工程の追加を必要としないままでＤＭ
ＯＳＦＥＴを形成できるため、バイポーラトランジスタ
やＭＯＳＦＥＴの特性に影響を与えることなく、かつ、
半導体装置の製造に要するコストを増すことなくＤＭＯ
ＳＦＥＴを形成することができ、しかもＤＭＯＳＦＥＴ
のオン抵抗の低減と寄生素子の動作の抑制を両立するこ
とができる。
プロセスに特別の工程の追加を必要としないままでＤＭ
ＯＳＦＥＴを形成できるため、バイポーラトランジスタ
やＭＯＳＦＥＴの特性に影響を与えることなく、かつ、
半導体装置の製造に要するコストを増すことなくＤＭＯ
ＳＦＥＴを形成することができ、しかもＤＭＯＳＦＥＴ
のオン抵抗の低減と寄生素子の動作の抑制を両立するこ
とができる。
【００５８】また本実施例においては、半導体基板４０
１と同一の導電型の埋め込みドレイン拡散層４０２は半
導体基板４０１よりも不純物濃度が高いために抵抗が低
い。そこで、チャネル部４２６を通過したドレイン電流
は高抵抗の半導体基板４０１よりも低抵抗の埋め込みド
レイン拡散層４０２を流れる。従って、よりオン抵抗の
低いＤＭＯＳＦＥＴを形成することができる。
１と同一の導電型の埋め込みドレイン拡散層４０２は半
導体基板４０１よりも不純物濃度が高いために抵抗が低
い。そこで、チャネル部４２６を通過したドレイン電流
は高抵抗の半導体基板４０１よりも低抵抗の埋め込みド
レイン拡散層４０２を流れる。従って、よりオン抵抗の
低いＤＭＯＳＦＥＴを形成することができる。
【００５９】さらに本実施例においては、埋め込みボデ
ィ拡散層４０６と埋め込みドレイン拡散層４０２の間に
ツェナダイオードが形成される。従って、負荷等からの
高圧のサージがツェナダイオードに吸収されるために高
いサージ耐性をもたせることができる。
ィ拡散層４０６と埋め込みドレイン拡散層４０２の間に
ツェナダイオードが形成される。従って、負荷等からの
高圧のサージがツェナダイオードに吸収されるために高
いサージ耐性をもたせることができる。
【００６０】（実施例５）図５は本発明第５の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００６１】図５（ａ）に示すように比抵抗が例えば１
０〜２０Ω・ｃｍのＰ型の半導体基板５０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板５０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＤ
ＭＯＳＦＥＴの埋め込みドレイン拡散層５０２及びＮＰ
Ｎバイポーラトランジスタの埋め込みコレクタ拡散層５
０３及びＰＮＰバイポーラトランジスタの埋め込み拡散
層５０４及びＰＭＯＳＦＥＴの埋め込み拡散層５０５を
形成する。次に、例えばホウ素を４０ｋｅＶ、８×１０
13／ｃｍ2の条件でイオン注入した後、半導体基板５０
１を例えば９００℃の温度下において３０分程度の熱処
理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ拡
散層５０６及びＰＮＰバイポーラトランジスタの埋め込
みコレクタ拡散層５０７及びＮＭＯＳＦＥＴの埋め込み
拡散層５０８及び素子間の分離のための埋め込み分離拡
散層５０９を形成する。
０〜２０Ω・ｃｍのＰ型の半導体基板５０１に、例えば
砒素を４０ｋｅＶ、５×１０14／ｃｍ2の条件でイオン
注入した後、半導体基板５０１を例えば１１００℃の温
度下において１００分程度の熱処理を行うことによりＤ
ＭＯＳＦＥＴの埋め込みドレイン拡散層５０２及びＮＰ
Ｎバイポーラトランジスタの埋め込みコレクタ拡散層５
０３及びＰＮＰバイポーラトランジスタの埋め込み拡散
層５０４及びＰＭＯＳＦＥＴの埋め込み拡散層５０５を
形成する。次に、例えばホウ素を４０ｋｅＶ、８×１０
13／ｃｍ2の条件でイオン注入した後、半導体基板５０
１を例えば９００℃の温度下において３０分程度の熱処
理を行うことによりＤＭＯＳＦＥＴの埋め込みボディ拡
散層５０６及びＰＮＰバイポーラトランジスタの埋め込
みコレクタ拡散層５０７及びＮＭＯＳＦＥＴの埋め込み
拡散層５０８及び素子間の分離のための埋め込み分離拡
散層５０９を形成する。
【００６２】次に図５（ｂ）に示すように、例えば比抵
抗が１Ω・ｃｍ、厚さが２．５μｍのＮ型エピタキシャ
ル層５１０を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板５０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層５１１及びＰＮＰバイポーラトランジス
タのコレクタ拡散層５１２及びＮＭＯＳＦＥＴのボディ
拡散層５１３を形成する。
抗が１Ω・ｃｍ、厚さが２．５μｍのＮ型エピタキシャ
ル層５１０を形成する。次に、例えばホウ素を１５０ｋ
ｅＶ、２×１０12／ｃｍ2の条件でイオン注入した後、
半導体基板５０１を例えば１１００℃の温度下において
１００分程度の熱処理を行うことにより素子分離のため
のウエル拡散層５１１及びＰＮＰバイポーラトランジス
タのコレクタ拡散層５１２及びＮＭＯＳＦＥＴのボディ
拡散層５１３を形成する。
【００６３】また、ウェル拡散層５１１は埋め込み分離
拡散層５０９と、ＮＭＯＳＦＥＴの埋め込み拡散層５０
８はＮＭＯＳＦＥＴのボディ拡散層５１３と、ＰＮＰバ
イポーラトランジスタの埋め込みコレクタ拡散層５０７
はＰＮＰバイポーラトランジスタのコレクタ拡散層５１
２とそれぞれ少なくとも一部がオーバーラップする。さ
らに、このときの熱処理において、ホウ素は砒素よりも
拡散速度が速いために埋め込みボディ拡散層５０６は埋
め込みドレイン拡散層５０２よりもより上方に拡散す
る。さらに、埋め込みボディ拡散層５０６は埋め込みド
レイン拡散層５０２よりも不純物濃度が低いために埋め
込みボディ拡散層５０６は埋め込みドレイン拡散層５０
２により分断される。
拡散層５０９と、ＮＭＯＳＦＥＴの埋め込み拡散層５０
８はＮＭＯＳＦＥＴのボディ拡散層５１３と、ＰＮＰバ
イポーラトランジスタの埋め込みコレクタ拡散層５０７
はＰＮＰバイポーラトランジスタのコレクタ拡散層５１
２とそれぞれ少なくとも一部がオーバーラップする。さ
らに、このときの熱処理において、ホウ素は砒素よりも
拡散速度が速いために埋め込みボディ拡散層５０６は埋
め込みドレイン拡散層５０２よりもより上方に拡散す
る。さらに、埋め込みボディ拡散層５０６は埋め込みド
レイン拡散層５０２よりも不純物濃度が低いために埋め
込みボディ拡散層５０６は埋め込みドレイン拡散層５０
２により分断される。
【００６４】次に、図５（ｃ）に示すようにＮ型エピタ
キシャル層５１０の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜５１４を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層５１５を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層５１６を形成する。
キシャル層５１０の上に、選択酸化法などを用いて厚さ
３５０ｎｍ程度の熱酸化膜５１４を形成する。次に、例
えばホウ素を３０ｋｅＶ、１．２×１０13／ｃｍ2の条
件でイオン注入し、ＮＰＮバイポーラトランジスタの真
性ベース拡散層５１５を形成する。次に、例えば燐を１
５０ｋｅＶ、１．２２×１０13／ｃｍ2の条件でイオン
注入し、ＰＮＰバイポーラトランジスタの真性ベース拡
散層５１６を形成する。
【００６５】次に、図５（ｄ）に示すように厚さ１５ｎ
ｍ程度のゲート酸化膜５１７で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート５１８及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート５１９及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート５２０を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層５２１を形成する。ここ
で、ボディ拡散層５２１は埋め込みボディ拡散層５０６
と少なくとも一部がオーバーラップする。次に、例えば
砒素を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン
注入し、ＤＭＯＳＦＥＴのソース拡散層５２２及びドレ
インコンタクト拡散層５２３及びＮＰＮバイポーラトラ
ンジスタのエミッタ拡散層５２４及びコレクタコンタク
ト拡散層５２５及びＮＭＯＳＦＥＴのソース・ドレイン
拡散層５２６を形成する。ここで、ＤＭＯＳＦＥＴのＮ
型多結晶シリコンゲート５１８の下でボディ拡散層５２
１とソース拡散層５２２の横方向拡散距離の差の部分が
チャネル部５２７となる。次に、例えばフッ化ホウ素を
４０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのボディコンタクト拡散層５２８及
びＰＮＰバイポーラトランジスタのエミッタ拡散層５２
９及びコレクタコンタクト拡散層５３０及びＰＭＯＳＦ
ＥＴのソース・ドレイン拡散層５３１を形成する。
ｍ程度のゲート酸化膜５１７で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート５１８及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート５１９及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート５２０を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層５２１を形成する。ここ
で、ボディ拡散層５２１は埋め込みボディ拡散層５０６
と少なくとも一部がオーバーラップする。次に、例えば
砒素を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン
注入し、ＤＭＯＳＦＥＴのソース拡散層５２２及びドレ
インコンタクト拡散層５２３及びＮＰＮバイポーラトラ
ンジスタのエミッタ拡散層５２４及びコレクタコンタク
ト拡散層５２５及びＮＭＯＳＦＥＴのソース・ドレイン
拡散層５２６を形成する。ここで、ＤＭＯＳＦＥＴのＮ
型多結晶シリコンゲート５１８の下でボディ拡散層５２
１とソース拡散層５２２の横方向拡散距離の差の部分が
チャネル部５２７となる。次に、例えばフッ化ホウ素を
４０ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのボディコンタクト拡散層５２８及
びＰＮＰバイポーラトランジスタのエミッタ拡散層５２
９及びコレクタコンタクト拡散層５３０及びＰＭＯＳＦ
ＥＴのソース・ドレイン拡散層５３１を形成する。
【００６６】次に、図５（ｅ）に示すように、例えば厚
さが０．７μｍ程度の保護膜５３２を形成し、各々の素
子に金属電極５３３を形成すると半導体装置が完成す
る。
さが０．７μｍ程度の保護膜５３２を形成し、各々の素
子に金属電極５３３を形成すると半導体装置が完成す
る。
【００６７】以上のように本実施例によれば、ＰＮ接合
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層５０６とボディ拡散層５２１の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部５２７の不純物濃度は殆どボディ拡散
層５２１により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層５０６または埋め込
みボディ拡散層５０６とボディ拡散層５２１の和とな
る。ここで、埋め込みボディ拡散層５０６よりもボディ
拡散層５２１の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層５０６とボディ拡散層５２１の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部５２７の不純物濃度は殆どボディ拡散
層５２１により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層５０６または埋め込
みボディ拡散層５０６とボディ拡散層５２１の和とな
る。ここで、埋め込みボディ拡散層５０６よりもボディ
拡散層５２１の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
【００６８】さらに本実施例においては、従来のＢｉＣ
ＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに比べると、ＤＭ
ＯＳＦＥＴの埋め込みボディ拡散層５０６の形成を、Ｂ
ｉＣＭＯＳプロセスの半導体基板５０１と同一の導電型
の埋め込み拡散層５０７〜５０９の形成と同時に行なう
ため、ＢｉＣＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに特
別の工程の追加を必要としない。従って、バイポーラト
ランジスタやＭＯＳＦＥＴの特性に影響を与えることな
く、かつ、半導体装置の製造に要するコストを増すこと
なくＤＭＯＳＦＥＴのオン抵抗の低減と寄生素子の動作
を抑制を両立することができる。
ＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに比べると、ＤＭ
ＯＳＦＥＴの埋め込みボディ拡散層５０６の形成を、Ｂ
ｉＣＭＯＳプロセスの半導体基板５０１と同一の導電型
の埋め込み拡散層５０７〜５０９の形成と同時に行なう
ため、ＢｉＣＭＯＳ＋ＤＭＯＳＦＥＴ形成プロセスに特
別の工程の追加を必要としない。従って、バイポーラト
ランジスタやＭＯＳＦＥＴの特性に影響を与えることな
く、かつ、半導体装置の製造に要するコストを増すこと
なくＤＭＯＳＦＥＴのオン抵抗の低減と寄生素子の動作
を抑制を両立することができる。
【００６９】また本実施例においては、半導体基板５０
１と同一の導電型の埋め込みドレイン拡散層５０２は半
導体基板５０１よりも不純物濃度が高いために抵抗が低
い。そこで、チャネル部５２７を通過したドレイン電流
は高抵抗の半導体基板５０１よりも低抵抗の埋め込みド
レイン拡散層５０２を流れる。従って、よりオン抵抗の
低いＤＭＯＳＦＥＴを形成することができる。
１と同一の導電型の埋め込みドレイン拡散層５０２は半
導体基板５０１よりも不純物濃度が高いために抵抗が低
い。そこで、チャネル部５２７を通過したドレイン電流
は高抵抗の半導体基板５０１よりも低抵抗の埋め込みド
レイン拡散層５０２を流れる。従って、よりオン抵抗の
低いＤＭＯＳＦＥＴを形成することができる。
【００７０】さらに本実施例においては、埋め込みボデ
ィ拡散層５０６と埋め込みドレイン拡散層５０２の間に
ツェナダイオードが形成される。従って、負荷等からの
高圧のサージがツェナダイオードに吸収されるために高
いサージ耐性をもたせることができる。
ィ拡散層５０６と埋め込みドレイン拡散層５０２の間に
ツェナダイオードが形成される。従って、負荷等からの
高圧のサージがツェナダイオードに吸収されるために高
いサージ耐性をもたせることができる。
【００７１】（実施例６）図６は本発明第６の実施例に
おける半導体装置の製造工程断面図を示したものであ
る。
おける半導体装置の製造工程断面図を示したものであ
る。
【００７２】図６（ａ）に示すように比抵抗が例えば１
０〜２０Ω・ｃｍのＰ型の半導体基板６０１に、例えば
燐を１８０ｋｅＶ、２×１０11／ｃｍ2の条件でイオン
注入し、さらにホウ素を１５０ｋｅＶ、２×１０12／ｃ
ｍ2の条件でイオン注入する。その後、例えば１１００
℃の温度下において１００分程度の熱処理を行うことに
よりＤＭＯＳＦＥＴのドレイン拡散層６０２及びＮＰＮ
バイポーラトランジスタのコレクタ拡散層６０３及びＰ
ＮＰバイポーラトランジスタの分離拡散層６０４及びＰ
ＭＯＳＦＥＴのボディ拡散層６０５及びＰＮＰバイポー
ラトランジスタのコレクタ拡散層６０６及びＮＭＯＳＦ
ＥＴのボディ拡散層６０７及び素子分離のためのウェル
拡散層６０８を形成する。
０〜２０Ω・ｃｍのＰ型の半導体基板６０１に、例えば
燐を１８０ｋｅＶ、２×１０11／ｃｍ2の条件でイオン
注入し、さらにホウ素を１５０ｋｅＶ、２×１０12／ｃ
ｍ2の条件でイオン注入する。その後、例えば１１００
℃の温度下において１００分程度の熱処理を行うことに
よりＤＭＯＳＦＥＴのドレイン拡散層６０２及びＮＰＮ
バイポーラトランジスタのコレクタ拡散層６０３及びＰ
ＮＰバイポーラトランジスタの分離拡散層６０４及びＰ
ＭＯＳＦＥＴのボディ拡散層６０５及びＰＮＰバイポー
ラトランジスタのコレクタ拡散層６０６及びＮＭＯＳＦ
ＥＴのボディ拡散層６０７及び素子分離のためのウェル
拡散層６０８を形成する。
【００７３】次に、図６（ｂ）に示すように半導体基板
６０１の上に選択酸化法などを用いて厚さ３５０ｎｍ程
度の熱酸化膜６０９を形成する。次に、例えばホウ素を
３０ｋｅＶ、１．２×１０13／ｃｍ2の条件でイオン注
入し、ＮＰＮバイポーラトランジスタの真性ベース拡散
層６１０を形成する。次に、例えば燐を１５０ｋｅＶ、
１．２２×１０13／ｃｍ2の条件でイオン注入し、ＰＮ
Ｐバイポーラトランジスタの真性ベース拡散層６１１を
形成する。
６０１の上に選択酸化法などを用いて厚さ３５０ｎｍ程
度の熱酸化膜６０９を形成する。次に、例えばホウ素を
３０ｋｅＶ、１．２×１０13／ｃｍ2の条件でイオン注
入し、ＮＰＮバイポーラトランジスタの真性ベース拡散
層６１０を形成する。次に、例えば燐を１５０ｋｅＶ、
１．２２×１０13／ｃｍ2の条件でイオン注入し、ＰＮ
Ｐバイポーラトランジスタの真性ベース拡散層６１１を
形成する。
【００７４】次に、図６（ｃ）に示すように厚さ１５ｎ
ｍ程度のゲート酸化膜６１２で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート６１３及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート６１４及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート６１５を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層６１６を形成する。次
に、例えばホウ素を５００ｋｅＶ、５×１０14／ｃｍ2
の条件でイオン注入し、ＤＭＯＳＦＥＴの埋め込みボデ
ィ拡散層６１７を形成する。ここで、ボディ拡散層６１
６は埋め込みボディ拡散層６１７と少なくとも一部がオ
ーバーラップする。次に、例えば砒素を２５００ｋｅ
Ｖ、５×１０ 13／ｃｍ2の条件でイオン注入し、ＤＭＯ
ＳＦＥＴの埋め込みドレイン拡散層６１８を形成する。
ｍ程度のゲート酸化膜６１２で表面を被覆した後、厚さ
が０．４μｍ程度のＤＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート６１３及びＮＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート６１４及びＰＭＯＳＦＥＴのＮ型多結晶シリコ
ンゲート６１５を形成する。次に、例えばホウ素を１４
０ｋｅＶ、３×１０14／ｃｍ2の条件でイオン注入し、
ＤＭＯＳＦＥＴのボディ拡散層６１６を形成する。次
に、例えばホウ素を５００ｋｅＶ、５×１０14／ｃｍ2
の条件でイオン注入し、ＤＭＯＳＦＥＴの埋め込みボデ
ィ拡散層６１７を形成する。ここで、ボディ拡散層６１
６は埋め込みボディ拡散層６１７と少なくとも一部がオ
ーバーラップする。次に、例えば砒素を２５００ｋｅ
Ｖ、５×１０ 13／ｃｍ2の条件でイオン注入し、ＤＭＯ
ＳＦＥＴの埋め込みドレイン拡散層６１８を形成する。
【００７５】次に図６（ｄ）に示すように、例えば砒素
を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのソース拡散層６１９及びドレイン
コンタクト拡散層６２０及びＮＰＮバイポーラトランジ
スタのエミッタ拡散層６２１及びコレクタコンタクト拡
散層６２２及びＮＭＯＳＦＥＴのソース・ドレイン拡散
層６２３を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多
結晶シリコンゲート６１３の下でボディ拡散層６１６と
ソース拡散層６１９の横方向拡散距離の差の部分がチャ
ネル部６２４となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層６２５及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層６２６及び
コレクタコンタクト拡散層６２７及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層６２８を形成する。
を４０ｋｅＶ、１×１０16／ｃｍ2の条件でイオン注入
し、ＤＭＯＳＦＥＴのソース拡散層６１９及びドレイン
コンタクト拡散層６２０及びＮＰＮバイポーラトランジ
スタのエミッタ拡散層６２１及びコレクタコンタクト拡
散層６２２及びＮＭＯＳＦＥＴのソース・ドレイン拡散
層６２３を形成する。ここで、ＤＭＯＳＦＥＴのＮ型多
結晶シリコンゲート６１３の下でボディ拡散層６１６と
ソース拡散層６１９の横方向拡散距離の差の部分がチャ
ネル部６２４となる。次に、例えばフッ化ホウ素を４０
ｋｅＶ、３×１０15／ｃｍ2の条件でイオン注入し、Ｄ
ＭＯＳＦＥＴのボディコンタクト拡散層６２５及びＰＮ
Ｐバイポーラトランジスタのエミッタ拡散層６２６及び
コレクタコンタクト拡散層６２７及びＰＭＯＳＦＥＴの
ソース・ドレイン拡散層６２８を形成する。
【００７６】次に、図６（ｅ）に示すように、例えば厚
さが０．７μｍ程度の保護膜６２９を形成し、各々の素
子に金属電極６３０を形成すると半導体装置が完成す
る。
さが０．７μｍ程度の保護膜６２９を形成し、各々の素
子に金属電極６３０を形成すると半導体装置が完成す
る。
【００７７】以上のように本実施例によれば、ＰＮ接合
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層６１７とボディ拡散層６１６の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部６２４の不純物濃度は殆どボディ拡散
層６１６により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層６１７または埋め込
みボディ拡散層６１７とボディ拡散層６１６の和とな
る。ここで、埋め込みボディ拡散層６１７よりもボディ
拡散層６１６の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
分離により分離されたＤＭＯＳＦＥＴにおいて、埋め込
みボディ拡散層６１７とボディ拡散層６１６の一部がオ
ーバーラップしてボディを形成している。ここで、表面
付近のチャネル部６２４の不純物濃度は殆どボディ拡散
層６１６により決定される。一方、ボディの基板内部の
不純物濃度は埋め込みボディ拡散層６１７または埋め込
みボディ拡散層６１７とボディ拡散層６１６の和とな
る。ここで、埋め込みボディ拡散層６１７よりもボディ
拡散層６１６の不純物濃度の方が低いため、寄生素子の
ベース抵抗は低くなる。従って、ＤＭＯＳＦＥＴのオン
抵抗の低減と寄生素子の動作の抑制を両立することがで
きる。
【００７８】さらに、本実施例においては、エピタキシ
ャル層の形成を必要としない。従来、ＤＭＯＳＦＥＴの
オン抵抗を減少させるため、また、ＢｉＣＭＯＳプロセ
スと同時にＤＭＯＳＦＥＴを形成する際には素子分離の
ためにエピタキシャル層は必要であったが、本実施例に
おいてはＤＭＯＳＦＥＴに埋め込みボディ拡散層６１７
を形成しているためにオン抵抗を低減させることがで
き、素子分離も行っているのでエピタキシャル層は不要
である。従って、半導体装置の製造に要するコストを増
すことはなく、しかも、バイポーラトランジスタやＭＯ
ＳＦＥＴの特性に影響を与えることもない。
ャル層の形成を必要としない。従来、ＤＭＯＳＦＥＴの
オン抵抗を減少させるため、また、ＢｉＣＭＯＳプロセ
スと同時にＤＭＯＳＦＥＴを形成する際には素子分離の
ためにエピタキシャル層は必要であったが、本実施例に
おいてはＤＭＯＳＦＥＴに埋め込みボディ拡散層６１７
を形成しているためにオン抵抗を低減させることがで
き、素子分離も行っているのでエピタキシャル層は不要
である。従って、半導体装置の製造に要するコストを増
すことはなく、しかも、バイポーラトランジスタやＭＯ
ＳＦＥＴの特性に影響を与えることもない。
【００７９】また本実施例においては、半導体基板６０
１と同一の導電型の埋め込みドレイン拡散層６１８は半
導体基板６０１よりも不純物濃度が高いために抵抗が低
い。そこで、チャネル部６２４を通過したドレイン電流
は高抵抗の半導体基板６０１よりも低抵抗の埋め込みド
レイン拡散層６１８を流れる。従って、よりオン抵抗の
低いＤＭＯＳＦＥＴを形成することができる。
１と同一の導電型の埋め込みドレイン拡散層６１８は半
導体基板６０１よりも不純物濃度が高いために抵抗が低
い。そこで、チャネル部６２４を通過したドレイン電流
は高抵抗の半導体基板６０１よりも低抵抗の埋め込みド
レイン拡散層６１８を流れる。従って、よりオン抵抗の
低いＤＭＯＳＦＥＴを形成することができる。
【００８０】さらに本実施例においては、埋め込みボデ
ィ拡散層６１７と埋め込みドレイン拡散層６１８の間に
ツェナダイオードが形成される。従って、負荷等からの
高圧のサージがツェナダイオードに吸収されるために高
いサージ耐性をもたせることができる。
ィ拡散層６１７と埋め込みドレイン拡散層６１８の間に
ツェナダイオードが形成される。従って、負荷等からの
高圧のサージがツェナダイオードに吸収されるために高
いサージ耐性をもたせることができる。
【００８１】なお、本実施例においては埋め込みボディ
拡散層６１７及び埋め込みドレイン拡散層６１８の形成
をボディ拡散層６１６の形成後に行ったが、この２つの
工程はこの順序で行う必要はなく、任意の順序でいつ行
ってもよい。なお、実施例１から実施例６において、製
造プロセスを限定して記したが、熱酸化とＣＶＤ、イオ
ン注入と熱拡散など、同等プロセスとの互換性があるこ
とはいうまでもない。
拡散層６１７及び埋め込みドレイン拡散層６１８の形成
をボディ拡散層６１６の形成後に行ったが、この２つの
工程はこの順序で行う必要はなく、任意の順序でいつ行
ってもよい。なお、実施例１から実施例６において、製
造プロセスを限定して記したが、熱酸化とＣＶＤ、イオ
ン注入と熱拡散など、同等プロセスとの互換性があるこ
とはいうまでもない。
【００８２】
【発明の効果】以上のように本発明によれば、まず第１
に、第１導電型の半導体基板上に第１導電型の埋め込み
ボディ拡散層を形成する工程と、半導体基板上に第２導
電型のエピタキシャル層を形成する工程と、エピタキシ
ャル層の表面上でエピタキシャル層の中を拡散して表面
にまで達した埋め込みボディ拡散層と一部が接する絶縁
ゲートを形成する工程と、絶縁ゲートをマスクの一部と
して第１導電型の埋め込みボディ拡散層の中に完全に含
まれる第２導電型のソース拡散層を形成する工程とを少
なくとも有しているため、埋め込みボディ拡散層の基板
表面のチャネル部付近の不純物濃度はエピタキシャル層
の中を拡散して表面に達しているため、埋め込みボディ
拡散層内部よりも低くなる。そこで、オン抵抗を低減し
つつ、埋め込みボディ拡散層内部を高濃度に形成するこ
とができ、寄生素子のベース抵抗を小さくし、この寄生
素子がＤＭＯＳＦＥＴの微少な基板電流により動作する
ことを抑制することができる。従ってオン抵抗の低減
と、寄生素子の動作の抑制の両立ができる。さらにＢｉ
ＣＭＯＳプロセスに特別の工程の追加を必要としないま
までＤＭＯＳＦＥＴを形成できるため、バイポーラトラ
ンジスタやＭＯＳＦＥＴの特性に影響を与えることな
く、かつ、半導体装置の製造に要するコストを増すこと
なくＤＭＯＳＦＥＴを形成することができ、しかもＤＭ
ＯＳＦＥＴのオン抵抗の低減と寄生素子の動作の抑制を
両立することができる優れた半導体装置を形成すること
ができる。
に、第１導電型の半導体基板上に第１導電型の埋め込み
ボディ拡散層を形成する工程と、半導体基板上に第２導
電型のエピタキシャル層を形成する工程と、エピタキシ
ャル層の表面上でエピタキシャル層の中を拡散して表面
にまで達した埋め込みボディ拡散層と一部が接する絶縁
ゲートを形成する工程と、絶縁ゲートをマスクの一部と
して第１導電型の埋め込みボディ拡散層の中に完全に含
まれる第２導電型のソース拡散層を形成する工程とを少
なくとも有しているため、埋め込みボディ拡散層の基板
表面のチャネル部付近の不純物濃度はエピタキシャル層
の中を拡散して表面に達しているため、埋め込みボディ
拡散層内部よりも低くなる。そこで、オン抵抗を低減し
つつ、埋め込みボディ拡散層内部を高濃度に形成するこ
とができ、寄生素子のベース抵抗を小さくし、この寄生
素子がＤＭＯＳＦＥＴの微少な基板電流により動作する
ことを抑制することができる。従ってオン抵抗の低減
と、寄生素子の動作の抑制の両立ができる。さらにＢｉ
ＣＭＯＳプロセスに特別の工程の追加を必要としないま
までＤＭＯＳＦＥＴを形成できるため、バイポーラトラ
ンジスタやＭＯＳＦＥＴの特性に影響を与えることな
く、かつ、半導体装置の製造に要するコストを増すこと
なくＤＭＯＳＦＥＴを形成することができ、しかもＤＭ
ＯＳＦＥＴのオン抵抗の低減と寄生素子の動作の抑制を
両立することができる優れた半導体装置を形成すること
ができる。
【００８３】
【００８４】
【００８５】
【００８６】
【００８７】第２に第１導電型の半導体基板上に第２導
電型の埋め込みドレイン拡散層を形成する工程と、埋め
込みドレイン拡散層よりも不純物濃度が低くかつ拡散速
度の速い埋め込みドレイン拡散層と少なくとも一部が重
なりあう第１導電型の埋め込みボディ拡散層を形成する
工程と、半導体基板上に第２導電型のエピタキシャル層
を形成する工程と、エピタキシャル層の表面上で一部が
埋め込みボディ拡散層と接する絶縁ゲートを形成する工
程と、絶縁ゲートをマスクの一部として第１導電型の埋
め込みボディ拡散層の中に完全に含まれる第２導電型の
ソース拡散層を形成する工程とを少なくとも有している
ため、埋め込みボディ拡散層の基板表面のチャネル部付
近の不純物濃度はエピタキシャル層の中を拡散して表面
に達しているため、埋め込みボディ拡散層内部よりも低
くなる。そこで、オン抵抗を低減しつつ、埋め込みボデ
ィ拡散層内部を高濃度に形成することができ、寄生素子
のベース抵抗を小さくし、この寄生素子がＤＭＯＳＦＥ
Ｔの微少な基板電流により動作することを抑制すること
ができる。従ってオン抵抗を低減しつつ、寄生素子の動
作の抑制ができる。さらに、エピタキシャル層と同一の
導電型の埋め込みドレイン拡散層はエピタキシャル層よ
りも不純物濃度が高いために抵抗が低い。そこで、チャ
ネル部を通過したドレイン電流は高抵抗のエピタキシャ
ル層よりも低抵抗の埋め込みドレイン拡散層を流れる。
従って、よりオン抵抗の低いＤＭＯＳＦＥＴを形成する
ことができる。さらに、埋め込みボディ拡散層と埋め込
みドレイン拡散層の間にツェナダイオードが形成され
る。従って、負荷等からの高圧のサージがツェナダイオ
ードに吸収されるために高いサージ耐性をもたせること
ができる。さらに、ＢｉＣＭＯＳプロセスに特別の工程
の追加を必要としないままでＤＭＯＳＦＥＴを形成でき
るため、バイポーラトランジスタやＭＯＳＦＥＴの特性
に影響を与えることなく、かつ、半導体装置の製造に要
するコストを増すことなくＤＭＯＳＦＥＴを形成するこ
とができ、しかもＤＭＯＳＦＥＴのオン抵抗の低減と寄
生素子の動作の抑制を両立することができる優れた半導
体装置を形成することができる。
電型の埋め込みドレイン拡散層を形成する工程と、埋め
込みドレイン拡散層よりも不純物濃度が低くかつ拡散速
度の速い埋め込みドレイン拡散層と少なくとも一部が重
なりあう第１導電型の埋め込みボディ拡散層を形成する
工程と、半導体基板上に第２導電型のエピタキシャル層
を形成する工程と、エピタキシャル層の表面上で一部が
埋め込みボディ拡散層と接する絶縁ゲートを形成する工
程と、絶縁ゲートをマスクの一部として第１導電型の埋
め込みボディ拡散層の中に完全に含まれる第２導電型の
ソース拡散層を形成する工程とを少なくとも有している
ため、埋め込みボディ拡散層の基板表面のチャネル部付
近の不純物濃度はエピタキシャル層の中を拡散して表面
に達しているため、埋め込みボディ拡散層内部よりも低
くなる。そこで、オン抵抗を低減しつつ、埋め込みボデ
ィ拡散層内部を高濃度に形成することができ、寄生素子
のベース抵抗を小さくし、この寄生素子がＤＭＯＳＦＥ
Ｔの微少な基板電流により動作することを抑制すること
ができる。従ってオン抵抗を低減しつつ、寄生素子の動
作の抑制ができる。さらに、エピタキシャル層と同一の
導電型の埋め込みドレイン拡散層はエピタキシャル層よ
りも不純物濃度が高いために抵抗が低い。そこで、チャ
ネル部を通過したドレイン電流は高抵抗のエピタキシャ
ル層よりも低抵抗の埋め込みドレイン拡散層を流れる。
従って、よりオン抵抗の低いＤＭＯＳＦＥＴを形成する
ことができる。さらに、埋め込みボディ拡散層と埋め込
みドレイン拡散層の間にツェナダイオードが形成され
る。従って、負荷等からの高圧のサージがツェナダイオ
ードに吸収されるために高いサージ耐性をもたせること
ができる。さらに、ＢｉＣＭＯＳプロセスに特別の工程
の追加を必要としないままでＤＭＯＳＦＥＴを形成でき
るため、バイポーラトランジスタやＭＯＳＦＥＴの特性
に影響を与えることなく、かつ、半導体装置の製造に要
するコストを増すことなくＤＭＯＳＦＥＴを形成するこ
とができ、しかもＤＭＯＳＦＥＴのオン抵抗の低減と寄
生素子の動作の抑制を両立することができる優れた半導
体装置を形成することができる。
【００８８】
【００８９】
【００９０】
【００９１】
【図１】本発明の第１の実施例における半導体装置の製
造工程断面図
造工程断面図
【図２】本発明の第２の実施例における半導体装置の製
造工程断面図
造工程断面図
【図３】本発明の第３の実施例における半導体装置の製
造工程断面図
造工程断面図
【図４】本発明の第４の実施例における半導体装置の製
造工程断面図
造工程断面図
【図５】本発明の第５の実施例における半導体装置の製
造工程断面図
造工程断面図
【図６】本発明の第６の実施例における半導体装置の製
造工程断面図
造工程断面図
【図７】従来の半導体装置の製造工程断面図
１０５ 埋め込みボディ拡散層 １１６ ゲート酸化膜 １１７ Ｎ型多結晶シリコンゲート １２０ ソース拡散層 １２１ ドレインコンタクト拡散層 １２５ チャネル部 ２０５ 埋め込みボディ拡散層 ２１６ ゲート酸化膜 ２１７ Ｎ型多結晶シリコンゲート ２２０ ボディ拡散層 ２２１ ソース拡散層 ２２２ ドレインコンタクト拡散層 ２２６ チャネル部 ３０２ ドレイン拡散層 ３１２ ゲート酸化膜 ３１３ Ｎ型多結晶シリコンゲート ３１６ ボディ拡散層 ３１７ 埋め込みボディ拡散層 ３１８ ソース拡散層 ３１９ ドレインコンタクト拡散層 ３２３ チャネル部 ４０６ 埋め込みボディ拡散層 ４０２ 埋め込みドレイン拡散層 ４１７ ゲート酸化膜 ４１８ Ｎ型多結晶シリコンゲート ４２１ ソース拡散層 ４２２ ドレインコンタクト拡散層 ４２６ チャネル部 ５０２ 埋め込みドレイン拡散層 ５０６ 埋め込みボディ拡散層 ５１７ ゲート酸化膜 ５１８ Ｎ型多結晶シリコンゲート ５２１ ボディ拡散層 ５２２ ソース拡散層 ５２３ ドレインコンタクト拡散層 ５２７ チャネル部 ６０２ ドレイン拡散層 ６１２ ゲート酸化膜 ６１３ Ｎ型多結晶シリコンゲート ６１６ ボディ拡散層 ６１７ 埋め込みボディ拡散層 ６１８ 埋め込みドレイン拡散層 ６１９ ソース拡散層 ６２０ ドレインコンタクト拡散層 ６２４ チャネル部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−153948（ＪＰ，Ａ) 特開 平３−76154（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 21/336 H01L 27/06 H01L 29/78
Claims (9)
- 【請求項１】 半導体基板上にＤＭＯＳＦＥＴを形成す
る半導体装置の製造方法であって、第１導電型の半導体
基板上に第１導電型の埋め込みボディ拡散層を形成する
工程と、前記第１導電型の埋め込みボディ拡散層を形成
した後前記半導体基板上に第２導電型のエピタキシャル
層を形成する工程と、前記第１導電型の埋め込みボディ
拡散層を前記エピタキシャル層の表面まで拡散により到
達させる工程と、前記エピタキシャル層の表面まで到達
した前記第１導電型の埋め込みボディ拡散層と一部が接
する絶縁ゲートを形成する工程と、前記絶縁ゲートをマ
スクの一部として前記第１導電型の埋め込みボディ拡散
層の内部に第２導電型のソース拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にＤＭＯＳＦＥＴを形成す
る半導体装置の製造方法であって、第１導電型の半導体
基板上に第２導電型の埋め込みドレイン拡散層を形成す
る工程と、前記第２導電型の埋め込みドレイン拡散層よ
りも不純物濃度が低くかつ拡散速度の速い第１導電型の
埋め込みボディ拡散層を前記第２導電型の埋め込みドレ
イン拡散層と少なくとも一部が重なりあうように形成す
る工程と、前記半導体基板上に第２導電型のエピタキシ
ャル層を形成する工程と、前記エピタキシャル層の表面
上で一部が前記埋め込みボディ拡散層と接する絶縁ゲー
トを形成する工程と、前記絶縁ゲートをマスクの一部と
して前記第１導電型の埋め込みボディ拡散層の内部に第
２導電型のソース拡散層を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にＤＭＯＳＦＥＴとともに
バイポーラトランジスタを形成する半導体装置の製造方
法であって、前記ＤＭＯＳＦＥＴの埋め込みボディ拡散
層と、前記バイポーラトランジスタのエミッタ拡散層が
前記埋め込みボディ拡散層と同一の導電型である前記バ
イポーラトランジスタの埋め込みコレクタ拡散層とを同
時に形成することを特徴とする請求項１または２に記載
の半導体装置の製造方法。 - 【請求項４】 半導体基板上にＤＭＯＳＦＥＴとともに
ＭＯＳＦＥＴを形成する半導体装置の製造方法であっ
て、前記ＤＭＯＳＦＥＴの埋め込みボディ拡散層と、ド
レイン拡散層が前記埋め込みボディ拡散層と異なる導電
型である前記ＭＯＳＦＥＴの埋め込み層とを同時に形成
することを特徴とする請求項１または２に記載の半導体
装置の製造方法。 - 【請求項５】 半導体基板上にＤＭＯＳＦＥＴとともに
バイポーラトランジスタ及びＭＯＳＦＥＴを形成する半
導体装置の製造方法であって、前記ＤＭＯＳＦＥＴの埋
め込みボディ拡散層と、エミッタ拡散層が前記埋め込み
ボディ拡散層と同一の導電型である前記バイポーラトラ
ンジスタの埋め込みコレクタ拡散層と、ドレイン拡散層
が前記埋め込みボディ拡散層と異なる導電型である前記
ＭＯＳＦＥＴの埋め込み層とを同時に形成することを特
徴とする請求項１または２に記載の半導体装置の製造方
法。 - 【請求項６】 半導体基板上にＤＭＯＳＦＥＴとともに
バイポーラトランジスタを形成する半導体装置の製造方
法であって、前記ＤＭＯＳＦＥＴの埋め込みドレイン拡
散層と、エミッタ拡散層が前記埋め込みドレイン拡散層
と同一の導電型である前記バイポーラトランジスタの埋
め込みコレクタ拡散層とを同時に形成することを特徴と
する請求項２に記載の半導体装置の製造方法。 - 【請求項７】 半導体基板上にＤＭＯＳＦＥＴとともに
ＭＯＳＦＥＴを形成する半導体装置の製造方法であっ
て、前記ＤＭＯＳＦＥＴの埋め込みドレイン拡散層と、
ドレイン拡散層が前記埋め込みドレイン拡散層と異なる
導電型である前記ＭＯＳＦＥＴの埋め込み層とを同時に
形成することを特徴とする請求項２に記載の半導体装置
の製造方法。 - 【請求項８】 半導体基板上にＤＭＯＳＦＥＴとともに
バイポーラトランジスタ及びＭＯＳＦＥＴを形成する半
導体装置の製造方法であって、前記ＤＭＯＳＦＥＴの埋
め込みドレイン拡散層と、エミッタ拡散層が前記埋め込
みドレイン拡散層と同一の導電型である前記バイポーラ
トランジスタの埋め込みコレクタ拡散層と、ドレイン拡
散層が前記埋め込みドレイン拡散層と異なる導電型であ
る前記ＭＯＳＦＥＴの埋め込み層とを同時に形成するこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。 - 【請求項９】 半導体基板上にＤＭＯＳＦＥＴとともに
バイポーラトランジスタ及びＭＯＳＦＥＴを形成する半
導体装置の製造方法であって、前記ＤＭＯＳＦＥＴの埋
め込みドレイン拡散層と、エミッタ拡散層が前記埋め込
みドレイン拡散層と同一の導電型である前記バイポーラ
トランジスタの埋め込みコレクタ拡散層と、ドレイン拡
散層が前記埋め込みドレイン拡散層と異なる導電型であ
る前記ＭＯＳＦＥＴの埋め込み層とを同時に形成し、か
つ、前記ＤＭＯＳＦＥＴの埋め込みボディ拡散層と、エ
ミッタ拡散層が前記埋め込みボディ拡散層と同一の導電
型である前記バイポーラトランジスタの埋め込みコレク
タ拡散層と、ドレイン拡散層が前記埋め込みボディ拡散
層と異なる導電型である前記ＭＯＳＦＥＴの埋め込み層
とを同時に形成することを特徴とする請求項２に記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722795A JP3351193B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置の製造方法 |
| EP96113555A EP0789401A3 (en) | 1995-08-25 | 1996-08-23 | LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method |
| US08/701,913 US5817551A (en) | 1995-08-25 | 1996-08-23 | Semiconductor device and method of manufacturing the same |
| US08/859,366 US5905284A (en) | 1995-08-25 | 1997-05-20 | Semiconductor device with a particular DMISFET structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722795A JP3351193B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964218A JPH0964218A (ja) | 1997-03-07 |
| JP3351193B2 true JP3351193B2 (ja) | 2002-11-25 |
Family
ID=16700843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21722795A Expired - Fee Related JP3351193B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3351193B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080614A (en) * | 1997-06-30 | 2000-06-27 | Intersil Corp | Method of making a MOS-gated semiconductor device with a single diffusion |
-
1995
- 1995-08-25 JP JP21722795A patent/JP3351193B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0964218A (ja) | 1997-03-07 |
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