JP4426996B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に係り、特には電界効果型トランジスタを含む半導体装置および当該半導体装置の製造方法に関する。
近年、半導体装置が高性能化されるに伴い、当該半導体装置に搭載される電界効果型トランジスタ（ＦＥＴ）、例えばＭＯＳトランジスタの高性能化が要求されている。例えば、このようなＭＯＳトランジスタの代表的な構造としては、半導体基板に形成された、ウェルと呼ばれる不純物拡散層に、当該ウェルと反対の導電型の不純物拡散層であるソース領域およびドレイン領域が形成された構造を有している。
このようなＭＯＳトランジスタのノイズ耐性の改善については、ウェルを、当該ウェルと反対の導電型の不純物拡散層で囲むように形成することによって、他の周辺回路や半導体基板の影響から隔絶する、いわゆるトリプルウェル構造が提案されていた。
この場合、トリプルウェル内のウェルの電位を与える端子をトリプルウェルの外部に設け、トリプルウェル内と外部の端子を導通させる領域を設ける技術が知られている。(例えば特許文献１参照)。
例えば、図１は、ＭＯＳトランジスタを有する従来の半導体装置の一部を示した図であり、図面の下部に平面図を、図面の上部にそのＡ−Ａ’断面を、模式的に示している。ただし、平面図では、断面図に記載した構造の記載を一部省略している。
図１を参照するに、本図に示す半導体装置１０は、例えばｐ型半導体（ｐ型不純物層）よりなる基板１１に、例えばＳＴＩ（シャロートレンチアイソレーション）により形成された絶縁膜１４により分離された領域に、例えばＭＯＳトランジスタなどのデバイスが形成された構造になっている。
例えば、前記絶縁膜１４により分離された領域に形成されたトランジスタ２０は、以下のように構成されている。前記トランジスタ２０は、前記基板１１に形成された、当該基板１１より不純物濃度が高いｐ型不純物拡散層（ｐウェル）２１上に、ゲート絶縁膜２３が形成され、当該ゲート絶縁膜２３上にゲート電極２４が形成された構造を有している。
また、キャリアが移動する前記ゲート絶縁膜２３直下のチャネル領域を挟んで、ｎ型不純物拡散層である、ソース領域２２Ａと、ドレイン領域２２Ｂが、それぞれ対向するように形成されている。
この場合、前記ゲート電極２４の側壁面には、絶縁膜２５が形成されており、前記ソース領域２２Ａ、およびドレイン領域２２Ｂでは、当該絶縁膜２５に覆われた領域では不純物拡散領域が浅く、当該絶縁膜２５で覆われていない部分では不純物拡散領域が深くなるように形成されている。
また、上記の半導体装置１０は、前記トランジスタ２０のノイズ対策として、いわゆるトリプルウェル構造となっており、前記ｐウェル２１が、当該ｐウェル２１と反対の導電型である不純物拡散層によって囲まれる構造となっている。このため、基板１１を構成する不純物拡散層は、前記ｐウェル２１を含む領域と、当該ｐウェル２１を含まない領域とに実質的に分離される。
この場合、前記ｐウェル２１と同一平面には、当該ｐウェル２１の周囲を囲むようにｎ型不純物拡散層３１が形成されている。さらに、前記ｐウェル２１の下層には、当該ｐウェル２１の底面に接するようにｎ型不純物拡散層１３が形成されている。当該ｎ型不純物拡散層１３は、前記ｎ型不純物拡散層３１と共に当該ｐウェル２１を囲むように構成されて分離層５０を構成している。当該分離層５０は、当該ｐウェル２１を、ノイズ源となる、前記基板１１を構成する不純物層から実質的に分離している。
また、前記分離層５０によって分離される前記ｐウェル２１の外側の領域には、当該ｐウェル２１に電位を与える端子４４が、高濃度のｐ型不純物拡散層（コンタクト層）４３を介して前記基板１１を構成するｐ型不純物層に接続されている。
さらに、前記分離層５０の底面側、すなわち前記ｎ型不純物拡散層１３には、前記ｐウェル２１に電位を伝達するための開口部１２が形成されている。
また、上記の構成において、前記分離層５０を構成する前記ｎ型不純物拡散層３１には、前記トランジスタ２０と異なる導電型のトランジスタ３０が形成されていてもよい。この場合、前記ｎ型不純物拡散層３１の一部は、前記トランジスタ３０が形成されるｎウェルの一部となる。
前記トランジスタ３０は、前記基板１１に形成された、前記ｎ型不純物拡散層３１（ｎウェル）上に、ゲート絶縁膜３３が形成され、当該ゲート絶縁膜３３上にゲート電極３４が形成された構造を有している。また、キャリアが移動する前記ゲート絶縁膜３３直下のチャネル領域を挟んで、ｐ型不純物拡散層である、ソース領域３２Ａと、ドレイン領域３２Ｂが、それぞれ対向するように形成されている。
この場合、前記ゲート電極３４の側壁面には、絶縁膜３５が形成されており、前記ソース領域３２Ａ、およびドレイン領域３２Ｂでは、当該絶縁膜３５に覆われた領域では不純物拡散領域が浅く、当該絶縁膜３５で覆われていない部分では不純物拡散領域が深くなるように形成されている。
また、前記ｎ型不純物拡散層３１には、当該ｎウェルに電位を与える端子４２が、高濃度のｐ型不純物拡散層（コンタクト層）４１を介して設置されていてもよい。
特開平１０−１９９９９３号公報
しかし、近年の半導体装置では、低消費電力化と共に微細化の要求があり、その場合に上記のトリプルウェル構造に問題が生じる場合があった。
例えば、低消費電力化のためには、前記ｐウェル２１の電位と、前記分離層５０（前記ｎ型不純物拡散層１３と前記ｎ型不純物拡散層３１）の電位をゼロバイアスまたは逆バイアスにとり、可変に幅広くとることが好ましい。また、上記の半導体装置の微細化を考えた場合、前記開口部１２の大きさは、必然的に小さくなってしまう。
しかし、前記電極４４と前記分離層５０の逆バイアスの電位差が大きく、さらに当該開口部１２が小さい場合には、当該開口部１２に形成される空乏層の大きさが当該開口部１２の大きさに比べて無視できなくなり、前記電極４４に与えた電位を前記ｐウェル２１に伝達させることが困難となる場合が生じてしまう。また、当該電位差と前記開口部１２の大きさによってはピンチオフが発生することも考えられる。このため、トリプルウェル構造のトランジスタを有する半導体装置では、微細化と省電力化を実現することが困難となる場合があった。
そこで、本発明は、上記の問題を解決する、新規で有用な半導体装置、および半導体装置の製造方法を提供することを目的としている。
本発明の具体的な課題は、トリプルウェル構造のトランジスタを有する半導体装置の、微細化と低消費電力化を実現することである。
本発明の第１の観点では、上記の課題を、第１の導電型の半導体基板に形成された半導体装置であって、前記半導体基板に形成された第１の導電型のウェルに形成されたトランジスタと、前記ウェルの側面及び底面を囲う第２の導電型の不純物拡散層と、前記半導体基板上であって前記不純物拡散層の外側に形成された端子と、前記ウェルに接するように形成された導電層と、を有し前記ウェルは前記導電層と前記半導体基板を介して前記端子にオーミック接続され、前記導電層の不純物濃度は前記半導体基板の不純物濃度より高いことを特徴とする半導体装置により、解決する。
上記の発明によれば、トリプルウェル構造のトランジスタを有する半導体装置の、微細化と低消費電力化を実現することができる。
また、本発明の第２の観点では、上記の課題を、第１の導電型の半導体基板に形成された第１の導電型のウェルに形成されたトランジスタと、前記ウェルの側面及び底面を囲う第２の導電型の不純物拡散層と、前記半導体基板上であって前記不純物拡散層の外側に形成された端子と、前記ウェルに接するように形成された導電層と、を有し前記ウェルは前記導電層と前記半導体基板を介して前記端子にオーミック接続され、前記導電層の不純物濃度は前記半導体基板の不純物濃度より高い半導体装置の製造方法であって、前記半導体基板に第１の導電型の不純物を打ち込んで前記導電層を形成する導電層形成工程と、前記半導体基板に第２の導電型の不純物を打ち込んで前記不純物拡散層を形成する不純物拡散層形成工程と、を含むことを特徴とする半導体装置の製造方法により、解決する。
上記の発明によれば、上記の発明によれば、トリプルウェル構造のトランジスタを有する半導体装置の、微細化と低消費電力化を実現することができる。
本発明によれば、トリプルウェル構造のトランジスタを有する半導体装置の、微細化と低消費電力化を実現することができる。
本発明では、トリプルウェル構造を有するトランジスタを構成する上で課題となっていた、省電力化と微細化を実現することが可能となる。
例えば、トリプルウェル構造を有するトランジスタでは、トランジスタが形成されるウェルの周囲に、当該ウェルをノイズなどの影響から分離するため、当該ウェルと異なる導電型の分離層が形成される。さらに、当該分離層には、当該ウェルに電位を与えるための開口部が形成されていた。
このようなトリプルウェル構造の半導体装置の省電力化と微細化を考えた場合、前記分離層と前記ウェルの電位差を大きくした上でさらに前記開口部を小さくすることが要求される。そのため、当該開口部に形成される空乏層の大きさが、当該開口部の大きさに対して無視できない大きさとなり、場合によってはピンチオフ状態となる懸念が生じていた。
そこで、本発明では、前記開口部に、第１の導電型の導電層を形成し、当該導電層の不純物濃度が、半導体装置が形成される基板の不純物濃度より高くなるように形成している。
そのため、当該開口部に空乏層が形成されることが抑制される効果を奏する。そのため、本発明を用いることで、トリプルウェル構造のトランジスタを有する半導体装置の、微細化と低消費電力化を実現することができる。
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
図２は、本発明の実施例１による、ＭＯＳトランジスタを有する半導体装置の一部を示した図であり、図面の下部に平面図を、図面の上部にそのＢ−Ｂ’断面を、模式的に示している。ただし、平面図では、断面図に記載した構造の記載を一部省略している。
図２を参照するに、本図に示す半導体装置１００は、例えばｐ型半導体（ｐ型不純物層）よりなる基板１０１に、例えばＳＴＩ（シャロートレンチアイソレーション）により形成された絶縁膜１０４により分離された領域に、例えばＭＯＳトランジスタなどのデバイスが形成された構造になっている。尚、図中基板１０１に示されるPという表示は、濃度について言及したものではなく、適宜濃度を選ぶことができる。
例えば、前記絶縁膜１０４により分離された領域に形成されたトランジスタ２００は、以下のように構成されている。前記トランジスタ２００は、前記基板１０１（ｐ型不純物層）に形成された、当該基板１０１より不純物濃度が高いｐ型不純物拡散層（ｐウェル）２０１上に、ゲート絶縁膜２０３が形成され、当該ゲート絶縁膜２０３上にゲート電極２０４が形成された構造を有している。
また、キャリアが移動する前記ゲート絶縁膜２０３直下のチャネル領域を挟んで、ｎ型不純物拡散層である、ソース領域２０２Ａと、ドレイン領域２０２Ｂが、それぞれ対向するように形成されている。
この場合、前記ゲート電極２０４の側壁面には、絶縁膜２０５が形成されており、前記ソース領域２０２Ａ、およびドレイン領域２０２Ｂでは、当該絶縁膜２５に覆われた領域では不純物拡散領域が浅く、当該絶縁膜２０５で覆われていない部分では不純物拡散領域が深くなるように形成されている。
また、上記の半導体装置１００は、前記トランジスタ２００のノイズ対策として、いわゆるトリプルウェル構造となっており、前記ｐウェル２０１が、当該ｐウェル２０１と反対の導電型である不純物拡散層によって囲まれる構造となっている。このため、基板１０１を構成するｐ型不純物拡散層は、前記ｐウェル２０１を含む領域と、当該ｐウェル２０１を含まない領域とに実質的に分離される。
この場合、前記ｐウェル２０１と同一平面には、当該ｐウェル２０１の周囲を囲むようにｎ型不純物拡散層３０１が形成されている。さらに、前記ｐウェル２０１の下層には、当該ｐウェル２０１の底面に接するようにｎ型不純物拡散層１０３が形成されている。当該ｎ型不純物拡散層１０３は、前記ｎ型不純物拡散層３０１と共に当該ｐウェル２０１を囲むように構成されて分離層５００を構成している。当該分離層５００は、当該ｐウェル２０１を、ノイズ源となる、前記基板１０１を構成するｐ型不純物層から実質的に分離している。
また、前記分離層５００によって分離される前記ｐウェル２０１側の外側の領域では、当該ｐウェル２０１に電位を与える端子４０４が、高濃度のｐ型不純物拡散層（コンタクト層）４１０と、当該ｐ型不純物拡散層４１０上に形成されたメタライズ層４０３を介して、基板を構成するｐ型不純物層に接続されている。
さらに、前記分離層５００の底面側、すなわち前記ｎ型不純物拡散層１０３には、前記ｐウェル２０１に電位を伝達するための開口部が形成されている。
本実施例による半導体装置では前記開口部に、不純物濃度が前記基板１０１（ｐ型不純物層）の不純物濃度より高い、第１の導電型の導電層１０２を形成している。
前記導電層１０２は、前記ｐウェル２０１に接し、さらに前記端子４０４によって電位を与えられる、前記基板１０１を構成するｐ型不純物層に接するように形成されている。すなわち、前記ｐウェル２０１には、基板よりもｐ型の不純物濃度が高い当該導電層１０２を介して電位が与えられ構造になっている。
そのため、当該導電層１０２に空乏層が形成されることが抑制される効果を奏する。そのため、前記ｐウェル２０１の電位と、前記分離層５００（前記ｎ型不純物拡散層１０３と前記ｎ型不純物拡散層３０１）の電位の電位差を大きくとることが可能となり、また前記分離層５００に形成する、導電のための開口部の大きさを小さくすることが可能となる。
すなわち、本発明を用いることで、トリプルウェル構造のトランジスタを有する半導体装置の、微細化と低消費電力化を実現することができる。
また、図２に示した本実施例による半導体装置１００において、前記導電層１０２の幅ｄを０．０１μｍ〜２０μｍ、前記導電層１０２の不純物濃度を３×１０１５ｃｍ−３以上とし、この場合、前記導電層１０２と、前記分離層５００の逆バイアスの電位差の絶対値を、０Ｖ〜１０Ｖとすると、低消費電力化を実現しながらピンチオフの抑制が可能となり、好ましい。
また、前記基板１０１の不純物濃度と、前記導電層１０２の不純物濃度の差が、３×１０１５ｃｍ−３以上であると、空乏層の発生の抑制に好適である。
また、上記の構成において、前記分離層５００を構成する前記ｎ型不純物拡散層３０１には、前記トランジスタ２００と異なる導電型のトランジスタ３００が形成されていてもよい。この場合、前記ｎ型不純物拡散層３０１（前記分離層５００）の一部は、前記トランジスタ３００が形成されるｎウェルとなる。
前記トランジスタ３００は、前記基板１０１に形成された、前記不純物拡散層３０１（ｎウェル）上に、ゲート絶縁膜３０３が形成され、当該ゲート絶縁膜３０３上にゲート電極３０４が形成された構造を有している。また、キャリアが移動する前記ゲート絶縁膜３０３直下のチャネル領域を挟んで、ｐ型不純物拡散層である、ソース領域３０２Ａと、ドレイン領域３０２Ｂが、それぞれ対向するように形成されている。
この場合、前記ゲート電極３０４の側壁面には、絶縁膜３０５が形成されており、前記ソース領域３０２Ａ、およびドレイン領域３０２Ｂでは、当該絶縁膜３０５に覆われた領域では不純物拡散領域が浅く、当該絶縁膜３０５で覆われていない部分では不純物拡散領域が深くなるように形成されている。また、前記ｎ型不純物拡散層３０１には、当該ｎウェルに電位を与える端子４０２が、高濃度のｎ型不純物拡散層（コンタクト層）４１１と、当該ｎ型不純物拡散層４１１上に形成されたメタライズ層４０１を介して接続されている。

また、上記の半導体装置１００では、前記トランジスタ２００と前記トランジスタ３００が隣接するようにして形成されているが、このような構造に限定されるものではない。すなわち、前記分離層５００には、必ずしもトランジスタ（ウェル）が形成されている必要はない。
図３は、上記の半導体装置１００の変形例である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図３を参照するに、本図に示す半導体装置１００’では、前記ｎ型不純物拡散層３０１’には、トランジスタ（ウェル）が形成されず、当該ｎ型不純物拡散層３０１’は、分離層５００’を構成するｎ型不純物拡散層として機能している。また、この場合、前記ｎ型不純物拡散層３０１’に隣接して別のトランジスタ（ウェル）を形成することも可能である。
また、本発明による半導体装置は、上記の構造に限定されず、実施例２以下に示すように、様々に変形・変更することが可能である。
上記の実施例１では、前記導電層１０２は、その周囲を前記ｎ型不純物拡散層１０３（分離層５００）に接するように形成され、空乏層の形成を抑制しているが、当該導電層１０３を以下のように形成することも可能である。
本実施例の場合にも、実施例１の場合と同様の効果を奏するが、以下に説明する点で実施例１の場合と相違している。
図４は、本発明の実施例２による、ＭＯＳトランジスタを有する半導体装置の一部を示した図であり、図面の下部に平面図を、図面の上部にそのＣ−Ｃ’断面を、模式的に示している。ただし、平面図では、断面図に記載した構造の記載を一部省略している。また、図中、先に説明した部分には同一の参照符号を付して説明を省略し、特に説明の無い場合は実施例１の場合と同様とする。
図４を参照するに、本図に示す半導体装置１００Ａでは、前記分離層５００の開口部には、実施例１の場合の前記導電層１０２に相当する、ｐ型不純物拡散層よりなる導電層１０２Ａが形成されている。本実施例の場合には、前記導電層１０２Ａの幅が、実施例１の場合の前記導電層１０２に比べて小さくなっていることが実施例１の場合と相違する。
また、平面視した場合の前記導電層１０２Ａの面積は、前記導電層１０２に比べて小さくなっている。このように、分離層の開口部に形成される導電層の形状や厚さ、大きさなどは、様々に変更することができる。
また、本実施例の場合、前記導電層１０２Ａと、前記ｎ型不純物拡散層１０３の間には、前記基板１０１を構成するｐ型不純物層、すなわち、前記導電層１０２Ａより不純物濃度が低いｐ型不純物層がある。そのため、前記導電層１０２Ａの寄生容量が小さくなる効果を奏する。
図５は、本発明の実施例３による、ＭＯＳトランジスタを有する半導体装置の一部を示した図であり、図面の下部に平面図を、図面の上部にそのＤ−Ｄ’断面を、模式的に示している。ただし、平面図では、断面図に記載した構造の記載を一部省略している。また、図中、先に説明した部分には同一の参照符号を付して説明を省略し、特に説明の無い場合は実施例１の場合と同様とする。
図５を参照するに、本図に示す半導体装置１００Ｂでは、実施例１の場合の前記ｎ型不純物拡散層１０３に相当するｎ型不純物拡散層１０３Ｂが、当該ｎ型不純物拡散層１０３に比べて、基板の広い面積にわたって形成されている。例えば、前記ｎ型不純物拡散層１０３Ｂは、様々な形状や面積で形成することが可能であり、例えば基板全面に形成されるようにしてもよい。
一方、実施例１の場合の前記導電層１０２に相当する、本実施例による導電層１０２Ｂは、例えば、前記ｎ型不純物拡散層１０３Ｂの所定の位置に、さらに高濃度のｐ型不純物が加えられることで形成される。この場合、当該導電層１０２Ｂのｐ型不純物の濃度が、ｎ型不純物の濃度より高くなるように形成されている。
また、前記導電層１０２Ｂは、少なくともその一部が前記ｐウェル２０１に接するように形成されればよい。例えば本実施例の場合、前記導電層１０２Ｂは、前記ｐウェル２０１と前記ｎ型不純物拡散層３０１（分離層）の境界に形成され、そのために、前記導電層１０２Ｂは、前記ｐウェル２０１と前記ｎ型不純物拡散層３０１（分離層）の双方に接するように形成されている。
また、前記導電層１０２Ｂは、例えば平面視した場合に略円形であり、平面視した場合に略正方形である前記導電層１０２とその形状が異なるが、当該導電層１０２とその効果が変わることはない。すなわち、導電層は、様々な形状で形成することができる。
また、一方で本実施例においては、前記基板１０１に電位を与える（前記ｐウェル２０１に電位を与える）端子の接続方法が変更されている。本実施例においては、前記基板１０１の裏面に、高濃度ｐ型不純物拡散層よりなるコンタクト層１０１Ａが形成され、当該コンタクト層１０１Ａに対して端子１０１Ｂが設置されている。この場合、前記端子１０１Ｂは、実施例１の場合の端子４０４と同様の機能を有する。このように、ｐウェルに電位を与える端子は、様々に設置することが可能である。
また、本発明による半導体装置では、導電層の形状や、その形成される位置を様々に変更して形成することが可能であり、設計やレイアウトの自由度が高い特長を有している。
例えば、図６は、上記の半導体装置１００Ｂの変形例である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図６を参照するに、本図に示す半導体装置１００Ｃでは、前記導電層１０２Ｂに相当する導電層１０２Ｃが、当該導電層１０２Ｂに比べて大きく形成されている。また、平面図をみると、前記導電層１０２Ｃは、前記導電層１０２Ｂの場合と前記ウェル２０１と接する位置が異なる。また、前記導電層１０２Cは、例えば平面視した場合に四隅に丸みを持たせた四角形であり、平面視した場合に略正方形である前記導電層１０２とその形状が異なる。上記の構造においても、前記導電層１０２Ｃは、前記導電層１０２Ｂと同様の効果を奏する。
図７は、本発明の実施例４による、ＭＯＳトランジスタを有する半導体装置の一部を示した図である。また、図中、先に説明した部分には同一の参照符号を付して説明を省略し、特に説明の無い場合は実施例１の場合と同様とする。
図５を参照するに、本図に示す半導体装置１００Ｄでは、実施例１に記載した半導体装置１００の場合と比べて、前記ｎ型不純物拡散層１０３が広範囲に形成されており、例えば前記ｎ型不純物３０１と少なくとも同程度か、それ以上の範囲に形成されている。
また、前記ｐ型不純物拡散層４１０は、前記ｐウェル２０１と不純物濃度が同じである（当該ｐウェル２０１と同じ工程で形成される）ｐ型不純物拡散層４０５上に形成されている。また、当該ｐ型不純物拡散層４０５は、当該ｐ型不純物拡散層４０５より不純物濃度が高い、ｐ型不純物拡散層４０６上に形成されている。また、当該ｐ型不純物拡散層４０６は、前記導電層１０２と不純物濃度が同じである。すなわち、前記ｐ型不純物拡散層４０６と、前記導電層１０２は、同じ工程で形成される。
また、前記ｐ型不純物拡散層４０５と前記ｐ型不純物拡散層４０６の外側（トランジスタが形成されている側と反対側）には、それぞれｎ型不純物拡散層４０７とｎ型不純物拡散層４０８が形成されており、前記ｐ型不純物拡散層４０５と前記ｐ型不純物拡散層４０６を分離している。
前記ｎ型不純物拡散層４０７は、前記ｎ型不純物拡散層３０１と、また、前記ｎ型不純物拡散層４０８は、前記不純物拡散層１０３と、それぞれ同じ工程で形成される。
次に、上記半導体装置１００Ｄの製造方法について、図８Ａ〜図８Ｈに基づき、手順を追って説明する。ただし図中、先に説明した部分には同一の参照符号を付し、一部詳細な説明を省略する。
まず、図８Ａに示す工程において、例えば、シリコンにｐ型の不純物が添加されてなる、ｐ型半導体（ｐ型不純物層）よりなる基板１０１に、ＳＴＩにより、トレンチ状の、素子分離のための酸化膜１０４を形成する。
次に、図８Ｂに示す工程において、前記基板１０１上にレジストパターン５０１を形成し、ｐ型不純物となるイオンの打ち込みを行うことで、当該レジストパターン５０１の開口部に対応する部分に、高濃度ｐ型不純物拡散層である、前記導電層１０２、および前記ｐ型不純物拡散層４０６を形成する。
次に、図８Ｃに示す工程において、前記レジストパターン５０１を剥離した後、前記基板１０１上に、前記導電層１０２、および前記ｐ型不純物拡散層４０６に対応する部分を覆うようにレジストパターン５０２を形成する。次に、ｎ型不純物となるイオンの打ち込みを行うことで、当該レジストパターン５０２で覆われていない部分に、高濃度ｎ型不純物拡散層である、前記ｎ型不純物拡散層１０３、および前記ｎ型不純物拡散層４０８を形成する。
すなわち、前記導電層１０２と、前記ｐ型不純物拡散層４０６の不純物濃度は同じであり、前記ｎ型不純物拡散層１０３と前記ｎ型不純物拡散層４０８の不純物濃度は同じである。
また、前記導電層１０２、前記ｐ型不純物拡散層４０６、前記ｎ型不純物拡散層１０３、および前記ｎ型不純物拡散層４０８は、実質的に同一平面に形成される。
次に、図８Ｄに示す工程において、前記基板１０１上にレジストパターン５０３を形成し、ｐ型不純物となるイオンの打ち込みを行う。そこで、当該レジストパターン５０３の開口部に対応する部分に、低濃度ｐ型不純物拡散層よりなる、前記ｐウェル２０１、および前記ｐ型不純物拡散層４０５を形成する。すなわち、前記ｐウェル２０１、および前記ｐ型不純物拡散層４０５は、半導体基板１０１より不純物濃度が高く、前記導電層１０２、および前記ｐ型不純物拡散層４０６より不純物濃度が低い。
次に、図８Ｅに示す工程において、前記レジストパターン５０３を剥離した後、前記基板１０１上に、前記ｐウェル２０１、および前記ｐ型不純物拡散層４０５に対応する部分を覆うようにレジストパターン５０４を形成する。
次に、ｎ型不純物となるイオンの打ち込みを行うことで、当該レジストパターン５０４で覆われていない部分に、低濃度ｎ型不純物拡散層よりなる、前記ｎ型不純物拡散層３０１、および前記ｎ型不純物拡散層４０７を形成する。すなわち、前記ｎ型不純物拡散層３０１、および前記ｎ型不純物拡散層４０７は、前記ｎ型不純物拡散層１０３、および前記ｎ型不純物拡散層４０８より不純物濃度が低い。
また、上記の工程で形成されるため、前記ｐウェル２０１と前記ｐ型不純物拡散層４０５の不純物濃度は同じであり、また、前記ｎ型不純物拡散層３０１と、前記ｎ型不純物拡散層４０７の不純物濃度は同じである。
また、前記ｐウェル２０１、前記ｐ型不純物拡散層４０５、前記ｎ型不純物拡散層３０１、および前記ｎ型不純物拡散層４０７は、実質的に同一平面に形成される。
次に、図８Ｆに示す工程において、前記レジストパターン５０４を剥離した後、前記ｐウェル２０１上と、前記ｎ型不純物拡散層３０１のｎウェル上に、ゲート絶縁膜を形成し、さらに当該ゲート絶縁膜上にゲート電極を形成し、これらのパターニングを行う。その結果、当該ｐウェル２０１上にゲート絶縁膜２０３とゲート電極２０４を、当該ｎ型不純物拡散層３０１上にゲート絶縁膜３０３とゲート電極３０４をそれぞれ形成する。
次に、前記基板１０１上に、前記ｐウェル２０１、および前記ｎ型不純物拡散層４１１が形成される部分に対応する部分に開口部を有するレジストパターン５０５を形成する。
次に、ｎ型不純物となるイオンを打ち込んで、前記ソース領域２０２Ａ、前記ドレイン領域２０２Ｂ、および前記ｎ型不純物拡散層（コンタクト層）４１１を形成する。
次に、図８Ｇに示す工程において、前記レジストパターン５０５を剥離した後、前記基板１０１上に、前記ｎウェルと前記ｐ型不純物拡散層４０５に対応する部分に開口部を有する、レジストパターン５０６を形成する。次に、ｐ型不純物となるイオンを打ち込んで前記ソース領域３０２Ａ、前記ドレイン領域３０２Ｂ、および前記ｐ型不純物拡散層（コンタクト層）４１０を形成する。
次に、前記レジストパターン５０６を剥離した後、前記ゲート電極２０４、３０４の側壁に、それぞれ絶縁膜２０５、３０５を形成し、さらに図８Ｆ〜図８Ｇの工程と同様にしてレジストパターンの形成と不純物の打ち込みを行う。そこで、前記ソース領域２０２Ａ、ドレイン領域２０２Ｂが、ゲート電極に近い側で不純物拡散領域が浅く、ゲート電極に遠い側で不純物拡散領域が深くなるように形成される。同様に、前記ソース領域３０２Ａ、ドレイン領域３０２Ｂが、ゲート電極に近い側で不純物拡散領域が浅く、ゲート電極に遠い側で不純物拡散領域が深くなるように形成される。さらに、メタライズ層４０１，４０３、前記端子４０２，４０４を形成し、図７に示した半導体装置１００Ｄとなる。
また、この後に、必要に応じて層間絶縁膜を形成したり、コンタクトを形成し、トランジスタ上に多層配線を形成する。
また、実施例４に示した製造方法では、前記導電層１０２を形成した後、前記ｎ型不純物拡散層１０３を形成しているが、これに限定されず、例えば前記ｎ型不純物拡散層１０３を形成した後に、前記導電層１０２を形成してもよい。
この場合、実施例４における図８Ｂ〜図８Ｃに示した工程を、以下に示す図９Ａ〜図９Ｂの工程のように置き換えればよい。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略し、説明の無い部分は実施例４と同様とする。また以下の図では前記導電層１０２と前記ｎ型不純物拡散層１０３に関連する部分のみを図示し、図８Ａ〜図８Ｇに記載した構造の一部の図示を省略している。
図９Ａに示す工程では、前記基板１０１上にレジストパターン５０２Ａを形成し、ｎ型不純物となるイオンの打ち込みを行うことで、当該レジストパターン５０２Ａで覆われていない部分に、高濃度ｎ型不純物拡散層よりなる、前記ｎ型不純物拡散層１０３を形成する。
次に、前記レジストパターン５０２Ａを剥離した後、前記基板１０１上に、前記ｎ型不純物拡散層１０３に対応する部分を覆うようにレジストパターン５０１Ａを形成し、ｐ型不純物となるイオンの打ち込みを行うことで、当該レジストパターン５０１Ａで覆われていない部分に、高濃度ｐ型不純物拡散層よりなる、導電層１０２を形成する。
このように、導電層と、分離層（導電層と導電型の異なる不純物拡散層）は、形成する順番を入れ替えることが可能である。
また、実施例４の、図８Ｂに示したレジストパターン５０１と、図８Ｃに示したレジストパターン５０２は、例えば、基板を覆う部分と基板を覆わない部分（開口部）が互いに反転した関係にある、いわゆる反転パターンとすることが可能である。また、このような反転パターンの関係にあるレジストパターンを形成する場合には、以下の図１０Ａ、図１０Ｂに示すように、ポジレジストとネガレジストをそれぞれ使い分けることにより、同一のマスクパターンでそれぞれのレジストパターンを形成することができる。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略し、説明の無い部分は実施例４と同様とする。また以下の図では前記導電層１０２と前記ｎ型不純物拡散層１０３に関連する部分のみを図示し、図８Ａ〜図８Ｇに記載した構造の一部の図示を省略している。
図１０Ａには、図８Ｂに示したレジストパターン５０１の形成方法の一例を示す。図１０Ａに示す工程では、前記レジストパターン５０１の開口部に対応する部分が露光するように形成されたマスクパターンＭ１を用いて、ポジレジスト膜５０１ａを露光し、現像することで、図８Ｂに示したレジストパターン５０１を形成することができる。
また、図１０Ｂには、図８Ｃに示したレジストパターン５０２の形成方法の一例を示す。図１０Ｂに示す工程では、前記レジストパターン５０２の、基板を覆う部分に対応する部分が露光するように形成された前記マスクパターンＭ１を用いて、ネガレジスト膜５０２ａを露光し、現像することで、図８Ｃに示したレジストパターン５０２を形成することができる。
このように、ネガレジストとポジレジストを使い分けることで、導電層と分離層を形成する場合のマスクパターンを共通にすることが可能になる。
また、図１０Ａの工程で、ネガレジスト、図１０Ｂの工程でポジレジストを用いることで、導電層と分離層を形成する順番を入れ換えることも可能である。
また、例えば、実施例３の図５の説明に記述したように、導電層を形成するに先立って、当該導電層が形成される領域を含む広範囲な領域に、まず分離層を形成するための第２の導電型の不純物の打ち込みを行う方法がある。この場合、当該第２の導電型の不純物の打ち込みがされた領域のうち、導電層が形成される領域に、当該第２の不純物より不純物濃度が高くなるようにさらに第１の導電型の打ち込みを行って導電層を形成する。上記の方法により導電層と分離層を形成する例を、以下に図示する。
図１１Ａ〜図１１Ｂは、実施例７による半導体装置の製造方法を示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略し、説明の無い部分は実施例４と同様の方法で形成することが可能である。また以下の図では前記導電層１０２Ｂと前記ｎ型不純物拡散層１０３Ｂに関連する部分のみを図示し、図８Ａ〜図８Ｇに記載した構造に相当する一部の図示を省略している。
本実施例による製造方法では、実施例４の図８Ｂ〜図８Ｃに相当する工程して、以下に示す図１１Ａ〜図１１Ｂの工程を実施して導電層と分離層を形成すればよい。
図１１Ａ示す工程では、まず、後の工程において導電層が形成される領域を含めて、前記ｎ型不純物拡散層１０３Ｂが形成される領域に、ｎ型不純物の打ち込みを行って、高濃度ｎ型不純物拡散層１０３Ｂ’を形成する。
次に、図１１Ｂに示す工程において、前記基板１０１上にレジストパターン５０７を形成して前記ｎ型不純物拡散層１０３Ｂ（分離層）となる部分を覆い、ｐ型不純物となるイオンの打ち込みを行う。そのため、当該レジストパターン５０７で覆われていない部分に対応する部分に、前記導電層１０２Ｂが形成され、高濃度ｎ型不純物拡散層１０３Ｂ’のうち、当該導電層１０２Ｂが形成された領域以外が、前記ｎ型不純物拡散層１０３Ｂ（分離層）となる。この場合、当該導電層１０２Ｂのｐ型不純物の濃度が、ｎ型不純物の濃度より高くなるように不純物の打ち込みが行われることが好ましい。
また、実施例７の場合において、以下に示すように、導電層と分離層を形成する順番を入れ替えることも可能である。
図１２Ａ〜図１２Ｂは、実施例８による半導体装置の製造方法を示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略し、説明の無い部分は実施例７と同様とする。
本実施例の場合、実施例７において図１１Ａ〜図１１Ｂに示した工程を、以下の図１２Ａ〜図１２Ｂに示す工程に置き換えればよい。
まず、図１２Ａに示す工程では、まず、後の工程において分離層が形成される領域を含めて、前記導電層１０２Ｂが形成される領域に、ｐ型不純物の打ち込みを行って、高濃度ｐ型不純物拡散層１０２Ｂ’を形成する。
次に、図１２Ｂに示す工程において、前記基板１０１上にレジストパターン５０８を形成して前記導電層１０２Ｂとなる部分を覆い、ｎ型不純物となるイオンの打ち込みを行う。そのため、当該レジストパターン５０８で覆われていない部分に対応する部分に、前記ｎ型不純物拡散層（分離層）１０３Ｂが形成され、高濃度ｐ型不純物拡散層１０２Ｂ’のうち、当該ｎ型不純物拡散層（分離層）１０３Ｂが形成された領域以外が、前記導電層１０２Ｂとなる。この場合、当該ｎ型不純物拡散層１０３Ｂのｎ型不純物の濃度が、ｐ型不純物の濃度より高くなるように不純物の打ち込みが行われることが好ましい。
次に、本発明による半導体装置の構造としたことによる、トランジスタのピンチオフの抑制効果を調べた結果について示す。
図１３は、本発明の効果を調べるために構成した実験デバイスであり、図２に示した半導体装置１００において、ソース領域、ドレイン領域、ゲート絶縁膜、ゲート電極等を省略した構造を有しており、本図に示す基板９０１、導電層９０２、ｎ型不純物拡散層９０３、ｐウェル９０４、ｎ型不純物拡散層９０５、および酸化膜９０６は、図２に示した半導体装置１００の、それぞれ、基板１０１、導電層１０２、ｎ型不純物拡散層１０３、ｐウェル２０１、ｎ型不純物拡散層３０１、および酸化膜１０４に相当し、同様の構造を有している。
ここで、上記実験デバイスの基板９０１の電位を０（基準電位）とし、前記実験デバイスの電気特性を以下のようにして調べた。
まず、前記ｐウェル９０４の電位を０．５Ｖで一定とし、この場合に前記ｎ型不純物拡散層９０３の電圧Ｖｎを変化させて、前記ｐウェル９０４に流れる電流Ｉｐを調べた。その結果を図１４に示す。実験は、前記導電層９０２の不純物濃度を変化させて行っており、当該導電層９０２の不純物濃度が異なる、実験ＥＸ１、実験ＥＸ２、および、実験ＥＸ３の、それぞれの場合について結果を示している。
この場合、実験ＥＸ１は、前記導電層９０２の不純物濃度が前記基板９０１と同じであり、いわゆる従来の半導体装置と同様の構造である。
また、実験ＥＸ２の場合の導電層９０２の不純物濃度は、前記基板９０１の不純物濃度より高く、さらに実験ＥＸ３の場合の導電層９０２の不純物濃度は、実験ＥＸ２の場合の導電層の不純物濃度より高くされている。
図１４を参照するに、まず、実験ＥＸ１の場合には、前記ｎ型不純物拡散層９０３の電圧Ｖｎが増大するにつれて、前記ｐウェル９０４に流れる前記電流Ｉｐが急速に減少しており、前記電圧Ｖｎが１Ｖ程度で、前記ｐウェル９０４に殆ど電流が流れない状態となっている。これは、前記ｎ型不純物拡散層９０３より前記導電層９０２に空乏層が延伸してピンチオフが発生しているためと考えられる。
一方、前記実験ＥＸ２，ＥＸ３の場合には、前記実験ＥＸ１の場合に比べて、電圧Ｖｎに対する前記電流Ｉｐの値が大きく、空乏層の発生と、これに伴うピンチオフの発生が抑制されていることがわかる。また、当該実験ＥＸ２にくらべて当該実験ＥＸ３の場合には、前記電圧Ｖｎの増大に対する前記電流Ｉｐの減少の割合が小さく、前記導電層９０２の不純物濃度を増大させることで、空乏層発生の抑制効果が大きくなることがわかる。
また、実施例はおもにｐ型半導体基板を用いた場合について説明しているが、ｎ型半導体基板を用いた場合についても、導電型の異なる不純物を用いることにより、本発明を同様に適用できることは明らかである。すなわち、上記の実施例は、基板の極性が異なる場合にも適用することが可能であることは明らかである。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１） 第１の導電型の半導体基板に形成された半導体装置であって、
前記半導体基板に形成された第１の導電型のウェルに形成されたトランジスタと、
前記ウェルの側面及び底面を囲う第２の導電型の不純物拡散層と、
前記半導体基板上であって前記不純物拡散層の外側に形成された端子と、
前記ウェルに接するように形成された導電層と、を有し
前記ウェルは前記導電層と前記半導体基板を介して前記端子にオーミック接続され、前記導電層の不純物濃度は前記半導体基板の不純物濃度より高いことを特徴とする半導体装置。
（付記２） 前記ウェルの不純物濃度は、前記半導体基板の不純物濃度より高いことを特徴とする付記１項記載の半導体装置。
（付記３） 前記導電層は、前記不純物拡散層に接するように形成されることを特徴とする付記１または２記載の半導体装置。
（付記４） 前記導電層と前記不純物拡散層の間には、当該導電層より不純物濃度が低い別の不純物層があることを特徴とする付記１乃至３のうち、いずれか１項記載の半導体装置。
（付記５） 前記ウェルに隣接して形成された第２の導電型の別のウェルに形成された別のトランジスタを、さらに有することを特徴とする付記１乃至４のうち、いずれか１項記載の半導体装置。
（付記６） 前記別のウェルは前記不純物拡散層に形成されることを特徴とする付記５記載の半導体装置。
（付記７） 前記導電層が前記別のウェルと接するように形成されていることを特徴とする付記５または６記載の半導体装置。
（付記８） 前記導電層は、第１の導電型の不純物と第２の導電型の不純物を含み、当該第１の導電型の不純物の濃度が当該第２の導電型の不純物の濃度より高いことを特徴とする付記１乃至３のうち、いずれか１項記載の半導体装置。
（付記９） 前記導電層の幅が、０．０１μｍ〜２０μｍであり、当該コンタクト層の不純物濃度が３×１０１５ｃｍ−３以上であることを特徴とする付記１乃至８のうち、いずれか１項記載の半導体装置。
（付記１０） 前記コンタクト層の不純物濃度と、前記半導体基板の不純物濃度の差が、５×１０１５ｃｍ−３以上あることを特徴とする付記１乃至９のうち、いずれか１項記載の半導体装置。
（付記１１） 第１の導電型の半導体基板に形成された第１の導電型のウェルに形成されたトランジスタと、
前記ウェルの側面及び底面を囲う第２の導電型の不純物拡散層と、
前記半導体基板上であって前記不純物拡散層の外側に形成された端子と、
前記ウェルに接するように形成された導電層と、を有し
前記ウェルは前記導電層と前記半導体基板を介して前記端子にオーミック接続され、前記導電層の不純物濃度は前記半導体基板の不純物濃度より高い半導体装置の製造方法であって、
前記半導体基板に第１の導電型の不純物を打ち込んで前記導電層を形成する導電層形成工程と、
前記半導体基板に第２の導電型の不純物を打ち込んで前記不純物拡散層を形成する不純物拡散層形成工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１２） 前記不純物拡散層は前記導電層を囲むように形成されることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１３） 前記導電層に接するように当該導電層上に前記ウェルが形成される工程をさらに有することを特徴とする付記１１または１２記載の半導体装置の製造方法。
（付記１４） 前記不純物拡散層は、第１の不純物拡散層と第２の不純物拡散層よりなり、前記不純物拡散層形成工程は、前記導電層と同一平面に当該第１の不純物拡散層を形成する第１の不純物拡散層形成工程と、前記ウェルと同一平面に当該第２の不純物拡散層を形成する第２の不純物拡散層形成工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１５） 前記第１の不純物拡散層が前記導電層を囲むように、前記第２の不純物拡散層が前記ウェルを囲むように形成されることを特徴とする付記１４記載の半導体装置の製造方法。
従来の半導体装置を模式的に示した図である。 実施例１による半導体装置を模式的に示した図である。 図２の半導体装置の変形例である。 実施例２による半導体装置を模式的に示した図である。 実施例３による半導体装置を模式的に示した図である。 図５の半導体装置の変形例である。 実施例４による半導体装置を模式的に示した図である。 図７の半導体装置の製造方法を手順を追って示した図（その１）である。 図７の半導体装置の製造方法を手順を追って示した図（その２）である。 図７の半導体装置の製造方法を手順を追って示した図（その３）である。 図７の半導体装置の製造方法を手順を追って示した図（その４）である。 図７の半導体装置の製造方法を手順を追って示した図（その５）である。 図７の半導体装置の製造方法を手順を追って示した図（その６）である。 図７の半導体装置の製造方法を手順を追って示した図（その７）である。 実施例５による半導体装置の製造方法を手順を追って示した図（その１）である。 実施例５による半導体装置の製造方法を手順を追って示した図（その２）である。 実施例６による半導体装置の製造方法を手順を追って示した図（その１）である。 実施例６による半導体装置の製造方法を手順を追って示した図（その２）である。 実施例７による半導体装置の製造方法を手順を追って示した図（その１）である。 実施例７による半導体装置の製造方法を手順を追って示した図（その２）である。 実施例８による半導体装置の製造方法を手順を追って示した図（その１）である。 実施例８による半導体装置の製造方法を手順を追って示した図（その２）である。 本発明の効果を調べるための実験デバイスの構成を示す図である。 図１１の実験デバイスの電気特性を示す図である。
符号の説明
１０，１００，１００Ａ，１００Ｂ 半導体装置
１１，１０１ 基板
１２ 開口部
１３，１０２，１０３，１０２Ａ，１０２Ｂ，１０３Ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ 導電層
１４，１０４ 絶縁膜
２０，３０，２００，３００ トランジスタ
２１，２０１ ｐウェル
３１，３０１ ｎウェル
２０２Ａ，３０２Ａ ソース領域
２０２Ｂ，３０２Ｂ ドレイン領域
２０３，３０３ ゲート絶縁膜
２０４，３０４ ゲート電極
２０５，３０５ 絶縁膜
５０１，５０２，５０３，５０４，５０５，５０６，５０１Ａ，５０２Ａ レジストパターン

Claims (7)

  1. 第１の導電型の半導体基板に形成された半導体装置であって、
    前記半導体基板に形成された前記第１の導電型のウェルに形成されたトランジスタと、
    前記ウェルの側面及び底面を囲う第２の導電型の不純物拡散層であり、前記ウェルの底面側で開口部を有する不純物拡散層と、
    前記半導体基板上であって前記不純物拡散層の外側に形成された端子と、
    前記不純物拡散層の前記開口部に前記ウェルの底面及び前記半導体基板に接するように形成された前記第１の導電型の第１導電層と、を有し
    前記ウェルは、前記第１導電層と前記半導体基板を介して前記端子にオーミック接続されて、前記不純物拡散層に対する逆バイアス電位を与えられ、前記第１導電層の幅は０．０１μｍ〜２０μｍであり、前記第１導電層の不純物濃度は前記半導体基板の不純物濃度より３×１０１５ｃｍ−３以上高いことを特徴とする半導体装置。
  2. 前記第１導電層は、前記不純物拡散層に接するように形成されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１導電層と前記不純物拡散層の間には、前記ウェルに接続され且つ前記第１導電層より不純物濃度が低い、前記半導体基板の一部である前記第１の導電型の第２導電層があることを特徴とする請求項１記載の半導体装置。
  4. 前記第１導電層は、前記第１の導電型の不純物と前記第２の導電型の不純物を含み、当該第１の導電型の不純物の濃度が当該第２の導電型の不純物の濃度より高いことを特徴とする請求項１または２記載の半導体装置。
  5. 前記ウェルの不純物濃度は、前記半導体基板の不純物濃度より高いことを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
  6. 前記ウェルに隣接して形成された第２の導電型の別のウェルに形成された別のトランジスタを、さらに有することを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
  7. 前記別のウェルは前記不純物拡散層に形成されることを特徴とする請求項６記載の半導体装置。

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