JPH08195443A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08195443A JPH08195443A JP7005996A JP599695A JPH08195443A JP H08195443 A JPH08195443 A JP H08195443A JP 7005996 A JP7005996 A JP 7005996A JP 599695 A JP599695 A JP 599695A JP H08195443 A JPH08195443 A JP H08195443A
- Authority
- JP
- Japan
- Prior art keywords
- type
- diffusion layer
- region
- semiconductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ基板を用いた半導体装置において、正
負両極性のＥＳＤサージ電圧に対して優れた放電能力を
持つ半導体装置、及び、このような半導体装置を、製造
工程を大幅に増加せずに製造する半導体装置の製造方法
を提供する。 【構成】 Ｐ型のＳＯＩ基板に形成された半導体素子を
保護する保護素子は、半導体基板に形成された第１のＮ
型ソース拡散層と、その内部に設けられた第２のＮ型ソ
ース拡散層と、第１のＮ型ドレイン拡散層と、その内部
に設けられた第２のＮ型ドレイン拡散層と、ソース領域
とドレイン領域の上方の半導体層からなるゲート電極と
を有するＮ型ＭＯＳトランジスタと、半導体基板に形成
されたＮ型拡散層の内部に設けられたＰ型ソース拡散層
と、Ｐ型ドレイン拡散層と、ソース領域とドレイン領域
の上方の半導体層からなるゲート電極とを有するＰ型Ｍ
ＯＳトランジスタとを有する。
負両極性のＥＳＤサージ電圧に対して優れた放電能力を
持つ半導体装置、及び、このような半導体装置を、製造
工程を大幅に増加せずに製造する半導体装置の製造方法
を提供する。 【構成】 Ｐ型のＳＯＩ基板に形成された半導体素子を
保護する保護素子は、半導体基板に形成された第１のＮ
型ソース拡散層と、その内部に設けられた第２のＮ型ソ
ース拡散層と、第１のＮ型ドレイン拡散層と、その内部
に設けられた第２のＮ型ドレイン拡散層と、ソース領域
とドレイン領域の上方の半導体層からなるゲート電極と
を有するＮ型ＭＯＳトランジスタと、半導体基板に形成
されたＮ型拡散層の内部に設けられたＰ型ソース拡散層
と、Ｐ型ドレイン拡散層と、ソース領域とドレイン領域
の上方の半導体層からなるゲート電極とを有するＰ型Ｍ
ＯＳトランジスタとを有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造技術に関し、特に、ＳＯＩ（Silicon On Insulator）
構造を有する半導体装置の保護性能を向上する半導体装
置及びその製造方法を提供する。
造技術に関し、特に、ＳＯＩ（Silicon On Insulator）
構造を有する半導体装置の保護性能を向上する半導体装
置及びその製造方法を提供する。
【０００２】
【従来の技術】ＳＯＩ技術は、絶縁基板又は絶縁膜上に
形成した単結晶シリコン薄膜に素子を形成する技術であ
る。ＳＯＩ構造は、完全な素子分離をすることが可能な
ため、拡散層容量等の寄生容量を大幅に低減でき、半導
体装置の動作速度を向上することができることから、注
目されている半導体技術の一つである。
形成した単結晶シリコン薄膜に素子を形成する技術であ
る。ＳＯＩ構造は、完全な素子分離をすることが可能な
ため、拡散層容量等の寄生容量を大幅に低減でき、半導
体装置の動作速度を向上することができることから、注
目されている半導体技術の一つである。
【０００３】ところが、人体等に帯電した静電気の放電
（以下、ＥＳＤという）等により半導体装置内部に大電
流が流れ込んだ場合、バルクシリコン上に形成した通常
の半導体装置ではシリコン基板方向にその電流を逃がす
経路があるのに対し、ＳＯＩ構造では素子の下部に絶縁
膜が形成されているので、その電流を横方向にしか逃が
すことができず、素子が破壊され易いといった問題があ
る。このため、ＳＯＩ構造をもつ半導体装置において
は、ＥＳＤから素子を保護する技術が特に重要である。
（以下、ＥＳＤという）等により半導体装置内部に大電
流が流れ込んだ場合、バルクシリコン上に形成した通常
の半導体装置ではシリコン基板方向にその電流を逃がす
経路があるのに対し、ＳＯＩ構造では素子の下部に絶縁
膜が形成されているので、その電流を横方向にしか逃が
すことができず、素子が破壊され易いといった問題があ
る。このため、ＳＯＩ構造をもつ半導体装置において
は、ＥＳＤから素子を保護する技術が特に重要である。
【０００４】半導体装置に保護素子を作り込むことは、
ＥＳＤから半導体素子を保護する方法として一般的に用
いられている。典型的な保護素子としては、印加される
過大電圧を減少させる抵抗型保護素子と、過大電圧を電
源線や基準電位線に逃がす放電型保護素子とがある。以
下では、放電型保護素子に限定して説明する。通常、放
電型の保護素子は、ダイオードやＭＯＳトランジスタ等
により形成し、これらの素子を通して過大電流を放出す
る。このとき、放電効果は拡散層の接合面積の増加とと
もに増すので、放電効果を高めるため広い接合面積を有
する素子を形成することが要求される。
ＥＳＤから半導体素子を保護する方法として一般的に用
いられている。典型的な保護素子としては、印加される
過大電圧を減少させる抵抗型保護素子と、過大電圧を電
源線や基準電位線に逃がす放電型保護素子とがある。以
下では、放電型保護素子に限定して説明する。通常、放
電型の保護素子は、ダイオードやＭＯＳトランジスタ等
により形成し、これらの素子を通して過大電流を放出す
る。このとき、放電効果は拡散層の接合面積の増加とと
もに増すので、放電効果を高めるため広い接合面積を有
する素子を形成することが要求される。
【０００５】また、保護素子には、それ自体がＥＳＤに
よって壊れにくいことが要求されるため、接合部の内部
電界を緩和して素子が破壊されにくくすることが望まし
い。このため、例えばＭＯＳトランジスタを用いた保護
素子では、ソース・ドレイン拡散層を内部の集積回路素
子のそれよりも深くすることにより、拡散層の不純物濃
度プロファイルに傾斜を持たせ、接合部における電界集
中を抑えることが行われている。
よって壊れにくいことが要求されるため、接合部の内部
電界を緩和して素子が破壊されにくくすることが望まし
い。このため、例えばＭＯＳトランジスタを用いた保護
素子では、ソース・ドレイン拡散層を内部の集積回路素
子のそれよりも深くすることにより、拡散層の不純物濃
度プロファイルに傾斜を持たせ、接合部における電界集
中を抑えることが行われている。
【０００６】このように拡散層の不純物濃度プロファイ
ルに傾斜を持たせることは、内部電界を緩和するほか
に、接合面積やソース−ドレイン間のパンチスルー電流
を増す効果があるため、放電能力の向上を図ることもで
きる。一方、ＳＯＩ構造においては、支持基板上に絶縁
膜を介して成膜された単結晶シリコン薄膜（以下、ＳＯ
Ｉ層という）に保護素子を形成することが望ましい。こ
れは、ＳＯＩ基板を用いた半導体装置の製造プロセスと
の整合性に優れているからである。しかし、デバイス特
性を向上するためにはＳＯＩ層を薄くして拡散層の低面
が絶縁膜に接するようにし、拡散層容量を低減すること
が望ましく、ＳＯＩ層を厚くして放電効果を高める保護
素子に対する要求とは相反する。
ルに傾斜を持たせることは、内部電界を緩和するほか
に、接合面積やソース−ドレイン間のパンチスルー電流
を増す効果があるため、放電能力の向上を図ることもで
きる。一方、ＳＯＩ構造においては、支持基板上に絶縁
膜を介して成膜された単結晶シリコン薄膜（以下、ＳＯ
Ｉ層という）に保護素子を形成することが望ましい。こ
れは、ＳＯＩ基板を用いた半導体装置の製造プロセスと
の整合性に優れているからである。しかし、デバイス特
性を向上するためにはＳＯＩ層を薄くして拡散層の低面
が絶縁膜に接するようにし、拡散層容量を低減すること
が望ましく、ＳＯＩ層を厚くして放電効果を高める保護
素子に対する要求とは相反する。
【０００７】このため、保護素子をＳＯＩ層には形成せ
ず、支持シリコン基板中に保護素子を形成する方法が提
案されている。例えば、特開平４−３４５０６４号公報
記載の半導体装置では、図１６（ａ）に示すように、支
持シリコン基板１０上にＮ型ＭＯＳトランジスタ２２を
形成し、これを保護素子として用いている。即ち、ＳＯ
Ｉ層１４上には半導体集積回路素子６８が形成され、そ
の半導体集積回路素子６８を保護するＮ型ＭＯＳトラン
ジスタ２２が支持シリコン基板１０上に形成されてい
る。Ｎ型ＭＯＳトランジスタ２２のゲート電極７０はＳ
ＯＩ層１４により形成され、ゲート絶縁膜７２は支持シ
リコン基板１０とＳＯＩ層１４との間の絶縁膜１２によ
り形成されている 図１６（ａ）の保護素子の動作を、図１６（ｂ）の等価
回路を用いて説明する。図示するように、保護素子であ
るＮ型ＭＯＳトランジスタ２２のドレインとゲートは入
出力パッド４０に接続されている。従って、入出力パッ
ド４０に負のＥＳＤサージ電圧が印加されると、ドレイ
ン拡散層が順バイアス状態となる。これにより、静電気
により発生した大電流を支持シリコン基板１０に逃がす
ことができるので、半導体集積回路素子に影響を与える
ことを抑えることができる。
ず、支持シリコン基板中に保護素子を形成する方法が提
案されている。例えば、特開平４−３４５０６４号公報
記載の半導体装置では、図１６（ａ）に示すように、支
持シリコン基板１０上にＮ型ＭＯＳトランジスタ２２を
形成し、これを保護素子として用いている。即ち、ＳＯ
Ｉ層１４上には半導体集積回路素子６８が形成され、そ
の半導体集積回路素子６８を保護するＮ型ＭＯＳトラン
ジスタ２２が支持シリコン基板１０上に形成されてい
る。Ｎ型ＭＯＳトランジスタ２２のゲート電極７０はＳ
ＯＩ層１４により形成され、ゲート絶縁膜７２は支持シ
リコン基板１０とＳＯＩ層１４との間の絶縁膜１２によ
り形成されている 図１６（ａ）の保護素子の動作を、図１６（ｂ）の等価
回路を用いて説明する。図示するように、保護素子であ
るＮ型ＭＯＳトランジスタ２２のドレインとゲートは入
出力パッド４０に接続されている。従って、入出力パッ
ド４０に負のＥＳＤサージ電圧が印加されると、ドレイ
ン拡散層が順バイアス状態となる。これにより、静電気
により発生した大電流を支持シリコン基板１０に逃がす
ことができるので、半導体集積回路素子に影響を与える
ことを抑えることができる。
【０００８】また、保護素子を支持シリコン基板１０上
に形成しているので、拡散層の接合面積を広くすること
ができる。さらに、半導体集積回路素子のＮ型ＭＯＳト
ランジスタと同時に保護素子を形成しているため、ＳＯ
Ｉ基板を用いた半導体装置の製造プロセスとの整合性に
も優れている。
に形成しているので、拡散層の接合面積を広くすること
ができる。さらに、半導体集積回路素子のＮ型ＭＯＳト
ランジスタと同時に保護素子を形成しているため、ＳＯ
Ｉ基板を用いた半導体装置の製造プロセスとの整合性に
も優れている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、一つのＮ型ＭＯＳトランジスタ一
保護素子を形成するため、保護素子のｐｎ接合に逆バイ
アスが印加されるようなＥＳＤサージ電圧が印加された
場合には、保護素子に接合降伏によってのみ放電がされ
るので、十分な保護能力が得られないといった問題があ
った。
来の半導体装置では、一つのＮ型ＭＯＳトランジスタ一
保護素子を形成するため、保護素子のｐｎ接合に逆バイ
アスが印加されるようなＥＳＤサージ電圧が印加された
場合には、保護素子に接合降伏によってのみ放電がされ
るので、十分な保護能力が得られないといった問題があ
った。
【００１０】また、電源線又は基準電位線のどちらか一
方にしか保護回路を設けることができないといった問題
があった。また、ＳＯＩ基板を用いて半導体装置を製造
する際には通常ウェルを形成しないので、図１６（ｃ）
に示すように、支持シリコン基板上にＮウェル７４を形
成し、Ｎ型ＭＯＳトランジスタ２２とＰ型ＭＯＳトラン
ジスタ２４とにより保護回路を形成しようとした場合に
は、別途ウェルの形成工程を追加しなければならないと
いった問題があった。
方にしか保護回路を設けることができないといった問題
があった。また、ＳＯＩ基板を用いて半導体装置を製造
する際には通常ウェルを形成しないので、図１６（ｃ）
に示すように、支持シリコン基板上にＮウェル７４を形
成し、Ｎ型ＭＯＳトランジスタ２２とＰ型ＭＯＳトラン
ジスタ２４とにより保護回路を形成しようとした場合に
は、別途ウェルの形成工程を追加しなければならないと
いった問題があった。
【００１１】また、ＣＭＯＳ集積回路では、出力バッフ
ァの電源線と基準電位線にはそれぞれ寄生のｐｎ接合が
形成されているため、逆方向のＥＳＤサージ電圧が出力
パッドに印加された場合には、保護素子が逆方向電圧に
より接合降伏する前に、順方向にバイアスされているい
ずれかの寄生ｐｎ接合に電流が集中し、接合破壊をもた
らす虞があるといった問題があった。
ァの電源線と基準電位線にはそれぞれ寄生のｐｎ接合が
形成されているため、逆方向のＥＳＤサージ電圧が出力
パッドに印加された場合には、保護素子が逆方向電圧に
より接合降伏する前に、順方向にバイアスされているい
ずれかの寄生ｐｎ接合に電流が集中し、接合破壊をもた
らす虞があるといった問題があった。
【００１２】本発明の目的は、ＳＯＩ基板を用いた半導
体装置において、正負両極性のＥＳＤサージ電圧に対し
て優れた放電能力を持つ半導体装置、及び、このような
半導体装置を、製造工程数を増加することなく製造する
半導体装置の製造方法を提供することにある。
体装置において、正負両極性のＥＳＤサージ電圧に対し
て優れた放電能力を持つ半導体装置、及び、このような
半導体装置を、製造工程数を増加することなく製造する
半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的は、Ｐ型の半導
体基板と、前記Ｐ型半導体基板上に形成された絶縁膜
と、前記絶縁膜上に形成された半導体層と、前記半導体
層に形成された半導体素子と、前記半導体素子を保護す
る保護素子とを有する半導体装置において、前記保護素
子は、前記半導体基板に形成された第１のＮ型ソース拡
散層と前記第１のＮ型ソース拡散層の内部に設けられ前
記第１のＮ型ソース拡散層よりも浅い第２のＮ型ソース
拡散層とからなるソース領域と、前記半導体基板に形成
された第１のＮ型ドレイン拡散層と前記第１のＮ型ドレ
イン拡散層の内部に設けられ前記第１のＮ型ドレイン拡
散層よりも浅い第２のＮ型ドレイン拡散層とからなるド
レイン領域と、前記ソース領域と前記ドレイン領域との
間の前記半導体基板上の前記絶縁膜からなるゲート絶縁
膜と、前記ゲート絶縁膜上の前記半導体層からなるゲー
ト電極とを有するＮ型ＭＯＳトランジスタと、前記半導
体基板に形成されたＮ型拡散層とＮ型拡散層の内部に設
けられ前記Ｎ型拡散層よりも浅いＰ型ソース拡散層から
なるソース領域と、前記Ｎ型拡散層の内部に設けられ前
記Ｎ型拡散層より浅いＰ型ドレイン拡散層からなるドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
の前記半導体基板上の前記絶縁膜からなるゲート絶縁膜
と、前記ゲート絶縁膜上の前記半導体層からなるゲート
電極とを有するＰ型ＭＯＳトランジスタとを有すること
を特徴とする半導体装置により達成される。
体基板と、前記Ｐ型半導体基板上に形成された絶縁膜
と、前記絶縁膜上に形成された半導体層と、前記半導体
層に形成された半導体素子と、前記半導体素子を保護す
る保護素子とを有する半導体装置において、前記保護素
子は、前記半導体基板に形成された第１のＮ型ソース拡
散層と前記第１のＮ型ソース拡散層の内部に設けられ前
記第１のＮ型ソース拡散層よりも浅い第２のＮ型ソース
拡散層とからなるソース領域と、前記半導体基板に形成
された第１のＮ型ドレイン拡散層と前記第１のＮ型ドレ
イン拡散層の内部に設けられ前記第１のＮ型ドレイン拡
散層よりも浅い第２のＮ型ドレイン拡散層とからなるド
レイン領域と、前記ソース領域と前記ドレイン領域との
間の前記半導体基板上の前記絶縁膜からなるゲート絶縁
膜と、前記ゲート絶縁膜上の前記半導体層からなるゲー
ト電極とを有するＮ型ＭＯＳトランジスタと、前記半導
体基板に形成されたＮ型拡散層とＮ型拡散層の内部に設
けられ前記Ｎ型拡散層よりも浅いＰ型ソース拡散層から
なるソース領域と、前記Ｎ型拡散層の内部に設けられ前
記Ｎ型拡散層より浅いＰ型ドレイン拡散層からなるドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
の前記半導体基板上の前記絶縁膜からなるゲート絶縁膜
と、前記ゲート絶縁膜上の前記半導体層からなるゲート
電極とを有するＰ型ＭＯＳトランジスタとを有すること
を特徴とする半導体装置により達成される。
【００１４】また、上記の半導体装置において、前記Ｐ
型ソース拡散層又は前記Ｐ型ドレイン拡散層に電源電圧
を印加した際に、前記Ｎ型拡散層と、前記Ｐ型ソース拡
散層又は前記Ｐ型ドレイン拡散層との間に形成される空
乏層の幅が、前記Ｎ型拡散層の深さと、前記Ｐ型ソース
拡散層又は前記Ｐ型ドレイン拡散層の深さの差分よりも
小さくなるように、前記Ｎ型拡散層の深さと、前記Ｐ型
ソース拡散層又は前記Ｐ型ドレイン拡散層の深さが制御
されていることが望ましい。
型ソース拡散層又は前記Ｐ型ドレイン拡散層に電源電圧
を印加した際に、前記Ｎ型拡散層と、前記Ｐ型ソース拡
散層又は前記Ｐ型ドレイン拡散層との間に形成される空
乏層の幅が、前記Ｎ型拡散層の深さと、前記Ｐ型ソース
拡散層又は前記Ｐ型ドレイン拡散層の深さの差分よりも
小さくなるように、前記Ｎ型拡散層の深さと、前記Ｐ型
ソース拡散層又は前記Ｐ型ドレイン拡散層の深さが制御
されていることが望ましい。
【００１５】また、上記の半導体装置において、前記Ｎ
型拡散層の深さは、前記Ｐ型ソース拡散層又は前記Ｐ型
ドレイン拡散層の深さよりも、少なくとも１００ｎｍ以
上深いことが望ましい。また、Ｐ型の半導体基板と、前
記Ｐ型半導体基板上に形成された絶縁膜と、前記絶縁膜
上に形成された半導体層と、前記半導体層に形成された
半導体素子と、前記半導体素子を保護する保護素子とを
有する半導体装置において、前記保護素子は、前記半導
体基板に形成された第１のＮ型カソード拡散層と前記第
１のＮ型カソード拡散層の内部に設けられ前記第１のＮ
型カソード拡散層よりも浅い第２のＮ型カソード拡散層
とからなるカソードと、前記半導体基板からなるアノー
ドとを有する第１のダイオードと、前記半導体基板に形
成された第３のＮ型カソード拡散層からなるカソード
と、前記第３のＮ型カソード拡散層の内部に設けられ前
記第３のＮ型カソード拡散層よりも浅いＰ型アノード拡
散層とからなるアノードとを有する第２のダイオードと
を有することを特徴とする半導体装置によっても達成さ
れる。
型拡散層の深さは、前記Ｐ型ソース拡散層又は前記Ｐ型
ドレイン拡散層の深さよりも、少なくとも１００ｎｍ以
上深いことが望ましい。また、Ｐ型の半導体基板と、前
記Ｐ型半導体基板上に形成された絶縁膜と、前記絶縁膜
上に形成された半導体層と、前記半導体層に形成された
半導体素子と、前記半導体素子を保護する保護素子とを
有する半導体装置において、前記保護素子は、前記半導
体基板に形成された第１のＮ型カソード拡散層と前記第
１のＮ型カソード拡散層の内部に設けられ前記第１のＮ
型カソード拡散層よりも浅い第２のＮ型カソード拡散層
とからなるカソードと、前記半導体基板からなるアノー
ドとを有する第１のダイオードと、前記半導体基板に形
成された第３のＮ型カソード拡散層からなるカソード
と、前記第３のＮ型カソード拡散層の内部に設けられ前
記第３のＮ型カソード拡散層よりも浅いＰ型アノード拡
散層とからなるアノードとを有する第２のダイオードと
を有することを特徴とする半導体装置によっても達成さ
れる。
【００１６】また、上記の半導体装置において、前記Ｐ
型アノード拡散層に電源電圧を印加した際に、前記第３
のＮ型カソード拡散層と、前記Ｐ型アノード拡散層との
間に形成される空乏層の幅が、前記第３のＮ型カソード
拡散層の深さと、前記Ｐ型アノード拡散層の深さの差分
よりも小さくなるように、前記第３のＮ型カソード拡散
層の深さと、前記Ｐ型アノード拡散層の深さが制御され
ていることが望ましい。
型アノード拡散層に電源電圧を印加した際に、前記第３
のＮ型カソード拡散層と、前記Ｐ型アノード拡散層との
間に形成される空乏層の幅が、前記第３のＮ型カソード
拡散層の深さと、前記Ｐ型アノード拡散層の深さの差分
よりも小さくなるように、前記第３のＮ型カソード拡散
層の深さと、前記Ｐ型アノード拡散層の深さが制御され
ていることが望ましい。
【００１７】また、上記の半導体装置において、前記第
２のＮ型拡散層の深さは、前記第１のＰ型拡散層の深さ
よりも、少なくとも１００ｎｍ以上深いことが望まし
い。また、上記の半導体装置において、前記半導体層
は、膜厚が３００ｎｍ以下であることが望ましい。ま
た、Ｐ型の半導体基板と、前記Ｐ型半導体基板上に形成
された絶縁膜と、前記絶縁膜上に形成された半導体層
と、前記半導体層に形成された半導体素子と、前記半導
体素子を保護する保護素子とを有する半導体装置の製造
方法において、前記絶縁膜と前記半導体層をパターニン
グし、前記保護素子を構成するＮ型ＭＯＳトランジスタ
を形成する第１の領域内に、前記半導体層からなる第１
のゲート電極を形成し、前記保護素子を構成するＰ型Ｍ
ＯＳトランジスタを形成する第２の領域内に、前記半導
体層からなる第２のゲート電極を形成するゲート電極形
成工程と、前記第１のゲート電極及び前記第２のゲート
電極をマスクとして、前記第１の領域と前記第２の領域
にＮ型不純物を導入する第１のＮ型不純物導入工程と、
前記Ｎ型不純物が導入された前記半導体基板を熱酸化
し、前記半導体素子領域にゲート酸化膜を形成するとと
もに、前記第１の領域内に第１のＮ型ソース拡散層及び
第１のＮ型ドレイン拡散層を、前記第２の領域にＮ型拡
散層を形成するゲート酸化膜形成工程と、前記第２のゲ
ート電極をマスクとして前記第２の領域にＰ型不純物を
導入し、前記Ｎ型拡散層内にＰ型ソース拡散層とＰ型ド
レイン拡散層を形成すると同時に、前記半導体素子領域
のＰ型領域を形成するＰ型不純物導入工程と、前記第１
のゲート電極をマスクとして前記第１の領域にＮ型不純
物を導入し、前記第１のＮ型ソース拡散層内に第２のＮ
型ソース拡散層を、前記第１のＮ型ドレイン拡散層内に
第２のＮ型ドレイン拡散層を形成すると同時に、前記半
導体素子領域のＮ型領域を形成するＮ型不純物導入工程
とを有し、前記第２のゲート電極と前記Ｐ型ソース拡散
層と前記Ｐ型ドレイン拡散層とを有するＰ型ＭＯＳトラ
ンジスタと、前記第１のゲート電極と前記第１のＮ型ソ
ース拡散層と前記第２のＮ型ソース拡散層と前記第１の
Ｎ型ドレイン拡散層と前記第２のＮ型ドレイン拡散層と
を有するＮ型ＭＯＳトランジスタとを有する保護素子を
形成することを特徴とする半導体装置の製造方法によっ
ても達成される。
２のＮ型拡散層の深さは、前記第１のＰ型拡散層の深さ
よりも、少なくとも１００ｎｍ以上深いことが望まし
い。また、上記の半導体装置において、前記半導体層
は、膜厚が３００ｎｍ以下であることが望ましい。ま
た、Ｐ型の半導体基板と、前記Ｐ型半導体基板上に形成
された絶縁膜と、前記絶縁膜上に形成された半導体層
と、前記半導体層に形成された半導体素子と、前記半導
体素子を保護する保護素子とを有する半導体装置の製造
方法において、前記絶縁膜と前記半導体層をパターニン
グし、前記保護素子を構成するＮ型ＭＯＳトランジスタ
を形成する第１の領域内に、前記半導体層からなる第１
のゲート電極を形成し、前記保護素子を構成するＰ型Ｍ
ＯＳトランジスタを形成する第２の領域内に、前記半導
体層からなる第２のゲート電極を形成するゲート電極形
成工程と、前記第１のゲート電極及び前記第２のゲート
電極をマスクとして、前記第１の領域と前記第２の領域
にＮ型不純物を導入する第１のＮ型不純物導入工程と、
前記Ｎ型不純物が導入された前記半導体基板を熱酸化
し、前記半導体素子領域にゲート酸化膜を形成するとと
もに、前記第１の領域内に第１のＮ型ソース拡散層及び
第１のＮ型ドレイン拡散層を、前記第２の領域にＮ型拡
散層を形成するゲート酸化膜形成工程と、前記第２のゲ
ート電極をマスクとして前記第２の領域にＰ型不純物を
導入し、前記Ｎ型拡散層内にＰ型ソース拡散層とＰ型ド
レイン拡散層を形成すると同時に、前記半導体素子領域
のＰ型領域を形成するＰ型不純物導入工程と、前記第１
のゲート電極をマスクとして前記第１の領域にＮ型不純
物を導入し、前記第１のＮ型ソース拡散層内に第２のＮ
型ソース拡散層を、前記第１のＮ型ドレイン拡散層内に
第２のＮ型ドレイン拡散層を形成すると同時に、前記半
導体素子領域のＮ型領域を形成するＮ型不純物導入工程
とを有し、前記第２のゲート電極と前記Ｐ型ソース拡散
層と前記Ｐ型ドレイン拡散層とを有するＰ型ＭＯＳトラ
ンジスタと、前記第１のゲート電極と前記第１のＮ型ソ
ース拡散層と前記第２のＮ型ソース拡散層と前記第１の
Ｎ型ドレイン拡散層と前記第２のＮ型ドレイン拡散層と
を有するＮ型ＭＯＳトランジスタとを有する保護素子を
形成することを特徴とする半導体装置の製造方法によっ
ても達成される。
【００１８】また、上記の半導体装置の製造方法におい
て、前記第１のＮ型不純物導入工程では、前記Ｐ型ソー
ス拡散層又は前記Ｐ型ドレイン拡散層に電源電圧を印加
した際に、前記Ｎ型拡散層と、前記Ｐ型ソース拡散層又
は前記Ｐ型ドレイン拡散層との間に形成される空乏層の
幅が、前記Ｎ型拡散層の深さと、前記Ｐ型ソース拡散層
又は前記Ｐ型ドレイン拡散層の深さの差分よりも小さく
なるように、前記第１の領域と前記第２の領域にＮ型不
純物を導入することが望ましい。
て、前記第１のＮ型不純物導入工程では、前記Ｐ型ソー
ス拡散層又は前記Ｐ型ドレイン拡散層に電源電圧を印加
した際に、前記Ｎ型拡散層と、前記Ｐ型ソース拡散層又
は前記Ｐ型ドレイン拡散層との間に形成される空乏層の
幅が、前記Ｎ型拡散層の深さと、前記Ｐ型ソース拡散層
又は前記Ｐ型ドレイン拡散層の深さの差分よりも小さく
なるように、前記第１の領域と前記第２の領域にＮ型不
純物を導入することが望ましい。
【００１９】また、Ｐ型の半導体基板と、前記Ｐ型半導
体基板上に形成された絶縁膜と、前記絶縁膜上に形成さ
れた半導体層と、前記半導体層に形成された半導体素子
と、前記半導体素子を保護する保護素子とを有する半導
体装置の製造方法において、前記絶縁膜と前記半導体層
をパターニングし、前記保護素子を構成する第１のダイ
オードを形成する第１の領域と、前記保護素子を構成す
る第２のダイオードを形成する第２の領域に、前記半導
体基板に達する開口部を形成する開口部形成工程と、前
記第１の領域と前記第２の領域にＮ型不純物を導入する
第１のＮ型不純物導入工程と、前記Ｎ型不純物が導入さ
れた前記半導体基板を熱酸化し、前記半導体素子領域に
ゲート酸化膜を形成するとともに、前記第１の領域内に
第１のＮ型カソード拡散層を、前記第２の領域に第２の
Ｎ型カソード拡散層を形成するゲート酸化膜形成工程
と、前記第２の領域にＰ型不純物を導入し、前記第３の
Ｎ型カソード拡散層内にＰ型アノード拡散層を形成する
と同時に、前記半導体素子領域のＰ型領域を形成するＰ
型不純物導入工程と、前記第１の領域にＮ型不純物を導
入し、前記第１のＮ型カソード拡散層内に第２のＮ型カ
ソード拡散層を形成すると同時に、前記半導体素子領域
のＮ型領域を形成するＮ型不純物導入工程とを有し、前
記第１のＮ型カソード拡散層と前記第２のＮ型カソード
拡散層とからなるカソードと、前記半導体基板からなる
アノードとを有する第１のダイオードと、前記半導体基
板に形成された第３のＮ型カソード拡散層からなるカソ
ードと前記Ｐ型アノード拡散層とからなるアノードとを
有する第２のダイオードとを有する保護素子を形成する
ことを特徴とする半導体装置の製造方法によっても達成
される。
体基板上に形成された絶縁膜と、前記絶縁膜上に形成さ
れた半導体層と、前記半導体層に形成された半導体素子
と、前記半導体素子を保護する保護素子とを有する半導
体装置の製造方法において、前記絶縁膜と前記半導体層
をパターニングし、前記保護素子を構成する第１のダイ
オードを形成する第１の領域と、前記保護素子を構成す
る第２のダイオードを形成する第２の領域に、前記半導
体基板に達する開口部を形成する開口部形成工程と、前
記第１の領域と前記第２の領域にＮ型不純物を導入する
第１のＮ型不純物導入工程と、前記Ｎ型不純物が導入さ
れた前記半導体基板を熱酸化し、前記半導体素子領域に
ゲート酸化膜を形成するとともに、前記第１の領域内に
第１のＮ型カソード拡散層を、前記第２の領域に第２の
Ｎ型カソード拡散層を形成するゲート酸化膜形成工程
と、前記第２の領域にＰ型不純物を導入し、前記第３の
Ｎ型カソード拡散層内にＰ型アノード拡散層を形成する
と同時に、前記半導体素子領域のＰ型領域を形成するＰ
型不純物導入工程と、前記第１の領域にＮ型不純物を導
入し、前記第１のＮ型カソード拡散層内に第２のＮ型カ
ソード拡散層を形成すると同時に、前記半導体素子領域
のＮ型領域を形成するＮ型不純物導入工程とを有し、前
記第１のＮ型カソード拡散層と前記第２のＮ型カソード
拡散層とからなるカソードと、前記半導体基板からなる
アノードとを有する第１のダイオードと、前記半導体基
板に形成された第３のＮ型カソード拡散層からなるカソ
ードと前記Ｐ型アノード拡散層とからなるアノードとを
有する第２のダイオードとを有する保護素子を形成する
ことを特徴とする半導体装置の製造方法によっても達成
される。
【００２０】また、上記の半導体装置の製造方法におい
て、前記第１のＮ型不純物導入工程では、前記Ｐ型アノ
ード拡散層に電源電圧を印加した際に、前記第３のＮ型
カソード拡散層と、前記Ｐ型アノード拡散層との間に形
成される空乏層の幅が、前記第３のＮ型カソード拡散層
の深さと、前記Ｐ型アノード拡散層の深さの差分よりも
小さくなるように、前記第１の領域と前記第２の領域に
Ｎ型不純物を導入することが望ましい。
て、前記第１のＮ型不純物導入工程では、前記Ｐ型アノ
ード拡散層に電源電圧を印加した際に、前記第３のＮ型
カソード拡散層と、前記Ｐ型アノード拡散層との間に形
成される空乏層の幅が、前記第３のＮ型カソード拡散層
の深さと、前記Ｐ型アノード拡散層の深さの差分よりも
小さくなるように、前記第１の領域と前記第２の領域に
Ｎ型不純物を導入することが望ましい。
【００２１】
【作用】本発明によれば、ＳＯＩ構造を有する半導体装
置において、支持基板に保護素子としてＮ型ＭＯＳトラ
ンジスタ及びＰ型ＭＯＳトランジスタを形成することに
より、静電気等によって発生した大電流を半導体基板方
向に逃がすことができるので、その電流に起因する半導
体装置の劣化や破壊を抑制することができる。
置において、支持基板に保護素子としてＮ型ＭＯＳトラ
ンジスタ及びＰ型ＭＯＳトランジスタを形成することに
より、静電気等によって発生した大電流を半導体基板方
向に逃がすことができるので、その電流に起因する半導
体装置の劣化や破壊を抑制することができる。
【００２２】また、入出力パッドに負のＥＳＤサージ電
圧が印加された場合にはＮ型ＭＯＳトランジスタのドレ
イン拡散層が順バイアス状態となるので、過大電圧を支
持基板に逃がすことができ、入出力パッドに正のＥＳＤ
サージ電圧が印加された場合にはＰ型ＭＯＳトランジス
タのドレイン拡散層が順バイアス状態となるので、過大
電圧を電源線に逃がすことができる。
圧が印加された場合にはＮ型ＭＯＳトランジスタのドレ
イン拡散層が順バイアス状態となるので、過大電圧を支
持基板に逃がすことができ、入出力パッドに正のＥＳＤ
サージ電圧が印加された場合にはＰ型ＭＯＳトランジス
タのドレイン拡散層が順バイアス状態となるので、過大
電圧を電源線に逃がすことができる。
【００２３】また、Ｎ型ＭＯＳトランジスタのソース／
ドレイン拡散層は、深いＮ型拡散層と浅いＮ型拡散層に
より形成されているので、急激な不純物濃度勾配はな
く、ソース／ドレイン拡散層と支持基板とにより形成さ
れるＰＮ接合により放電が行われる際に、接合部におけ
る電界の集中を避けることができる。また、Ｐ型ＭＯＳ
トランジスタのソース／ドレイン拡散層に電源電圧を印
加した際に、直下のＮ型拡散層と、Ｐ型ソース／ドレイ
ン拡散層との間に形成される空乏層の幅が、Ｎ型拡散層
の深さと、Ｐ型ソース／ドレイン拡散層の深さの差分よ
りも小さくなるようにしたので、Ｎ型拡散層とＰ型拡散
層とにより形成される空乏層により、基板方向にリーク
電流が流れることを防止することができる。
ドレイン拡散層は、深いＮ型拡散層と浅いＮ型拡散層に
より形成されているので、急激な不純物濃度勾配はな
く、ソース／ドレイン拡散層と支持基板とにより形成さ
れるＰＮ接合により放電が行われる際に、接合部におけ
る電界の集中を避けることができる。また、Ｐ型ＭＯＳ
トランジスタのソース／ドレイン拡散層に電源電圧を印
加した際に、直下のＮ型拡散層と、Ｐ型ソース／ドレイ
ン拡散層との間に形成される空乏層の幅が、Ｎ型拡散層
の深さと、Ｐ型ソース／ドレイン拡散層の深さの差分よ
りも小さくなるようにしたので、Ｎ型拡散層とＰ型拡散
層とにより形成される空乏層により、基板方向にリーク
電流が流れることを防止することができる。
【００２４】また、Ｎ型拡散層の深さを、Ｐ型拡散層の
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、ＳＯＩ構造
を有する半導体装置において、支持基板に保護素子とし
て２つのダイオードを形成することにより、静電気等に
よって発生した大電流を半導体基板方向に逃がすことが
できるので、その電流に起因する半導体装置の劣化や破
壊を抑制することができる。
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、ＳＯＩ構造
を有する半導体装置において、支持基板に保護素子とし
て２つのダイオードを形成することにより、静電気等に
よって発生した大電流を半導体基板方向に逃がすことが
できるので、その電流に起因する半導体装置の劣化や破
壊を抑制することができる。
【００２５】また、入出力パッドに負のＥＳＤサージ電
圧が印加された場合には、一方のダイオードが順バイア
ス状態となるので、過大電圧を支持基板に逃がすことが
できる。また、入出力パッドに正のＥＳＤサージ電圧が
印加された場合には他方のダイオードが順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
圧が印加された場合には、一方のダイオードが順バイア
ス状態となるので、過大電圧を支持基板に逃がすことが
できる。また、入出力パッドに正のＥＳＤサージ電圧が
印加された場合には他方のダイオードが順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
【００２６】また、一方のダイオードのカソード拡散層
は、深いＮ型拡散層と浅いＮ型拡散層により形成されて
いるので、急激な不純物濃度勾配はなく、カソード拡散
層と支持基板とにより形成されるＰＮ接合により放電が
行われる際に、接合部における電界の集中を避けること
ができる。また、アノード拡散層に電源電圧を印加した
際に、直下のＮ型拡散層と、アノード拡散層との間に形
成される空乏層の幅が、Ｎ型拡散層の深さと、アノード
拡散層の深さの差分よりも小さくなるようにしたので、
Ｎ型拡散層とアノード拡散層とにより形成される空乏層
により、基板方向にリーク電流が流れることを防止する
ことができる。
は、深いＮ型拡散層と浅いＮ型拡散層により形成されて
いるので、急激な不純物濃度勾配はなく、カソード拡散
層と支持基板とにより形成されるＰＮ接合により放電が
行われる際に、接合部における電界の集中を避けること
ができる。また、アノード拡散層に電源電圧を印加した
際に、直下のＮ型拡散層と、アノード拡散層との間に形
成される空乏層の幅が、Ｎ型拡散層の深さと、アノード
拡散層の深さの差分よりも小さくなるようにしたので、
Ｎ型拡散層とアノード拡散層とにより形成される空乏層
により、基板方向にリーク電流が流れることを防止する
ことができる。
【００２７】また、Ｎ型拡散層の深さを、Ｐ型拡散層の
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、保護素子の
放電効果を高めるために保護素子を支持基板中に形成し
たので、十分な放電効果を得ることが困難な約３００ｎ
ｍ以下のＳＯＩ層に形成された半導体装置においても、
放電効果を高めることができる。
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、保護素子の
放電効果を高めるために保護素子を支持基板中に形成し
たので、十分な放電効果を得ることが困難な約３００ｎ
ｍ以下のＳＯＩ層に形成された半導体装置においても、
放電効果を高めることができる。
【００２８】また、Ｎ型拡散層は、ゲート酸化工程の前
に形成するので、ゲート酸化の熱処理にともない支持基
板深くに拡散する。これにより、Ｎ型拡散層は、Ｐ型Ｍ
ＯＳトランジスタを作り込むための代用ウェルとして用
いることができる。また、このようにして形成する代用
ウェルは、ウェルを形成するための長時間の熱処理を必
要としないので、ＳＯＩ基板を用いた半導体装置の製造
工程や処理時間を大幅に増加することなく形成すること
ができる。
に形成するので、ゲート酸化の熱処理にともない支持基
板深くに拡散する。これにより、Ｎ型拡散層は、Ｐ型Ｍ
ＯＳトランジスタを作り込むための代用ウェルとして用
いることができる。また、このようにして形成する代用
ウェルは、ウェルを形成するための長時間の熱処理を必
要としないので、ＳＯＩ基板を用いた半導体装置の製造
工程や処理時間を大幅に増加することなく形成すること
ができる。
【００２９】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を、図１乃至図８を用いて説明する。図１
は本実施例による半導体装置の構造を示す図、図２は本
実施例による半導体装置を試験する際に用いた測定用回
路図、図３乃至図８は本実施例による半導体装置の製造
方法を説明する図である。
その製造方法を、図１乃至図８を用いて説明する。図１
は本実施例による半導体装置の構造を示す図、図２は本
実施例による半導体装置を試験する際に用いた測定用回
路図、図３乃至図８は本実施例による半導体装置の製造
方法を説明する図である。
【００３０】本実施例による半導体装置は、図１（ｂ）
に示すように、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳ
トランジスタからなる保護素子を有している。即ち、入
出力パッドと、半導体集積回路素子とを接続する配線に
は、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
が接続されている。Ｎ型ＭＯＳトランジスタは、基準電
位線と配線との間に設けられており、ソース電極、ドレ
イン電極はそれぞれ基準電位線、配線に接続され、ゲー
ト電極は基準電位線に接続されている。Ｐ型ＭＯＳトラ
ンジスタは、電源線と配線との間に設けられており、ソ
ース電極、ドレイン電極はそれぞれ配線、電源線に接続
され、ゲート電極は電源線に接続されている。
に示すように、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳ
トランジスタからなる保護素子を有している。即ち、入
出力パッドと、半導体集積回路素子とを接続する配線に
は、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタ
が接続されている。Ｎ型ＭＯＳトランジスタは、基準電
位線と配線との間に設けられており、ソース電極、ドレ
イン電極はそれぞれ基準電位線、配線に接続され、ゲー
ト電極は基準電位線に接続されている。Ｐ型ＭＯＳトラ
ンジスタは、電源線と配線との間に設けられており、ソ
ース電極、ドレイン電極はそれぞれ配線、電源線に接続
され、ゲート電極は電源線に接続されている。
【００３１】保護素子の形成された領域の半導体装置の
断面を、図１（ａ）に示す。支持基板１０は、例えばｐ
型シリコン基板からなり、その上層には、例えばシリコ
ン酸化膜からなる絶縁膜１２が形成されている。絶縁膜
１２の上層には、ＳＯＩ層１４が形成されている。ＳＯ
Ｉ層１４には、集積回路を構成するＮ型ＭＯＳトランジ
スタ１８とＰ型ＭＯＳトランジスタ２０が、素子分離膜
１６により分離して形成されている。
断面を、図１（ａ）に示す。支持基板１０は、例えばｐ
型シリコン基板からなり、その上層には、例えばシリコ
ン酸化膜からなる絶縁膜１２が形成されている。絶縁膜
１２の上層には、ＳＯＩ層１４が形成されている。ＳＯ
Ｉ層１４には、集積回路を構成するＮ型ＭＯＳトランジ
スタ１８とＰ型ＭＯＳトランジスタ２０が、素子分離膜
１６により分離して形成されている。
【００３２】集積回路素子領域外の支持基板１０上に
は、絶縁膜１２をゲート酸化膜と、ＳＯＩ層をゲート電
極とするＮ型ＭＯＳトランジスタ２２及びＰ型ＭＯＳト
ランジスタ２４が形成されている。なお、このＮ型ＭＯ
Ｓトランジスタ２２及びＰ型ＭＯＳトランジスタ２４が
保護素子を構成している。Ｎ型ＭＯＳトランジスタ２２
のソース／ドレイン拡散層は、深いＮ型拡散層２６、及
び深い拡散層２６中に形成された浅いＮ型拡散層２８に
より形成されている。Ｐ型ＭＯＳトランジスタ２４は、
深いＮ型拡散層２６と同時に形成されたＮ型拡散層３０
中に形成され、Ｎ型拡散層３０中に形成されたＰ型拡散
層３２がソース／ドレイン領域を構成している。更に、
Ｎ型拡散層３０中には浅いＮ型層３４が形成されてお
り、Ｎ型拡散層３０より配線を引き出すためのコンタク
ト領域が設けられている。
は、絶縁膜１２をゲート酸化膜と、ＳＯＩ層をゲート電
極とするＮ型ＭＯＳトランジスタ２２及びＰ型ＭＯＳト
ランジスタ２４が形成されている。なお、このＮ型ＭＯ
Ｓトランジスタ２２及びＰ型ＭＯＳトランジスタ２４が
保護素子を構成している。Ｎ型ＭＯＳトランジスタ２２
のソース／ドレイン拡散層は、深いＮ型拡散層２６、及
び深い拡散層２６中に形成された浅いＮ型拡散層２８に
より形成されている。Ｐ型ＭＯＳトランジスタ２４は、
深いＮ型拡散層２６と同時に形成されたＮ型拡散層３０
中に形成され、Ｎ型拡散層３０中に形成されたＰ型拡散
層３２がソース／ドレイン領域を構成している。更に、
Ｎ型拡散層３０中には浅いＮ型層３４が形成されてお
り、Ｎ型拡散層３０より配線を引き出すためのコンタク
ト領域が設けられている。
【００３３】これらトランジスタの上層には、層間絶縁
膜３６を介して配線層３８が形成されている。次に、本
実施例による半導体装置の動作を説明する。図示するよ
うに、入出力パッド４０には、Ｎ型ＭＯＳトランジスタ
２２のドレイン拡散層及びＰ型ＭＯＳトランジスタのド
レイン拡散層が接続されている。
膜３６を介して配線層３８が形成されている。次に、本
実施例による半導体装置の動作を説明する。図示するよ
うに、入出力パッド４０には、Ｎ型ＭＯＳトランジスタ
２２のドレイン拡散層及びＰ型ＭＯＳトランジスタのド
レイン拡散層が接続されている。
【００３４】従って、入出力パッドに負のＥＳＤサージ
電圧が印加された場合にはＮ型ＭＯＳトランジスタ２２
のドレイン拡散層が順バイアス状態となるので、過大電
圧を支持基板１０に逃がすことができる。一方、入出力
パッドに正のＥＳＤサージ電圧が印加された場合にはＰ
型ＭＯＳトランジスタ２４のドレイン拡散層が順バイア
ス状態となるので、過大電圧を電源線に逃がすことがで
きる。
電圧が印加された場合にはＮ型ＭＯＳトランジスタ２２
のドレイン拡散層が順バイアス状態となるので、過大電
圧を支持基板１０に逃がすことができる。一方、入出力
パッドに正のＥＳＤサージ電圧が印加された場合にはＰ
型ＭＯＳトランジスタ２４のドレイン拡散層が順バイア
ス状態となるので、過大電圧を電源線に逃がすことがで
きる。
【００３５】また、Ｎ型ＭＯＳトランジスタ２２のソー
ス／ドレイン拡散層は、深いＮ型拡散層２６と浅いＮ型
拡散層２８により形成されているので、急激な不純物濃
度勾配はなく、ソース／ドレイン拡散層と支持基板１０
とにより形成されるＰＮ接合により放電が行われる際
に、接合部における電界の集中を避けることができる。
Ｎ型拡散層３０の深さは、Ｐ型拡散層３２に電源電圧を
印加した際に、Ｎ型拡散層３０とＰ型拡散層３２とによ
り形成される空乏層幅が、Ｎ型拡散層３０とＰ型拡散層
３２との接合深さの差分よりも小さいことが望ましい。
これは、Ｐ型拡散層３２に電源電圧を印加した際に、Ｎ
型拡散層３０とＰ型拡散層３２とにより形成される空乏
層により、Ｎ型拡散層３０がピンチオフされるととも
に、基板方向に常にリーク電流が流れてしまうためであ
る。
ス／ドレイン拡散層は、深いＮ型拡散層２６と浅いＮ型
拡散層２８により形成されているので、急激な不純物濃
度勾配はなく、ソース／ドレイン拡散層と支持基板１０
とにより形成されるＰＮ接合により放電が行われる際
に、接合部における電界の集中を避けることができる。
Ｎ型拡散層３０の深さは、Ｐ型拡散層３２に電源電圧を
印加した際に、Ｎ型拡散層３０とＰ型拡散層３２とによ
り形成される空乏層幅が、Ｎ型拡散層３０とＰ型拡散層
３２との接合深さの差分よりも小さいことが望ましい。
これは、Ｐ型拡散層３２に電源電圧を印加した際に、Ｎ
型拡散層３０とＰ型拡散層３２とにより形成される空乏
層により、Ｎ型拡散層３０がピンチオフされるととも
に、基板方向に常にリーク電流が流れてしまうためであ
る。
【００３６】このため、Ｎ型拡散層３０の深さは、Ｐ型
拡散層３２よりも少なくとも１００ｎｍ以上深いことが
望ましい。上記の保護回路を、図２に示す測定回路によ
りテストを行った。図示するように、可変電圧６０によ
りキャパシタ６２を充電し、その後、キャパシタ６２か
ら放電される高電圧を半導体装置に印加して保護素子の
放電効果を測定した。
拡散層３２よりも少なくとも１００ｎｍ以上深いことが
望ましい。上記の保護回路を、図２に示す測定回路によ
りテストを行った。図示するように、可変電圧６０によ
りキャパシタ６２を充電し、その後、キャパシタ６２か
ら放電される高電圧を半導体装置に印加して保護素子の
放電効果を測定した。
【００３７】図示する測定装置により試験を行った場合
には、一般的に３００Ｖ以上の耐圧があれば良いとされ
ている。本実施例による半導体装置では、正負両方向の
印加電圧に対して３００Ｖ以上の耐圧があることが判っ
た。なお、従来の半導体装置では、負方向の印加電圧に
対しては３００Ｖ以上の耐圧があるのに対し、正方向で
は８０Ｖ程度の耐圧しか得ることができなかった。
には、一般的に３００Ｖ以上の耐圧があれば良いとされ
ている。本実施例による半導体装置では、正負両方向の
印加電圧に対して３００Ｖ以上の耐圧があることが判っ
た。なお、従来の半導体装置では、負方向の印加電圧に
対しては３００Ｖ以上の耐圧があるのに対し、正方向で
は８０Ｖ程度の耐圧しか得ることができなかった。
【００３８】次に、本実施例による半導体装置の製造方
法を説明する。まず、Ｐ型の支持基板１０上に絶縁膜１
２を介して単結晶シリコン層であるＳＯＩ層１４が形成
されたＳＯＩ基板を形成する。例えば、酸素イオン注入
により埋め込みシリコン酸化膜層を形成するＳＩＭＯＸ
（Separation by IMplanted OXygen）法を用いてこのよ
うなＳＯＩ基板を形成する（図３（ａ））。
法を説明する。まず、Ｐ型の支持基板１０上に絶縁膜１
２を介して単結晶シリコン層であるＳＯＩ層１４が形成
されたＳＯＩ基板を形成する。例えば、酸素イオン注入
により埋め込みシリコン酸化膜層を形成するＳＩＭＯＸ
（Separation by IMplanted OXygen）法を用いてこのよ
うなＳＯＩ基板を形成する（図３（ａ））。
【００３９】続いて、図示はしないが、集積回路素子の
Ｐ型ＭＯＳトランジスタ２０を形成すべき領域のＳＯＩ
層に、ｎ型不純物として、例えば燐を導入する。その
後、保護素子を形成する領域のＳＯＩ層１４、絶縁膜１
２を、フォトリソグラフィー技術を用いて除去する。な
お、保護素子のゲート電極にはＳＯＩ層１４を使用する
ため、保護素子のゲート領域にもＳＯＩ層を残しておく
（図３（ｂ））。
Ｐ型ＭＯＳトランジスタ２０を形成すべき領域のＳＯＩ
層に、ｎ型不純物として、例えば燐を導入する。その
後、保護素子を形成する領域のＳＯＩ層１４、絶縁膜１
２を、フォトリソグラフィー技術を用いて除去する。な
お、保護素子のゲート電極にはＳＯＩ層１４を使用する
ため、保護素子のゲート領域にもＳＯＩ層を残しておく
（図３（ｂ））。
【００４０】次いで、素子分離膜を形成する際のパッド
となる酸化膜４２を熱酸化により形成し、その上層に酸
化マスクとなるシリコン窒化膜４４を化学気相成長（Ｃ
ＶＤ）法により堆積する（図４（ａ））。続いて、フォ
トリソグラフィー技術により、シリコン窒化膜４４を素
子分離膜のパターンに加工する（図４（ｂ））。
となる酸化膜４２を熱酸化により形成し、その上層に酸
化マスクとなるシリコン窒化膜４４を化学気相成長（Ｃ
ＶＤ）法により堆積する（図４（ａ））。続いて、フォ
トリソグラフィー技術により、シリコン窒化膜４４を素
子分離膜のパターンに加工する（図４（ｂ））。
【００４１】その後、シリコン窒化膜４４をマスクとし
て熱酸化を行い、素子分離膜１６を形成する。これによ
り、保護素子を形成する領域の支持基板１０上、及び集
積回路素子を形成するＳＯＩ層領域に素子分離膜１６が
形成される。このようにして素子分離膜を形成後、シリ
コン窒化膜４４を除去する（図５（ａ））。次いで、深
いＮ型拡散層２６、Ｎ型拡散層３０を形成する領域に、
例えば燐イオンをイオン注入法により導入する（図５
（ｂ））。
て熱酸化を行い、素子分離膜１６を形成する。これによ
り、保護素子を形成する領域の支持基板１０上、及び集
積回路素子を形成するＳＯＩ層領域に素子分離膜１６が
形成される。このようにして素子分離膜を形成後、シリ
コン窒化膜４４を除去する（図５（ａ））。次いで、深
いＮ型拡散層２６、Ｎ型拡散層３０を形成する領域に、
例えば燐イオンをイオン注入法により導入する（図５
（ｂ））。
【００４２】続いて、集積回路素子のゲート酸化膜４６
を熱酸化により形成し、ゲート電極となるポリシリコン
膜４８をＣＶＤ法により堆積する。なお、ゲート酸化膜
を形成する際の熱処理によって、深いＮ型拡散層２６及
びＮ型拡散層３０を形成するために導入した不純物は拡
散し、支持基板１０深くまで広がる。このとき、Ｐ型Ｍ
ＯＳトランジスタ２４を形成する領域に導入した不純物
は、熱拡散により互いに接続され、Ｎ型拡散層３０が形
成される。一方、Ｎ型ＭＯＳトランジスタ２２を形成す
る領域に導入した不純物は、熱拡散後も互いに接続され
ず、深い拡散層２６が形成される（図６（ａ））。
を熱酸化により形成し、ゲート電極となるポリシリコン
膜４８をＣＶＤ法により堆積する。なお、ゲート酸化膜
を形成する際の熱処理によって、深いＮ型拡散層２６及
びＮ型拡散層３０を形成するために導入した不純物は拡
散し、支持基板１０深くまで広がる。このとき、Ｐ型Ｍ
ＯＳトランジスタ２４を形成する領域に導入した不純物
は、熱拡散により互いに接続され、Ｎ型拡散層３０が形
成される。一方、Ｎ型ＭＯＳトランジスタ２２を形成す
る領域に導入した不純物は、熱拡散後も互いに接続され
ず、深い拡散層２６が形成される（図６（ａ））。
【００４３】なお、６０ｋｅＶの加速エネルギーで５Ｅ
１３ｃｍー2の燐イオンを注入した場合についてシミュレ
ーションを行った結果、最終的に形成されるＮ型拡散層
３０の深さは約３．７ミクロンであった。その後、フォ
トリソグラフィー技術によりポリシリコン膜４４を加工
し、集積回路素子のゲート電極４８を形成する（図６
（ｂ））。
１３ｃｍー2の燐イオンを注入した場合についてシミュレ
ーションを行った結果、最終的に形成されるＮ型拡散層
３０の深さは約３．７ミクロンであった。その後、フォ
トリソグラフィー技術によりポリシリコン膜４４を加工
し、集積回路素子のゲート電極４８を形成する（図６
（ｂ））。
【００４４】次いで、Ｐ型ＭＯＳトランジスタの形成領
域にＰ型不純物を導入し、ソース／ドレイン拡散層を形
成する。これにより、保護素子のソース／ドレイン拡散
層であるＰ型拡散層３２と、集積回路素子のソース／ド
レイン拡散層５０を同時に形成する（図７（ａ））。な
お、ＢＦ2イオンを２０ｋｅＶの加速エネルギーで５Ｅ
１５ｃｍー2で注入した場合についてシミュレーションを
行った結果、最終的に形成されるＰ型拡散層３２の深さ
は約０．２ミクロンであった。従って、Ｎ型拡散層３０
の深さはＰ型拡散層のそれよりも十分に深く、Ｐ型拡散
層３２に電源電圧を印加した際にも、Ｎ型拡散層３０と
Ｐ型拡散層３２とにより形成される空乏層により、Ｎ型
拡散層３０がピンチオフが発生したり、基板方向に常に
リーク電流が流れることはない。
域にＰ型不純物を導入し、ソース／ドレイン拡散層を形
成する。これにより、保護素子のソース／ドレイン拡散
層であるＰ型拡散層３２と、集積回路素子のソース／ド
レイン拡散層５０を同時に形成する（図７（ａ））。な
お、ＢＦ2イオンを２０ｋｅＶの加速エネルギーで５Ｅ
１５ｃｍー2で注入した場合についてシミュレーションを
行った結果、最終的に形成されるＰ型拡散層３２の深さ
は約０．２ミクロンであった。従って、Ｎ型拡散層３０
の深さはＰ型拡散層のそれよりも十分に深く、Ｐ型拡散
層３２に電源電圧を印加した際にも、Ｎ型拡散層３０と
Ｐ型拡散層３２とにより形成される空乏層により、Ｎ型
拡散層３０がピンチオフが発生したり、基板方向に常に
リーク電流が流れることはない。
【００４５】続いて、Ｎ型ＭＯＳトランジスタの形成領
域にＮ型不純物を導入し、ソース／ドレイン拡散層を形
成する。これにより、保護素子のソース／ドレイン拡散
層である浅いＮ型拡散層２８と、集積回路素子のソース
／ドレイン拡散層５２を同時に形成する。更に、Ｎ型拡
散層３０中には浅いＮ型層３４も形成される（図７
（ｂ））。
域にＮ型不純物を導入し、ソース／ドレイン拡散層を形
成する。これにより、保護素子のソース／ドレイン拡散
層である浅いＮ型拡散層２８と、集積回路素子のソース
／ドレイン拡散層５２を同時に形成する。更に、Ｎ型拡
散層３０中には浅いＮ型層３４も形成される（図７
（ｂ））。
【００４６】その後、層間絶縁膜３６をＣＶＤ法により
堆積し、コンタクトホール５６を開口する（図８
（ａ））。次いで、配線層３８となる金属膜として例え
ばタングステンを堆積し、フォトリソグラフィー技術を
用いて加工することにより、配線層３８を形成する（図
８（ｂ））。このようにして、図１に示す半導体装置を
製造することができる。
堆積し、コンタクトホール５６を開口する（図８
（ａ））。次いで、配線層３８となる金属膜として例え
ばタングステンを堆積し、フォトリソグラフィー技術を
用いて加工することにより、配線層３８を形成する（図
８（ｂ））。このようにして、図１に示す半導体装置を
製造することができる。
【００４７】このように、本実施例によれば、ＳＯＩ構
造を有する半導体装置において、支持基板に保護素子と
してＮ型ＭＯＳトランジスタ２２及びＰ型ＭＯＳトラン
ジスタ２４を形成し、静電気等によって発生した大電流
を逃がすことにより、その電流に起因する半導体装置の
劣化や破壊を抑制することができる。また、入出力パッ
ドに負のＥＳＤサージ電圧が印加された場合にはＮ型Ｍ
ＯＳトランジスタ２２のドレイン拡散層が順バイアス状
態となるので、過大電圧を支持基板１０に逃がすことが
でき、入出力パッドに正のＥＳＤサージ電圧が印加され
た場合にはＰ型ＭＯＳトランジスタ２４のドレイン拡散
層が順バイアス状態となるので、過大電圧を電源線に逃
がすことができる。
造を有する半導体装置において、支持基板に保護素子と
してＮ型ＭＯＳトランジスタ２２及びＰ型ＭＯＳトラン
ジスタ２４を形成し、静電気等によって発生した大電流
を逃がすことにより、その電流に起因する半導体装置の
劣化や破壊を抑制することができる。また、入出力パッ
ドに負のＥＳＤサージ電圧が印加された場合にはＮ型Ｍ
ＯＳトランジスタ２２のドレイン拡散層が順バイアス状
態となるので、過大電圧を支持基板１０に逃がすことが
でき、入出力パッドに正のＥＳＤサージ電圧が印加され
た場合にはＰ型ＭＯＳトランジスタ２４のドレイン拡散
層が順バイアス状態となるので、過大電圧を電源線に逃
がすことができる。
【００４８】また、Ｎ型ＭＯＳトランジスタ２２のソー
ス／ドレイン拡散層は、深いＮ型拡散層２６と浅いＮ型
拡散層２８により形成されているので、急激な不純物濃
度勾配はなく、ソース／ドレイン拡散層と支持基板１０
とにより形成されるＰＮ接合により放電が行われる際
に、接合部における電界の集中を避けることができる。
また、Ｎ型拡散層３０は、ゲート酸化工程の前に形成す
るので、ゲート酸化の熱処理にともない支持基板１０深
くに拡散する。これにより、Ｎ型拡散層３０は、Ｐ型Ｍ
ＯＳトランジスタ２４を作り込むための代用ウェルとし
て用いることができる。
ス／ドレイン拡散層は、深いＮ型拡散層２６と浅いＮ型
拡散層２８により形成されているので、急激な不純物濃
度勾配はなく、ソース／ドレイン拡散層と支持基板１０
とにより形成されるＰＮ接合により放電が行われる際
に、接合部における電界の集中を避けることができる。
また、Ｎ型拡散層３０は、ゲート酸化工程の前に形成す
るので、ゲート酸化の熱処理にともない支持基板１０深
くに拡散する。これにより、Ｎ型拡散層３０は、Ｐ型Ｍ
ＯＳトランジスタ２４を作り込むための代用ウェルとし
て用いることができる。
【００４９】また、このようにして形成する代用ウェル
は、ウェルを形成するための長時間の熱処理を必要とし
ないので、ＳＯＩ基板を用いた半導体装置の製造工程や
処理時間を大幅に増加することなく形成することができ
る。本発明の第２の実施例による半導体装置及びその製
造方法を、図９乃至図１５を用いて説明する。
は、ウェルを形成するための長時間の熱処理を必要とし
ないので、ＳＯＩ基板を用いた半導体装置の製造工程や
処理時間を大幅に増加することなく形成することができ
る。本発明の第２の実施例による半導体装置及びその製
造方法を、図９乃至図１５を用いて説明する。
【００５０】図９は本実施例による半導体装置の構造を
示す図、図１０乃至図１５は本実施例による半導体装置
の製造方法を説明する図である。本実施例による半導体
装置は、図９（ｂ）に示すように、２つのダイオードか
らなる保護素子を有している。即ち、入出力パッドと、
半導体集積回路素子とを接続する配線には、２つのダイ
オード６４、６６が接続されている。ダイオード６４
は、基準電位線と配線との間に設けられており、カソー
ド、アノードはそれぞれ基準電位線、配線に接続されて
いる。ダイオード６６は、電源線と配線との間に設けら
れており、カソード、アノードはそれぞれ配線、電源線
に接続されている。
示す図、図１０乃至図１５は本実施例による半導体装置
の製造方法を説明する図である。本実施例による半導体
装置は、図９（ｂ）に示すように、２つのダイオードか
らなる保護素子を有している。即ち、入出力パッドと、
半導体集積回路素子とを接続する配線には、２つのダイ
オード６４、６６が接続されている。ダイオード６４
は、基準電位線と配線との間に設けられており、カソー
ド、アノードはそれぞれ基準電位線、配線に接続されて
いる。ダイオード６６は、電源線と配線との間に設けら
れており、カソード、アノードはそれぞれ配線、電源線
に接続されている。
【００５１】保護素子の形成された領域の半導体装置の
断面を、図９（ａ）に示す。支持基板１０は、例えばｐ
型シリコン基板からなり、その上層には、例えばシリコ
ン酸化膜からなる絶縁膜１２が形成されている。絶縁膜
１２の上層には、ＳＯＩ層１４が形成されている。ＳＯ
Ｉ層１４には、集積回路を構成するＮ型ＭＯＳトランジ
スタ１８とＰ型ＭＯＳトランジスタ２０が、素子分離膜
１６により分離して形成されている。
断面を、図９（ａ）に示す。支持基板１０は、例えばｐ
型シリコン基板からなり、その上層には、例えばシリコ
ン酸化膜からなる絶縁膜１２が形成されている。絶縁膜
１２の上層には、ＳＯＩ層１４が形成されている。ＳＯ
Ｉ層１４には、集積回路を構成するＮ型ＭＯＳトランジ
スタ１８とＰ型ＭＯＳトランジスタ２０が、素子分離膜
１６により分離して形成されている。
【００５２】集積回路素子領域外の支持基板１０上に
は、深いＮ型拡散層２６及び深い拡散層２６中に形成さ
れた浅いＮ型拡散層２８をカソードと、支持基板１０を
アノードとするダイオード６６が形成されている。ま
た、深いＮ型拡散層２６と同時に形成されたＮ型拡散層
３０をカソードと、Ｎ型拡散層３０中に形成されたＰ型
拡散層３２をアノードとするダイオード６４が形成され
ている。
は、深いＮ型拡散層２６及び深い拡散層２６中に形成さ
れた浅いＮ型拡散層２８をカソードと、支持基板１０を
アノードとするダイオード６６が形成されている。ま
た、深いＮ型拡散層２６と同時に形成されたＮ型拡散層
３０をカソードと、Ｎ型拡散層３０中に形成されたＰ型
拡散層３２をアノードとするダイオード６４が形成され
ている。
【００５３】これらの素子の上層には、層間絶縁膜３６
を介して配線層３８が形成されている。次に、本実施例
による半導体装置の動作を説明する。図示するように、
入出力パッド４０には、極性の異なる２つのダイオード
６４、６６の端子が接続されている。
を介して配線層３８が形成されている。次に、本実施例
による半導体装置の動作を説明する。図示するように、
入出力パッド４０には、極性の異なる２つのダイオード
６４、６６の端子が接続されている。
【００５４】従って、入出力パッドに負のＥＳＤサージ
電圧が印加された場合にはダイオード６６が順バイアス
状態となるので、過大電圧を支持基板１０に逃がすこと
ができる。一方、入出力パッドに正のＥＳＤサージ電圧
が印加された場合にはダイオード６４が順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
電圧が印加された場合にはダイオード６６が順バイアス
状態となるので、過大電圧を支持基板１０に逃がすこと
ができる。一方、入出力パッドに正のＥＳＤサージ電圧
が印加された場合にはダイオード６４が順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
【００５５】また、ダイオード６６のカソード拡散層
は、深いＮ型拡散層２６と浅いＮ型拡散層２８により形
成されているので、急激な不純物濃度勾配はなく、カソ
ード拡散層と支持基板１０とにより形成されるＰＮ接合
により放電が行われる際に、接合部における電界の集中
を避けることができる。Ｎ型拡散層３０の深さは、Ｐ型
拡散層３２に電源電圧を印加した際に、Ｎ型拡散層３０
とＰ型拡散層３２とにより形成される空乏層幅が、Ｎ型
拡散層３０とＰ型拡散層３２との接合深さの差分よりも
小さいことが望ましい。これは、Ｐ型拡散層３２に電源
電圧を印加した際に、Ｎ型拡散層３０とＰ型拡散層３２
とにより形成される空乏層により、Ｎ型拡散層３０がピ
ンチオフされるとともに、基板方向に常にリーク電流が
流れてしまうためである。
は、深いＮ型拡散層２６と浅いＮ型拡散層２８により形
成されているので、急激な不純物濃度勾配はなく、カソ
ード拡散層と支持基板１０とにより形成されるＰＮ接合
により放電が行われる際に、接合部における電界の集中
を避けることができる。Ｎ型拡散層３０の深さは、Ｐ型
拡散層３２に電源電圧を印加した際に、Ｎ型拡散層３０
とＰ型拡散層３２とにより形成される空乏層幅が、Ｎ型
拡散層３０とＰ型拡散層３２との接合深さの差分よりも
小さいことが望ましい。これは、Ｐ型拡散層３２に電源
電圧を印加した際に、Ｎ型拡散層３０とＰ型拡散層３２
とにより形成される空乏層により、Ｎ型拡散層３０がピ
ンチオフされるとともに、基板方向に常にリーク電流が
流れてしまうためである。
【００５６】このため、Ｎ型拡散層３０の深さは、Ｐ型
拡散層３２よりも少なくとも１００ｎｍ以上深いことが
望ましい。上記の保護回路を、図２に示す測定回路によ
りテストを行った。図示するように、可変電圧６０によ
りキャパシタ６２を充電し、その後、キャパシタ６２か
ら放電される高電圧をＥＳＤと見なして実験を行った。
拡散層３２よりも少なくとも１００ｎｍ以上深いことが
望ましい。上記の保護回路を、図２に示す測定回路によ
りテストを行った。図示するように、可変電圧６０によ
りキャパシタ６２を充電し、その後、キャパシタ６２か
ら放電される高電圧をＥＳＤと見なして実験を行った。
【００５７】図示する測定装置により試験を行った場合
には、一般的に３００Ｖ以上の耐圧があれば良いとされ
ている。本実施例による半導体装置では、正負両方向の
印加電圧に対して３００Ｖ以上の耐圧があることが判っ
た。なお、従来の半導体装置では、負方向の印加電圧に
対しては３００Ｖ以上の耐圧があるのに対し、正方向で
は８０Ｖ程度の耐圧しか得ることができなかった。
には、一般的に３００Ｖ以上の耐圧があれば良いとされ
ている。本実施例による半導体装置では、正負両方向の
印加電圧に対して３００Ｖ以上の耐圧があることが判っ
た。なお、従来の半導体装置では、負方向の印加電圧に
対しては３００Ｖ以上の耐圧があるのに対し、正方向で
は８０Ｖ程度の耐圧しか得ることができなかった。
【００５８】次に、本実施例による半導体装置の製造方
法を説明する。まず、Ｐ型の支持基板１０上に絶縁膜１
２を介して単結晶シリコン層であるＳＯＩ層１４が形成
されたＳＯＩ基板を形成する。例えば、酸素イオン注入
により埋め込みシリコン酸化膜層を形成するＳＩＭＯＸ
（Separation by IMplanted OXygen）法を用いてこのよ
うなＳＯＩ基板を形成する（図１０（ａ））。
法を説明する。まず、Ｐ型の支持基板１０上に絶縁膜１
２を介して単結晶シリコン層であるＳＯＩ層１４が形成
されたＳＯＩ基板を形成する。例えば、酸素イオン注入
により埋め込みシリコン酸化膜層を形成するＳＩＭＯＸ
（Separation by IMplanted OXygen）法を用いてこのよ
うなＳＯＩ基板を形成する（図１０（ａ））。
【００５９】続いて、図示はしないが、集積回路素子の
Ｐ型ＭＯＳトランジスタ２０を形成すべき領域のＳＯＩ
層に、ｎ型不純物として、例えば燐を導入する。その
後、保護素子を形成する領域のＳＯＩ層１４、絶縁膜１
２を、フォトリソグラフィー技術を用いて除去する（図
１０（ｂ））。次いで、素子分離膜を形成する際のパッ
ドとなる酸化膜４２を熱酸化により形成し、その上層に
酸化マスクとなるシリコン窒化膜４４を化学気相成長
（ＣＶＤ）法により堆積する（図１１（ａ））。
Ｐ型ＭＯＳトランジスタ２０を形成すべき領域のＳＯＩ
層に、ｎ型不純物として、例えば燐を導入する。その
後、保護素子を形成する領域のＳＯＩ層１４、絶縁膜１
２を、フォトリソグラフィー技術を用いて除去する（図
１０（ｂ））。次いで、素子分離膜を形成する際のパッ
ドとなる酸化膜４２を熱酸化により形成し、その上層に
酸化マスクとなるシリコン窒化膜４４を化学気相成長
（ＣＶＤ）法により堆積する（図１１（ａ））。
【００６０】続いて、フォトリソグラフィー技術によ
り、シリコン窒化膜４４を素子分離膜のパターンに加工
する（図１１（ｂ））。その後、シリコン窒化膜４４を
マスクとして熱酸化を行い、素子分離膜１６を形成す
る。これにより、保護素子を形成する領域の支持基板１
０上、及び集積回路素子を形成するＳＯＩ層領域に素子
分離膜１６が形成される。このようにして素子分離膜を
形成後、シリコン窒化膜４４を除去する（図１２
（ａ））。
り、シリコン窒化膜４４を素子分離膜のパターンに加工
する（図１１（ｂ））。その後、シリコン窒化膜４４を
マスクとして熱酸化を行い、素子分離膜１６を形成す
る。これにより、保護素子を形成する領域の支持基板１
０上、及び集積回路素子を形成するＳＯＩ層領域に素子
分離膜１６が形成される。このようにして素子分離膜を
形成後、シリコン窒化膜４４を除去する（図１２
（ａ））。
【００６１】次いで、深いＮ型拡散層２６、Ｎ型拡散層
３０を形成する領域に、例えば燐イオンをイオン注入法
により導入する（図１２（ｂ））。続いて、集積回路素
子のゲート酸化膜４６を熱酸化により形成し、ゲート電
極となるポリシリコン膜４８をＣＶＤ法により堆積す
る。なお、ゲート酸化膜を形成する際の熱処理によっ
て、深いＮ型拡散層２６及びＮ型拡散層３０を形成する
ために導入した不純物は拡散し、支持基板１０深くまで
広がる。このとき、ダイオード６４のカソードを形成す
る領域に導入した不純物は、熱拡散により互いに接続さ
れ、Ｎ型拡散層３０が形成される（図１３（ａ））。
３０を形成する領域に、例えば燐イオンをイオン注入法
により導入する（図１２（ｂ））。続いて、集積回路素
子のゲート酸化膜４６を熱酸化により形成し、ゲート電
極となるポリシリコン膜４８をＣＶＤ法により堆積す
る。なお、ゲート酸化膜を形成する際の熱処理によっ
て、深いＮ型拡散層２６及びＮ型拡散層３０を形成する
ために導入した不純物は拡散し、支持基板１０深くまで
広がる。このとき、ダイオード６４のカソードを形成す
る領域に導入した不純物は、熱拡散により互いに接続さ
れ、Ｎ型拡散層３０が形成される（図１３（ａ））。
【００６２】なお、６０ｋｅＶの加速エネルギーで５Ｅ
１３ｃｍー2の燐イオンを注入した場合についてシミュレ
ーションを行った結果、最終的に形成されるＮ型拡散層
３０の深さは約３．７ミクロンであった。その後、フォ
トリソグラフィー技術によりポリシリコン膜４４を加工
し、集積回路素子のゲート電極４８を形成する（図１３
（ｂ））。
１３ｃｍー2の燐イオンを注入した場合についてシミュレ
ーションを行った結果、最終的に形成されるＮ型拡散層
３０の深さは約３．７ミクロンであった。その後、フォ
トリソグラフィー技術によりポリシリコン膜４４を加工
し、集積回路素子のゲート電極４８を形成する（図１３
（ｂ））。
【００６３】次いで、ダイオード６４の形成領域とＰ型
ＭＯＳトランジスタ形成領域にＰ型不純物を導入し、ア
ノード拡散層であるＰ型拡散層３２と、集積回路素子の
ソース／ドレイン拡散層５０を同時に形成する（図１４
（ａ））。なお、ＢＦ2イオンを２０ｋｅＶの加速エネ
ルギーで５Ｅ１５ｃｍー2で注入した場合についてシミュ
レーションを行った結果、最終的に形成されるＰ型拡散
層３２の深さは約０．２ミクロンであった。従って、Ｎ
型拡散層３０の深さはＰ型拡散層のそれよりも十分に深
く、Ｐ型拡散層３２に電源電圧を印加した際にも、Ｎ型
拡散層３０とＰ型拡散層３２とにより形成される空乏層
により、Ｎ型拡散層３０がピンチオフが発生したり、基
板方向に常にリーク電流が流れることはない。
ＭＯＳトランジスタ形成領域にＰ型不純物を導入し、ア
ノード拡散層であるＰ型拡散層３２と、集積回路素子の
ソース／ドレイン拡散層５０を同時に形成する（図１４
（ａ））。なお、ＢＦ2イオンを２０ｋｅＶの加速エネ
ルギーで５Ｅ１５ｃｍー2で注入した場合についてシミュ
レーションを行った結果、最終的に形成されるＰ型拡散
層３２の深さは約０．２ミクロンであった。従って、Ｎ
型拡散層３０の深さはＰ型拡散層のそれよりも十分に深
く、Ｐ型拡散層３２に電源電圧を印加した際にも、Ｎ型
拡散層３０とＰ型拡散層３２とにより形成される空乏層
により、Ｎ型拡散層３０がピンチオフが発生したり、基
板方向に常にリーク電流が流れることはない。
【００６４】続いて、ダイオード６６の形成領域とＮ型
ＭＯＳトランジスタの形成領域にＮ型不純物を導入し、
カソード拡散層である浅いＮ型拡散層２８と、集積回路
素子のソース／ドレイン拡散層５２を同時に形成する。
更に、Ｎ型拡散層３０中には浅いＮ型層３４も形成され
る（図１４（ｂ））。その後、層間絶縁膜３６をＣＶＤ
法により堆積し、コンタクトホール５６を開口する（図
１５（ａ））。
ＭＯＳトランジスタの形成領域にＮ型不純物を導入し、
カソード拡散層である浅いＮ型拡散層２８と、集積回路
素子のソース／ドレイン拡散層５２を同時に形成する。
更に、Ｎ型拡散層３０中には浅いＮ型層３４も形成され
る（図１４（ｂ））。その後、層間絶縁膜３６をＣＶＤ
法により堆積し、コンタクトホール５６を開口する（図
１５（ａ））。
【００６５】次いで、配線層３８となる金属膜として例
えばタングステンを堆積し、フォトリソグラフィー技術
を用いて加工することにより、配線層３８を形成する
（図１５（ｂ））。このようにして、図１に示す半導体
装置を製造することができる。このように、本実施例に
よれば、ＳＯＩ構造を有する半導体装置において、支持
基板に保護素子として２つのダイオード６４、６６を形
成し、静電気等によって発生した大電流を逃がすことに
より、その電流に起因する半導体装置の劣化や破壊を抑
制することができる。
えばタングステンを堆積し、フォトリソグラフィー技術
を用いて加工することにより、配線層３８を形成する
（図１５（ｂ））。このようにして、図１に示す半導体
装置を製造することができる。このように、本実施例に
よれば、ＳＯＩ構造を有する半導体装置において、支持
基板に保護素子として２つのダイオード６４、６６を形
成し、静電気等によって発生した大電流を逃がすことに
より、その電流に起因する半導体装置の劣化や破壊を抑
制することができる。
【００６６】また、入出力パッドに負のＥＳＤサージ電
圧が印加された場合には、ダイオード６６が順バイアス
状態となるので、過大電圧を支持基板１０に逃がすこと
ができる。一方、入出力パッドに正のＥＳＤサージ電圧
が印加された場合にはダイオード６４が順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
圧が印加された場合には、ダイオード６６が順バイアス
状態となるので、過大電圧を支持基板１０に逃がすこと
ができる。一方、入出力パッドに正のＥＳＤサージ電圧
が印加された場合にはダイオード６４が順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
【００６７】また、ダイオード６６のカソード拡散層
は、深いＮ型拡散層２６と浅いＮ型拡散層２８により形
成されているので、急激な不純物濃度勾配はなく、カソ
ード拡散層と支持基板１０とにより形成されるＰＮ接合
により放電が行われる際に、接合部における電界の集中
を避けることができる。なお、上記実施例では、保護素
子を支持基板中に形成した。これは、保護素子の放電効
果を向上するためである。従って、ＳＯＩ層に保護素子
を形成した場合に放電効果を十分に得られない場合、特
に、ＳＯＩ層が約３００ｎｍ以下のＳＯＩ基板を用いた
半導体装置において、本願発明は有効である。
は、深いＮ型拡散層２６と浅いＮ型拡散層２８により形
成されているので、急激な不純物濃度勾配はなく、カソ
ード拡散層と支持基板１０とにより形成されるＰＮ接合
により放電が行われる際に、接合部における電界の集中
を避けることができる。なお、上記実施例では、保護素
子を支持基板中に形成した。これは、保護素子の放電効
果を向上するためである。従って、ＳＯＩ層に保護素子
を形成した場合に放電効果を十分に得られない場合、特
に、ＳＯＩ層が約３００ｎｍ以下のＳＯＩ基板を用いた
半導体装置において、本願発明は有効である。
【００６８】
【発明の効果】上記の通り、本発明によれば、ＳＯＩ構
造を有する半導体装置において、支持基板に保護素子と
してＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジス
タを形成することにより、静電気等によって発生した大
電流を半導体基板方向に逃がすことができるので、その
電流に起因する半導体装置の劣化や破壊を抑制すること
ができる。
造を有する半導体装置において、支持基板に保護素子と
してＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジス
タを形成することにより、静電気等によって発生した大
電流を半導体基板方向に逃がすことができるので、その
電流に起因する半導体装置の劣化や破壊を抑制すること
ができる。
【００６９】また、入出力パッドに負のＥＳＤサージ電
圧が印加された場合にはＮ型ＭＯＳトランジスタのドレ
イン拡散層が順バイアス状態となるので、過大電圧を支
持基板に逃がすことができ、入出力パッドに正のＥＳＤ
サージ電圧が印加された場合にはＰ型ＭＯＳトランジス
タのドレイン拡散層が順バイアス状態となるので、過大
電圧を電源線に逃がすことができる。
圧が印加された場合にはＮ型ＭＯＳトランジスタのドレ
イン拡散層が順バイアス状態となるので、過大電圧を支
持基板に逃がすことができ、入出力パッドに正のＥＳＤ
サージ電圧が印加された場合にはＰ型ＭＯＳトランジス
タのドレイン拡散層が順バイアス状態となるので、過大
電圧を電源線に逃がすことができる。
【００７０】また、Ｎ型ＭＯＳトランジスタのソース／
ドレイン拡散層は、深いＮ型拡散層と浅いＮ型拡散層に
より形成されているので、急激な不純物濃度勾配はな
く、ソース／ドレイン拡散層と支持基板とにより形成さ
れるＰＮ接合により放電が行われる際に、接合部におけ
る電界の集中を避けることができる。また、Ｐ型ＭＯＳ
トランジスタのソース／ドレイン拡散層に電源電圧を印
加した際に、直下のＮ型拡散層と、Ｐ型ソース／ドレイ
ン拡散層との間に形成される空乏層の幅が、Ｎ型拡散層
の深さと、Ｐ型ソース／ドレイン拡散層の深さの差分よ
りも小さくなるようにしたので、Ｎ型拡散層とＰ型拡散
層とにより形成される空乏層により、基板方向にリーク
電流が流れることを防止することができる。
ドレイン拡散層は、深いＮ型拡散層と浅いＮ型拡散層に
より形成されているので、急激な不純物濃度勾配はな
く、ソース／ドレイン拡散層と支持基板とにより形成さ
れるＰＮ接合により放電が行われる際に、接合部におけ
る電界の集中を避けることができる。また、Ｐ型ＭＯＳ
トランジスタのソース／ドレイン拡散層に電源電圧を印
加した際に、直下のＮ型拡散層と、Ｐ型ソース／ドレイ
ン拡散層との間に形成される空乏層の幅が、Ｎ型拡散層
の深さと、Ｐ型ソース／ドレイン拡散層の深さの差分よ
りも小さくなるようにしたので、Ｎ型拡散層とＰ型拡散
層とにより形成される空乏層により、基板方向にリーク
電流が流れることを防止することができる。
【００７１】また、Ｎ型拡散層の深さを、Ｐ型拡散層の
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、ＳＯＩ構造
を有する半導体装置において、支持基板に保護素子とし
て２つのダイオードを形成することにより、静電気等に
よって発生した大電流を半導体基板方向に逃がすことが
できるので、その電流に起因する半導体装置の劣化や破
壊を抑制することができる。
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、ＳＯＩ構造
を有する半導体装置において、支持基板に保護素子とし
て２つのダイオードを形成することにより、静電気等に
よって発生した大電流を半導体基板方向に逃がすことが
できるので、その電流に起因する半導体装置の劣化や破
壊を抑制することができる。
【００７２】また、入出力パッドに負のＥＳＤサージ電
圧が印加された場合には、一方のダイオードが順バイア
ス状態となるので、過大電圧を支持基板に逃がすことが
できる。また、入出力パッドに正のＥＳＤサージ電圧が
印加された場合には他方のダイオードが順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
圧が印加された場合には、一方のダイオードが順バイア
ス状態となるので、過大電圧を支持基板に逃がすことが
できる。また、入出力パッドに正のＥＳＤサージ電圧が
印加された場合には他方のダイオードが順バイアス状態
となるので、過大電圧を電源線に逃がすことができる。
【００７３】また、一方のダイオードのカソード拡散層
は、深いＮ型拡散層と浅いＮ型拡散層により形成されて
いるので、急激な不純物濃度勾配はなく、カソード拡散
層と支持基板とにより形成されるＰＮ接合により放電が
行われる際に、接合部における電界の集中を避けること
ができる。また、アノード拡散層に電源電圧を印加した
際に、直下のＮ型拡散層と、アノード拡散層との間に形
成される空乏層の幅が、Ｎ型拡散層の深さと、アノード
拡散層の深さの差分よりも小さくなるようにしたので、
Ｎ型拡散層とアノード拡散層とにより形成される空乏層
により、基板方向にリーク電流が流れることを防止する
ことができる。
は、深いＮ型拡散層と浅いＮ型拡散層により形成されて
いるので、急激な不純物濃度勾配はなく、カソード拡散
層と支持基板とにより形成されるＰＮ接合により放電が
行われる際に、接合部における電界の集中を避けること
ができる。また、アノード拡散層に電源電圧を印加した
際に、直下のＮ型拡散層と、アノード拡散層との間に形
成される空乏層の幅が、Ｎ型拡散層の深さと、アノード
拡散層の深さの差分よりも小さくなるようにしたので、
Ｎ型拡散層とアノード拡散層とにより形成される空乏層
により、基板方向にリーク電流が流れることを防止する
ことができる。
【００７４】また、Ｎ型拡散層の深さを、Ｐ型拡散層の
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、保護素子の
放電効果を高めるために保護素子を支持基板中に形成し
たので、十分な放電効果を得ることが困難な約３００ｎ
ｍ以下のＳＯＩ層に形成された半導体装置においても、
放電効果を高めることができる。
深さよりも少なくとも１００ｎｍ以上深くすることによ
り、その効果はより顕著にみられる。また、保護素子の
放電効果を高めるために保護素子を支持基板中に形成し
たので、十分な放電効果を得ることが困難な約３００ｎ
ｍ以下のＳＯＩ層に形成された半導体装置においても、
放電効果を高めることができる。
【００７５】また、Ｎ型拡散層は、ゲート酸化工程の前
に形成するので、ゲート酸化の熱処理にともない支持基
板深くに拡散する。これにより、Ｎ型拡散層は、Ｐ型Ｍ
ＯＳトランジスタを作り込むための代用ウェルとして用
いることができる。また、このようにして形成する代用
ウェルは、ウェルを形成するための長時間の熱処理を必
要としないので、ＳＯＩ基板を用いた半導体装置の製造
工程や処理時間を大幅に増加することなく形成すること
ができる。
に形成するので、ゲート酸化の熱処理にともない支持基
板深くに拡散する。これにより、Ｎ型拡散層は、Ｐ型Ｍ
ＯＳトランジスタを作り込むための代用ウェルとして用
いることができる。また、このようにして形成する代用
ウェルは、ウェルを形成するための長時間の熱処理を必
要としないので、ＳＯＩ基板を用いた半導体装置の製造
工程や処理時間を大幅に増加することなく形成すること
ができる。
【図１】本発明の第１の実施例による半導体装置を説明
する図である。
する図である。
【図２】本発明の第１の実施例による半導体装置を試験
する際に用いた測定用回路図である。
する際に用いた測定用回路図である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図４】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図５】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図６】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その４）である。
方法を示す工程断面図（その４）である。
【図７】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その５）である。
方法を示す工程断面図（その５）である。
【図８】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その６）である。
方法を示す工程断面図（その６）である。
【図９】本発明の第２の実施例による半導体装置を説明
する図である。
する図である。
【図１０】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図１１】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１２】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その３）である。
造方法を示す工程断面図（その３）である。
【図１３】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その４）である。
造方法を示す工程断面図（その４）である。
【図１４】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その５）である。
造方法を示す工程断面図（その５）である。
【図１５】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その６）である。
造方法を示す工程断面図（その６）である。
【図１６】従来の半導体装置の構造を説明する図であ
る。
る。
１０…支持基板 １２…絶縁膜 １４…ＳＯＩ層 １６…素子分離膜 １８…Ｎ型ＭＯＳトランジスタ ２０…Ｐ型ＭＯＳトランジスタ ２２…Ｎ型ＭＯＳトランジスタ ２４…Ｐ型ＭＯＳトランジスタ ２６…深いＮ型拡散層 ２８…浅いＮ型拡散層 ３０…Ｎ型拡散層 ３２…Ｐ型拡散層 ３４…浅いＮ型拡散層 ３６…層間絶縁膜 ３８…配線層 ４０…入出力パッド ４２…酸化膜 ４４…シリコン窒化膜 ４６…ゲート酸化膜 ４８…ポリシリコン膜 ５０…ソース／ドレイン拡散層 ５２…ソース／ドレイン拡散層 ５６…コンタクトホール ６０…可変電源 ６２…キャパシタ ６４…ダイオード ６６…ダイオード ６８…半導体集積回路素子 ７０…ゲート電極 ７２…ゲート酸化膜 ７４…Ｎウェル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/12 Ｚ 29/78 29/786 Ｈ０１Ｌ 29/78 ３０１ Ｋ ６１３ Ｚ
Claims (11)
- 【請求項１】 Ｐ型の半導体基板と、前記Ｐ型半導体基
板上に形成された絶縁膜と、前記絶縁膜上に形成された
半導体層と、前記半導体層に形成された半導体素子と、
前記半導体素子を保護する保護素子とを有する半導体装
置において、 前記保護素子は、 前記半導体基板に形成された第１のＮ型ソース拡散層と
前記第１のＮ型ソース拡散層の内部に設けられ前記第１
のＮ型ソース拡散層よりも浅い第２のＮ型ソース拡散層
とからなるソース領域と、前記半導体基板に形成された
第１のＮ型ドレイン拡散層と前記第１のＮ型ドレイン拡
散層の内部に設けられ前記第１のＮ型ドレイン拡散層よ
りも浅い第２のＮ型ドレイン拡散層とからなるドレイン
領域と、前記ソース領域と前記ドレイン領域との間の前
記半導体基板上の前記絶縁膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上の前記半導体層からなるゲート電極
とを有するＮ型ＭＯＳトランジスタと、 前記半導体基板に形成されたＮ型拡散層とＮ型拡散層の
内部に設けられ前記Ｎ型拡散層よりも浅いＰ型ソース拡
散層からなるソース領域と、前記Ｎ型拡散層の内部に設
けられ前記Ｎ型拡散層より浅いＰ型ドレイン拡散層から
なるドレイン領域と、前記ソース領域と前記ドレイン領
域との間の前記半導体基板上の前記絶縁膜からなるゲー
ト絶縁膜と、前記ゲート絶縁膜上の前記半導体層からな
るゲート電極とを有するＰ型ＭＯＳトランジスタとを有
することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記Ｐ型ソース拡散層又は前記Ｐ型ドレイン拡散層に電
源電圧を印加した際に、前記Ｎ型拡散層と、前記Ｐ型ソ
ース拡散層又は前記Ｐ型ドレイン拡散層との間に形成さ
れる空乏層の幅が、前記Ｎ型拡散層の深さと、前記Ｐ型
ソース拡散層又は前記Ｐ型ドレイン拡散層の深さの差分
よりも小さくなるように、前記Ｎ型拡散層の深さと、前
記Ｐ型ソース拡散層又は前記Ｐ型ドレイン拡散層の深さ
が制御されていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記Ｎ型拡散層の深さは、前記Ｐ型ソース拡散層又は前
記Ｐ型ドレイン拡散層の深さよりも、少なくとも１００
ｎｍ以上深いことを特徴とする半導体装置。 - 【請求項４】 Ｐ型の半導体基板と、前記Ｐ型半導体基
板上に形成された絶縁膜と、前記絶縁膜上に形成された
半導体層と、前記半導体層に形成された半導体素子と、
前記半導体素子を保護する保護素子とを有する半導体装
置において、 前記保護素子は、 前記半導体基板に形成された第１のＮ型カソード拡散層
と前記第１のＮ型カソード拡散層の内部に設けられ前記
第１のＮ型カソード拡散層よりも浅い第２のＮ型カソー
ド拡散層とからなるカソードと、前記半導体基板からな
るアノードとを有する第１のダイオードと、 前記半導体基板に形成された第３のＮ型カソード拡散層
からなるカソードと、前記第３のＮ型カソード拡散層の
内部に設けられ前記第３のＮ型カソード拡散層よりも浅
いＰ型アノード拡散層とからなるアノードとを有する第
２のダイオードとを有することを特徴とする半導体装
置。 - 【請求項５】 請求項４記載の半導体装置において、 前記Ｐ型アノード拡散層に電源電圧を印加した際に、前
記第３のＮ型カソード拡散層と、前記Ｐ型アノード拡散
層との間に形成される空乏層の幅が、前記第３のＮ型カ
ソード拡散層の深さと、前記Ｐ型アノード拡散層の深さ
の差分よりも小さくなるように、前記第３のＮ型カソー
ド拡散層の深さと、前記Ｐ型アノード拡散層の深さが制
御されていることを特徴とする半導体装置。 - 【請求項６】 請求項４記載の半導体装置において、 前記第２のＮ型拡散層の深さは、前記第１のＰ型拡散層
の深さよりも、少なくとも１００ｎｍ以上深いことを特
徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導
体装置において、 前記半導体層は、膜厚が３００ｎｍ以下であることを特
徴とする半導体装置。 - 【請求項８】 Ｐ型の半導体基板と、前記Ｐ型半導体基
板上に形成された絶縁膜と、前記絶縁膜上に形成された
半導体層と、前記半導体層に形成された半導体素子と、
前記半導体素子を保護する保護素子とを有する半導体装
置の製造方法において、 前記絶縁膜と前記半導体層をパターニングし、前記保護
素子を構成するＮ型ＭＯＳトランジスタを形成する第１
の領域内に、前記半導体層からなる第１のゲート電極を
形成し、前記保護素子を構成するＰ型ＭＯＳトランジス
タを形成する第２の領域内に、前記半導体層からなる第
２のゲート電極を形成するゲート電極形成工程と、 前記第１のゲート電極及び前記第２のゲート電極をマス
クとして、前記第１の領域と前記第２の領域にＮ型不純
物を導入する第１のＮ型不純物導入工程と、 前記Ｎ型不純物が導入された前記半導体基板を熱酸化
し、前記半導体素子領域にゲート酸化膜を形成するとと
もに、前記第１の領域内に第１のＮ型ソース拡散層及び
第１のＮ型ドレイン拡散層を、前記第２の領域にＮ型拡
散層を形成するゲート酸化膜形成工程と、 前記第２のゲート電極をマスクとして前記第２の領域に
Ｐ型不純物を導入し、前記Ｎ型拡散層内にＰ型ソース拡
散層とＰ型ドレイン拡散層を形成すると同時に、前記半
導体素子領域のＰ型領域を形成するＰ型不純物導入工程
と、 前記第１のゲート電極をマスクとして前記第１の領域に
Ｎ型不純物を導入し、前記第１のＮ型ソース拡散層内に
第２のＮ型ソース拡散層を、前記第１のＮ型ドレイン拡
散層内に第２のＮ型ドレイン拡散層を形成すると同時
に、前記半導体素子領域のＮ型領域を形成するＮ型不純
物導入工程とを有し、 前記第２のゲート電極と前記Ｐ型ソース拡散層と前記Ｐ
型ドレイン拡散層とを有するＰ型ＭＯＳトランジスタ
と、前記第１のゲート電極と前記第１のＮ型ソース拡散
層と前記第２のＮ型ソース拡散層と前記第１のＮ型ドレ
イン拡散層と前記第２のＮ型ドレイン拡散層とを有する
Ｎ型ＭＯＳトランジスタとを有する保護素子を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記第１のＮ型不純物導入工程では、前記Ｐ型ソース拡
散層又は前記Ｐ型ドレイン拡散層に電源電圧を印加した
際に、前記Ｎ型拡散層と、前記Ｐ型ソース拡散層又は前
記Ｐ型ドレイン拡散層との間に形成される空乏層の幅
が、前記Ｎ型拡散層の深さと、前記Ｐ型ソース拡散層又
は前記Ｐ型ドレイン拡散層の深さの差分よりも小さくな
るように、前記第１の領域と前記第２の領域にＮ型不純
物を導入することを特徴とする半導体装置の製造方法。 - 【請求項１０】 Ｐ型の半導体基板と、前記Ｐ型半導体
基板上に形成された絶縁膜と、前記絶縁膜上に形成され
た半導体層と、前記半導体層に形成された半導体素子
と、前記半導体素子を保護する保護素子とを有する半導
体装置の製造方法において、 前記絶縁膜と前記半導体層をパターニングし、前記保護
素子を構成する第１のダイオードを形成する第１の領域
と、前記保護素子を構成する第２のダイオードを形成す
る第２の領域に、前記半導体基板に達する開口部を形成
する開口部形成工程と、 前記第１の領域と前記第２の領域にＮ型不純物を導入す
る第１のＮ型不純物導入工程と、 前記Ｎ型不純物が導入された前記半導体基板を熱酸化
し、前記半導体素子領域にゲート酸化膜を形成するとと
もに、前記第１の領域内に第１のＮ型カソード拡散層
を、前記第２の領域に第２のＮ型カソード拡散層を形成
するゲート酸化膜形成工程と、 前記第２の領域にＰ型不純物を導入し、前記第３のＮ型
カソード拡散層内にＰ型アノード拡散層を形成すると同
時に、前記半導体素子領域のＰ型領域を形成するＰ型不
純物導入工程と、 前記第１の領域にＮ型不純物を導入し、前記第１のＮ型
カソード拡散層内に第２のＮ型カソード拡散層を形成す
ると同時に、前記半導体素子領域のＮ型領域を形成する
Ｎ型不純物導入工程とを有し、 前記第１のＮ型カソード拡散層と前記第２のＮ型カソー
ド拡散層とからなるカソードと、前記半導体基板からな
るアノードとを有する第１のダイオードと、前記半導体
基板に形成された第３のＮ型カソード拡散層からなるカ
ソードと前記Ｐ型アノード拡散層とからなるアノードと
を有する第２のダイオードとを有する保護素子を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 前記第１のＮ型不純物導入工程では、前記Ｐ型アノード
拡散層に電源電圧を印加した際に、前記第３のＮ型カソ
ード拡散層と、前記Ｐ型アノード拡散層との間に形成さ
れる空乏層の幅が、前記第３のＮ型カソード拡散層の深
さと、前記Ｐ型アノード拡散層の深さの差分よりも小さ
くなるように、前記第１の領域と前記第２の領域にＮ型
不純物を導入することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005996A JPH08195443A (ja) | 1995-01-18 | 1995-01-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005996A JPH08195443A (ja) | 1995-01-18 | 1995-01-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195443A true JPH08195443A (ja) | 1996-07-30 |
Family
ID=11626401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005996A Withdrawn JPH08195443A (ja) | 1995-01-18 | 1995-01-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195443A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002602A1 (fr) * | 1995-07-04 | 1997-01-23 | Hitachi, Ltd. | Circuit integre a semi-conducteur et son procede de fabrication |
| EP0923132A1 (en) * | 1997-10-09 | 1999-06-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| JP2007294765A (ja) * | 2006-04-26 | 2007-11-08 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2008085138A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2008205322A (ja) * | 2007-02-22 | 2008-09-04 | Renesas Technology Corp | 半導体集積回路 |
| JP2008536335A (ja) * | 2005-04-15 | 2008-09-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向ｃｍｏｓ構造体 |
-
1995
- 1995-01-18 JP JP7005996A patent/JPH08195443A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002602A1 (fr) * | 1995-07-04 | 1997-01-23 | Hitachi, Ltd. | Circuit integre a semi-conducteur et son procede de fabrication |
| EP0923132A1 (en) * | 1997-10-09 | 1999-06-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6274908B1 (en) | 1997-10-09 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having input-output protection circuit |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| JP2008536335A (ja) * | 2005-04-15 | 2008-09-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向ｃｍｏｓ構造体 |
| JP2007294765A (ja) * | 2006-04-26 | 2007-11-08 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2008085138A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2008205322A (ja) * | 2007-02-22 | 2008-09-04 | Renesas Technology Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH09115999A (ja) | 半導体集積回路装置 | |
| JPH0982814A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH11330467A (ja) | 半導体装置 | |
| US5242849A (en) | Method for the fabrication of MOS devices | |
| JPH08195443A (ja) | 半導体装置及びその製造方法 | |
| KR930005509B1 (ko) | Mos형 집적회로 | |
| US6281553B1 (en) | Semiconductor device, electrostatic discharge protection device, and dielectric breakdown preventing method | |
| US6207996B1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
| JPH02178965A (ja) | 絶縁分離型電界効果半導体装置 | |
| JPH06132489A (ja) | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 | |
| JPH05136405A (ja) | 半導体装置 | |
| JPH01194349A (ja) | 半導体装置 | |
| JPH07335871A (ja) | 絶縁ゲート型半導体装置とその製造方法 | |
| JP2743814B2 (ja) | 半導体装置 | |
| JP2826024B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS6394667A (ja) | 半導体集積回路 | |
| JP2001156181A (ja) | 半導体装置 | |
| KR100264877B1 (ko) | Soi형 소자 분리 영역을 가지는 반도체 장치의 제조 방법 | |
| JPH1050933A (ja) | 入力保護回路 | |
| JPS625654A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2000294779A (ja) | 半導体装置およびその製法 | |
| JPS61156830A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |