TW404066B - Semiconductor device with evaluation MISFET - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 238000011156 evaluation Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 239000012535 impurity Substances 0.000 claims abstract description 65
- 238000009792 diffusion process Methods 0.000 claims abstract description 60
- 239000002344 surface layer Substances 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims description 87
- 229910052751 metal Inorganic materials 0.000 claims description 77
- 239000002184 metal Substances 0.000 claims description 77
- 239000012212 insulator Substances 0.000 claims description 76
- 238000009413 insulation Methods 0.000 claims description 11
- 230000002079 cooperative effect Effects 0.000 claims description 8
- 239000000523 sample Substances 0.000 claims description 8
- 238000005259 measurement Methods 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 3
- 238000009434 installation Methods 0.000 claims description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 230000000694 effects Effects 0.000 claims 1
- 230000001133 acceleration Effects 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000007747 plating Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 11
- -1 boron ions Chemical class 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 5
- 230000004913 activation Effects 0.000 description 5
- 235000015170 shellfish Nutrition 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910015900 BF3 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 3
- 238000007733 ion plating Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229920002101 Chitin Polymers 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
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經濟部中夬標準局貝工消费合作社印装 404066 A7 ------~~__ B7 _ 五、發明説明(丨) ' 發明背景 a) 發明領域 大致關於一半導鱧裝置,更特別的是關於一半導體, 具有金屬絕緣體半導體場效電晶體MISFET,其電流電壓 性質可在晶片製程中加以評估。 b) 相關前技之說明 為在半導想裝置之製程中評估形成於半導體基體上金 屬絕緣體半導體場效電晶體MISFET的性質,除所欲之電 路外,另形成製程控制顯示器(pCM)電晶體。一般而言, 電路内金屬絕緣體半導艎場效電晶體MISFET之閘電極的 連接係經由互聯件而電聯至半導體基體表層雜質擴散區域 ’然而’ PCM電晶體之閘電極並不必要被聯接至半導體 基體上’若進行如電襞法等,閘電極並不與半導體基體相 聯接’電荷係累積在閘電極處,而在閘電極下方之閘絕緣 膜變的容易有介電擊穿’為防止閘絕緣膜之介電擊穿,是 以使用閘保護元件。 第5圊為一傳統PCM電晶體與閘保護元件之橫截面, 一P-態矽基體10具有一形成於基體表層中之p_態井1〇1, 一場氧膜102界定在ρ·態井101表層上之活化區域。 在P態井101之活化區域具有其中所形成之金屬絕緣體 半導體場效電晶體MISFET,金屬絕緣體半導體場效電晶 體MISFET係由一源區域1〇3、一漏極區域1〇4, 一閘電極1〇5 與以閘絕緣膜106,在p-態井1〇 1表層之另一活化區域具有 一η-態雜質擴散區域1〇7,藉由互聯件115將閘電極105聯 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) , ------装------:-訂 (請先閲讀背面之注意事項再填寫本頁) 4 A7 A7 經濟部中央標準局貝工消費合作社印製 五、發明説明(2 ) 接至雜質擴散區域1〇7。 源區域103、漏極區域104與閘電極1 〇5分別聯接至與 探針連接之墊片109,111與110,該p態井1〇1被連接至墊片 將所欲之電壓各自施於墊片1〇8至U1以測量金屬絕 緣體半導體場效電晶體MISFET的電流-電壓特性。 當晶片經互聯件115與雜質擴散區域107流入基體時, 電荷累積在閘電極105,若雜質擴散區域107與p-態井101 中p-n結點的擊穿電壓設定低於閘絕緣膜106之介電擊穿電 壓,將可能防止閘絕緣膜106之介電擊穿。 考慮第5圊所示之金屬絕緣體半導體場效電晶體 MISFET,其為一η-溝道耗盡型之金屬絕緣體半導體場效 電晶體MISFET,由於此金屬絕緣體半導體場效電晶體 MISFET的閥電壓為負值,有必要對與ρ -態井ιοί相關之 閘電極105施以一負值電壓來測量該閥電壓。在此狀態下 ,在雜質擴散區域107與ρ-態井101中之p-n結被繼續偏壓 ’若低於-0.6V之電壓被施於閘電極1〇5,一向前電流由p-態井101流至雜質擴散區域107。 該向前電流造成npn二極電極體之,,開”狀態,該npn電 晶體具有雜質擴散區域107、ρ-態井101,與做為發射器之 漏極區域104、一基底與一集電器,因此,無法測量金屬 絕緣體半導體場效電晶體MISFET之漏極電流增加與金屬 絕緣體半導體場效電晶體MISFET的性質。 本發明之摘要 本發明之目的係欲提供一在晶片製程中可量測金屬絕 本紙張尺度適用中國國家樣準(CNS ) A4規格(210X297公釐) , .表------τ訂—· (請先聞讀背面之注意事項再填寫本頁) A7 B7 _ 4040G6 五、發明説明(3 ) 緣體半導體場效電晶體MISFET性質的半導體裝置,金屬 絕緣體半導體場效電晶體ΜIS F E T具有一閘保護元件以防 止金屬絕緣體半導體場效電晶體MISFET閘絕緣膜之介電 擊穿。 根據本發明之另一觀點,其供設之半導體裝置包括: 一半導體基體;一種形成於該半導體基體之表面之耗盡型 金屬絕緣體半導體場效電晶體MISFET,該金屬絕緣體半 導趙場效電晶體MISFET包括一源區域、一漏極區域,一 位於源區域與漏極區域間之溝道、一位於溝道上之閘絕緣 膜,一位於閘絕緣膜上之閘電極;一形成於半導體基體表 層上之雜質擴散區域、一互聯件其用以電聯閘電極與雜質 擴散區域、一個p_n結,其當足夠截止金屬絕緣體半導體 場效電晶艘的電壓被施於接溝道之閘電極時,被偏壓反轉 ,使得該雜質擴散區域與溝道區域間之電路變得不導電, 以及連接至閘電極,源區域與漏極區域之墊片,該等塾片 與探針相接觸》 當施以可截止金屬絕緣體半導體場效電晶體的電壓時 ’電流並不在閘電極與溝道區域間流動,因此可測量金屬 絕緣體半導體場效電晶體的内建閥電壓。 根據本發明之另一觀點,所供設之半導體裝置包括: 一半導體基體;一種形成於該半導體基體之表面之金屬絕 緣體半導體場效電晶體MISFET,該金屬絕緣艘半導體場 效電晶趙MISFET包括一源區域、一漏極區域,一位於源 區域與漏極區域間之溝道、一位於溝道上之閘絕緣膜,一 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I 衣 Γ訂一,0 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印衷 6 經濟部中央揉準局員工消費合作社印製 --¢94866-_ 五、發明説明(4 ) 位於閘絕緣膜上之閘電極;一第一導電態之第—井,其形 成於該半導體基體之表層;一雜質擴散區域形成於該井中 ’其具有與第一導電態相反之第二導電態;一第二導電態 的源區域,其環繞源自該半導體基體測之井;一互聯件, 其用以電聯閘電極與該雜質擴散區域,·以及墊片等,金屬 絕緣體半導體場效電晶體MISFET其被聯接至閘電極、源 區域與漏極區域並與探針相接觸。 當對閘電極施以一正或負電壓時,井與雜質擴散區域 間之p-n結或井與表面區域間p_n結被反轉偏壓,所反轉之 偏壓防止閘電極與半導體基體間之電流流動,因此,可測 知金屬絕緣體半導體場效電晶體MISFET之本質電流-電壓 特性。 如上所述,晶片製程中在金屬絕緣體半導體場效電晶 體MISFE丁上所累積的電荷可經由閘保護元件而流向基體 ,所以可能防止閘絕緣膜之介電擊穿’再者,由於在金屬 絕緣趙半導體場效電晶想MISFET電流·電壓的測量時,電 流不會流過閘保護元件,而可測得在金屬絕緣體半導體場 效電晶體MISFET的本質特性。 圖式簡要說明 第1圖為根據本發明第一實施例之半導體裝置的截面 圖式; 第2圖為一曲線圖,顯示第一實施例半導體裝置之金 屬絕緣體半導體場效電晶體MISFET電流_電壓特性的測量 結果; 本紙張尺度適用中國國家標準(CNS ) Α4規格(210x1^^.)· II ------策------?τI.— (請先閲讀背面之注意事項再填寫本頁) 404066 a? ______ B7 五、發明説明(5 ) 第3圖為根據本發明第二實施例之半導體裝置的截面 圖; 第4A與B圖為根據本發明第三實施例與其改良者之半 導體裝置的截面圖; 第5圊為傳統半導體裝置的截面圖; 第6圖為具有實施例半導體裝置的晶片之平面圖。 較佳實施例之詳細說明 第1圊為本發明第一實施例之半導體裝置的截面圖’ 一 p-態梦基想具有形成於基想表面之p_態井^與卜態井,3 ’一在矽基體1表面所形成場氧化物膜4界定每一井表層的 活化區域。 經濟部中央標牟局貝工消費合作社印製 ϋ - I · » n m n - I n If I I n 丁 ~^ * ,T (請先閱讀背面之注意事項再填寫本頁) 一 η-態溝道係形成於?_態井2中,金屬絕緣體半導體 場效電晶體MISFET10係由η-態源區域l〇s、η-態漏極區域 10D、一形成於源區域與漏極區域間之溝道1〇c、一形成 於溝道10C上之閘絕緣膜1 〇1,以及形成於閘絕緣膜1 〇1上 之閉電極10G,一 p-態雜質擴散區域5形成於該n-態井3中 ’經由互聯件6該雜質擴散區域5連接至該閘電極i〇G上, 該Ρ-態井2、源區域i〇s、閘電極l〇G與漏極10D分別被聯 接至墊21,21,22與23之上,與該等墊片連接之探針施所欲 之電壓於與該墊片相連接的區域。 以下將說明第一圖所示半導體裝置的製造方法,在ρ_ 態矽基體1上,經由LOCOS形成具有約300nm厚度之場效 氧化物膜4,將活化區域之表面熱氧化而形成一貫穿氧化 物膜’其後種鍍硼離子以形成ρ-態井2,執行三次的硼離 本紙張尺度適用中國國家標準(CNS ) M規格(21〇·〆297公釐) 經濟部中央揉準局員工消费合作社印袋 404066 五、發明説明(6 ) 子種鍍,第一種鍍狀態為300keV之加速能量與 3.0*10E13cm-2之劑量,第二種鍍狀態為80keV之加速能 量與2.0*10E13cm-2之劑量,而第三種鍍狀態為30keV之 加速能量與1.0*10E13cm-2之劑量。 其後種鍍磷離子以形成η-態井2,執行三次的硼離子 種鍍,第一種鍍狀態為600keV之加速能量與 3.0*10E13cm-2之劑量,第二種鍍狀態為200keV之加速能 量與4.0*10E12cm-2之劑量,而第三種鍍狀態為80keV之 加速能量與l.〇5*10E13cm-2之劑量,在形成η-態溝道井3 之同時,在矽基體1表層中其它區域形成ρ-溝道之金屬絕 緣體半導體場效電晶體MISFET井。 在離子種鍍之後,貫穿氧化物膜被除去,藉由濕式氧 化法在活化區域表面上形成一具有5nm厚度之二氧化矽 膜,該二氧化矽膜係作為閘絕緣膜1〇1,藉由化學蒸汽沉 積法CVD在基趙整個表面上長出一 180nm厚度之聚石夕膜, 在加速能量20keV與劑量4_0* 10E15cm-2之狀態下種鍵破 離子’使該沉積聚矽膜具有η-態導電,之後,將該聚矽膜 圖案化而留下一閘電極10G。 藉由使用閘電極10G作為光罩種鍍砷與磷離子,在金 屬絕緣體半導體場效電晶體MISFET10形成於其上的區域 位置處形成微量攙雜漏極(LDD)結構之低濃度區域,珅離 子之種鍍狀態為加速能量10keV與劑量6.0*10E13cm-2, 鱗離子之種鍵狀態為加速能量10keV與劑量1.5* l〇E13cm-2,其後,在1000下進行快速熱延以活化種鍵雜質離子。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公瘦) II I..... - - -I - I— I- — - ! I M.衣 - -1 I---- - - -----Μ (請先閲讀背面之注意事項再填寫本頁) 9 A7 B7 404066 五、發明説明( 在閘電極10G之側壁上形成一側壁絕緣薄膜丨〇w,藉 由CVD法在整個基體表面上生長一二氧化矽膜,並隨後 以反應離子姓刻法以各向異性姓刻該二氧化石夕膜,而形成 侧壁絕緣膜10G。 藉由使用閘電極10G與作為光罩之側壁絕緣膜丨〇w, 種鐘砷離子以形成一源區域10S與一漏極區域i〇d,此一 種鐘法之進行狀態為加速能量40keV與劑量2.0* 10E15cm- 2 ° 之後’在η-態井3中形成一 p-態雜質擴散區域5,形成 雜質擴散區域5之種鍍氟離子的狀態為加速能量121^¥與 劑量4.0*10E14cm-2 ’並更進一步,在加速能量7keV與劑 量2.0*10E15cm-2的狀態下種鍍删離子。 氟離子種鍵預期可以改善閘絕緣膜之偏壓-溫度性質 ,若氟離子之劑量在10 E15cm-2之譜,會發生如爛離子之 擊穿及過厚閘絕緣膜等問題,若種鍍氟離子時,無法單獨 第控制氟與蝴之劑量,然而’如上所述分別種鍵氟離子與 硼離子,有可能單獨地控制氟與硼離子之劑量,倘若沒有 BT性質等之問題,則可種鍍氟化硼離子。 在1000之溫度下進行快速熱延(RTA)以活化種鑛雜質 離子,藉由熟知的石夕化物化技法,可在源區域10S、漏極 區域10D、雜質擴散區域5與閘電極10G上形成如鈷與欽之 耐火金屬等矽化物薄膜。 之後,形成一内層絕緣膜,穿透絕緣膜而形成接孔, 並形成一鋁線圖案,在線圈層之最上層並形成墊20至23。 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) --.....-1 ...... ^-----1 - - - -- - I I M·衣 - - n I! IJ -------1. (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作社印製 A7 B7 404066 五、發明説明( 雜質擴散區域5、η-態井3,與矽基體1構成一 pnp電晶 趙,若高於pnp電晶體之集電器與底座打開的放射器間擊 穿電極之電極被施於雜質擴散區域5與矽基體1之間,則在 其間形成導電通路,該BVCEO小於閘絕緣膜1 〇1之介電擊 穿電壓。 在以互聯件6電連接閘電極l〇G與雜質擴散區域5後 ’且當高於由閘電極10G上累積電荷所集生BVCEO的電壓 被施於閘電極10G與溝道區域1 〇C間,累積電荷經雜質擴 教區域5與η-態井3流入基艘1,以此一方法,由雜質擴散 區域5、η-態井3與矽基體1所構成之ρηρ電晶體作用為一閘 保護元件,如此可避免閘絕緣膜1〇1之介電擊穿。 第2圖為一曲線圚,其表示金屬絕緣體半導體場效電 晶體MISFET之電流-電壓性質之測量結果,金屬絕緣體半 導體場效電晶體MISFET之電流與電壓特性之測量可藉由 量測漏極區域電流,其藉由在墊片2〇與21接地而墊片23則 施以一 2.5 V電壓’並改變施於墊片22之電壓而進行測量, 在第2圖中之破折線顯示金屬絕緣體半導體場效電晶體 MISFET之電流-電壓特性’比較而言,在第5圖中直線所 表示者為傳統金屬絕緣體半導體場效電晶體MISFEt的電 流-電壓特性’橫座標表示以伏特為單位之閘電壓,而縱 座標則為以安培為單位之電流。 比較實施例之金屬絕緣體半導體場效電晶體MISFET ’第5圊所示之傳統金屬絕緣體半導體場效電晶體misfET 具有在-0.5或更低閘電壓範圍之大的漏極電流,這是因為 本紙張尺度適用中國國家梯準(CNS ) Α4·(加心财着) (請先聞讀背面之注意事項再填寫本頁) -訂 經濟部中央標準局負工消费合作社印製 11 A7 B7 404066 五、發明説明(9 第5圖中雜質擴散區域1〇7與ρ-η井101間的p-n結被正向偏 壓以將由雜質擴散區域1 〇7,p-n態井10 I與漏極區域1 〇4等 所構成之η-ρ-η電晶體變為”開”狀態。 相反地’在此實施例中,若將一逆轉測電壓,即正值 電壓施於閘電極10G ’則在η-態井3與矽基體1間之ρ_η結點 被反轉偏壓,是以在閘電極10G與基體1間無電流流動, 若一累積測電壓,即一負值電壓被施於閘電極10G,則在 η-態井3與雜質擴散區域5間之p-n結點被反轉偏壓,是以 在閘電極10G與基體1間無電流流動,即使將一正極或負 極的電壓施於閘電極10G,電流不會流經閘保護元件,可 測量金屬絕緣體半導體場效電晶體MISFET之本質電壓-電 流特性。 如第2圔之破折線所示’本實施例之金屬絕緣體半導 體場效電晶體MISFET10在約-0.5V之閘電壓下被截斷,當 足以截斷金屬絕緣體半導體場效電晶體MISFET之電壓被 施於閘電極10G時,在η-態井3與雜質擴散區域5間之p-n結 點被反轉偏壓,因此,在雜質擴散區域5與溝道區域1〇c 間之p-n結點變得不導電,如此可測得金屬絕緣體半導趙 場效電晶體MISFET之閥值電壓。 在此實施例中’在η態井3中之η-態區域作用為由雜質 擴散區域5、η-態井3與ρ-態矽基體1所構成之ρηρ電晶體的 基極’為測量金屬絕緣體半導體場效電晶體MISFET10之 本質電流-電壓特性,有必要不使ρηρ電晶體在閘電壓之測 量範圍内處於’’開”的狀態’此一要求之達到可藉由不將η_ 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公着) (請先閲讀背面之注意事項再填寫本頁) -訂 經濟部中央樣準局貞工消費合作社印製 12 404066 五、發明説明(10 ) 態井3之η-態區域設定於某一特定位能,而處在—變動狀 態,在此實施例中,在η-態井3之η-態區域經由碎基體1之 Ρ-態雜質擴散區域5而被電聯接至如墊片之導電區域上, 據此’在η-態井3中之η-態區域呈電子流動態。 在如第1圖所示之η-態金屬絕緣體半導髏場效電晶體 MISFET是保護式的,可藉由將在心態井中所形成之p—溝 道金屬絕緣體半導體場效電晶體MISFET之閘電極聯接至 雜質擴散區域5,而保護ρ-態金屬絕緣體半導體場效電晶 體MISFET。 之後,參考第3圖以說明第二實施例,在第一實施例 中,使用P-態石夕基體,而在ρ -態井中形成一 η-態金屬絕 緣體半導體場效電晶體MISFET,在第二實施例中,使用 一η-態矽基體,而在η-態井中形成一ρ·態金屬絕緣體半導 體場效電晶體MISFET。 一 P-態矽基體31具有形成於基體表層中之n_態井33, 一場效氧化物膜35界定在n-態井33表層中之多個案活化區 域。 在η-態井33中形成一 ρ-態溝道金屬絕緣體半導體場效 電晶體MISFET40 ’金屬絕緣體半導體場效電晶體 MISFET40係由一源區域40S、一漏極區域40D,一溝道區 域40C、一閘絕緣膜401與一閘電極40G所組成,該閘電極 40G具有兩層結構,其由一非均態之5〇nm厚度石夕膜與一 150nm厚度的矽化鎢所組成。 一 η-態井33具有一形成於另一區域上之ρ-態井34,在 本紙承尺度適用中國國家標準(CNS ) Α4規格(2丨0Χ297公釐) (請先閱讀背面之注意事項再填寫本頁) --訂 經濟部中央標準局負工消费合作社印製 13 A7 B7 4040G6 五、發明説明(11 ) P-態井34中,形成—n_態雜質擴散區域36,經由互聯件37 ’該η-態雜質擴散區域36被連接至閘電極40G,該η-態井33 、源區域40S、閘電極4〇G與漏極區域40D分別被連接至塾 片 50 、 51 、 52與53上。 基本上’在第3圖所示之製造半導體裝置的方法與第 一圖所示之製造半導艘裝置的方法相同,因此,僅說明各 井與雜質擴散區域之離子種鍍狀態β η-態井33之形成係藉由在i80keV之加速能量與 1.5*10E13cm-2之劑量的狀態下種鍍磷離子,藉由進行兩 次的删離子以形成一p-態井34,第一種鍍狀態為l8〇keV之 加速能量與1.5*10E13cm-2之劑量,而第二種鍍狀態為 115keV之加速能量與i.〇*i〇Ei3cm-2之劑量,雖然未示出 ’可藉由種鍍兩次硼離子而形成η-態溝道之金屬絕緣髏半 導體場效電晶體MISFET的ρ-態井,首先在180keV加速能 量與8.0*10E12cm-2劑量的情形下,隨後在3〇keV加速能 量與2.7*10E12cm-2劑量的情形下。 LDD結構之低雜質濃度區域之形成係藉由在2〇keV加 速能量與1.0*10E13cm-2劑量的情形下種鍍氟化硼,源區 域40S與漏極區域40D之形成係藉由在20keV加速能量與 3_0M0E15cm-2劑量的情形下種鍍氟化硼,n-態雜質擴散 區域36之形成係藉由在30keV加速能量與l.〇*l〇E15cm-2 劑量的情形下種鍍砷離子》 在第二實施例中,閘電極40G經由η-態雜質擴散區域 36與ρ-態井34而聯接至η-態井33,然而,與第一實例相同 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) I: - nn I- ----- I - - - - - -I I I I - m I, - In n Γ (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 14 404G66 經濟部中央樓準局貝工消费合作社印裂 A7 B7五、發明説明(12 ) 者,閘絕緣膜401之介電擊穿可為之避免,並可測量金屬 絕緣體半導體場效電晶體MISFET之本質電流電壓特性。 第3圖所示者為處在保護態之n_態井内p態金屬絕緣 體半導體場效電晶體MISFET,可藉由將卜態金屬絕緣體 半導體場效電晶體MISFET連接至雜質擴散區域36而保護 位於p-態井中的n_態金屬絕緣體半導體場效電晶體 MISFET » 以下將參考第4A圖以說明第三實施例,第三實施例 之半導體裝置具有三重井結構。 第4A圖為第三實施例之半導體裝置的截面圖,一& 態矽基體60具有一形成於基體表層的n_態井61,在n態井 61中形成兩個ρ-態井62與63,一場效氧化物膜72界定井表 面之活化區域。 Ρ-態丼62具有一形成於其中之η_態溝道金屬絕緣體半 導體場效電晶體MISFET,而其中所形成之ρ_態井63具有 一 η-態雜質擴散區域64,經由一互聯件66,金屬絕緣想半 導體場效電晶體MISFET65之閘電極被連接至η·態雜質擴 散區域64 ’ ρ-態井62、源區域、閘電極與金屬絕緣體半導 想場效電晶體MISFET的漏極區域及η-態井61分別地連接 至墊片67至71。 當一正值或負值之電壓被施於閘電極上時,在η_態雜 質擴散區域64與ρ-態井63間的ρ-η結:或者在ρ_態井63與 η-態井61間的ρ-η結被反轉偏壓,而可測得金屬絕緣體半 導鱧場效電晶體MISFET之本質特性。 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐) f請先聞讀背面之注意事項再填寫本頁) 袈. 訂 nn · 15 _ 404066五、發明説明(13 ) A7 B7 經濟部中央棟準局員工消费合作社印袋 在第4A圖所示之半導鳢裝置中,墊片69可直接連接 至P-態井63,而無須形成n—態雜質擴散區域64,在此例中 ,P-態井61、η-態井61與p_態井62構成做為保護元件的pnp 二極電晶體,若將較施於p_態井63之電壓大的電壓施於墊 片71 ,即,二極體之基極,在p_態井63與n_態井6丨間之 η結總將被反轉偏壓,而可測得金屬絕緣體半導體場效電 晶體MISFET的本質特性。 對墊片71施以高電壓之應用相對應於第丨圈之第一實 施例中對η-態井3施以高電壓的應用,在此一情形下,一 墊片供设η-態井3之用,並利用五個墊片來量測金屬絕緣 體半導體場效電晶體MISFET之特性,在第一與第二實施 例中,一極電晶體之基極係做為在開狀態的保護元件,因 此可以四個墊片來量測金屬絕緣體半導體場效電晶體 MISFET之特性,為使用較少之塾片以測量金屬絕緣體半 導體場效電晶體MISFET的特性,較佳使得二極電晶體處 在如第一與第二實施例中的開狀態。 第4B圖為本發明第三實施例中半導體裝置改良的橫 載面圖,在第二實施例中,經由p•態井63與化態雜質擴散 區域64,金屬絕緣體半導體場效電晶體misfet65之閘電 極連接至η-態井61,在第三實施例的改良中,閘電極經由 P-態雜質擴散區域64a而聯接至n_態井61,一金屬絕緣體 半導體場效電晶體MISFET65i閉電極,一 n•態井61係在 一變動狀態,而墊片71a取代第三實施例中之墊片71而聯 接至P-態矽基體60,其餘結構如同第4八圖之第三 I mi nn m (請先閲讀背面之注意事項再填寫本頁) 策· 本紙張尺度適用T國國家辟(CNS ) A4*l^TI1()x297公釐) 16 404066 _ ^ 五、發明侧(14 ) —— -— 者。 在此-改良例中,金屬絕緣體半導體場效電晶體 MISFET65之電流電壓特性的測量過程中,將位於p'態雜 質擴散區域64a與η-態井61間之ρ·η結或者位於n態井_ Ρ-態井62間之ρ-η結反轉偏壓’是以可測量金屬絕緣趙半 導體場效電晶體MISFET65之電流-電壓特性。 在半導體晶片之周緣區域沉積墊片83與84,該墊片84 以探針加以接觸而測量PCM電晶體之閥電極,該墊片83 係作為電路區域81中所形成電路的輸出/輪入端子,在pCM 區域82中之PCM電晶體與電電路區域81中之電路係分別 完全不同電聯狀態的,藉由測量在PCM區域82中PCM電 晶體的閥電壓值,可計算形成於電路區域81中金屬絕緣體 半導體場效電晶體MISFET之閥電壓。 在第6圖中,PCM區域係沉積在經劃線後的晶片80表 面上’然而,其可沉積在晶圓的刻線區域上。 本發明已經由較佳的實施例加以說明,惟其並不受限 於上述實施例,對於熟於此技之人士,自可了解其之不同 修正、改良或組合。 I 1; - - I n ill---m - n HI n _1 丁 • * 、τ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印聚 17 本紙張尺度適用中國國家標準(CNS ) Α4洗格(210Χ297公釐) 404066 at B7 五、發明説明(15 ) 元件標號對照 1,,31,100···矽基體 2,3,33,62,63,101 …井 4,35,102…場效氧化物膜
10,40,65···金屬絕緣體半導體場效電晶體MISFET 10C,40C·..溝道區域 10S,40S,103."源區域 10D,40D,104···漏極區域 10G,40G,105...閘電極 101,401,106…閘絕緣膜 10W…侧壁絕緣膜 5,36,64,107···雜質擴散區域 20-23,50-53,67-71,83108-llL··.墊片 6,37,66,115···互聯件 80…晶片 81…電路區域 82…PCM區域 , 1^— I- I - - _— n I -- 1 -----I ^^1 . i In---- • · A"、va (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 18 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
- 經濟部中央揉準局男工消費合作社印裂 A8 B8404G66 _六、申請專利範圍 1. 一種半導體裝置,其包括: 一半導體基體; 一種形成於該半導體基體之表面之耗盡型金屬絕 緣艘半導體場效電晶體MISFET,該金屬絕緣體半導體 場效電晶體MISFET包括一源區域、一漏極區域,一位 於源區域與漏極區域間之溝道區域、一位於溝道區域 上之閘絕緣膜,一位於閘絕緣膜上之閘電極; 一雜質擴散區域形成於該半導體基體之表層上: 一用以電聯閘電極與該雜質擴散區域互聯件; 一P-η結,其係當足夠截止金屬絕緣體半導體場效 電晶趙的電壓’相對於該溝道被施加到閘電極時,被 反向偏壓’且使該雜質擴散區域與該溝道區域間之電 路變成不導電; 被分別聯接至閉電極、源區域與漏極區域的數個 墊片》 2. —種半導體裝置,其包括: 一半導體基體; 一種形成於該半導趙基想之表面之金屬絕緣艘半 導體場效電晶體MISFET,該金屬絕緣體半導體場效電 晶艘MISFET包括一源區域、一漏極區域,一位於源區 域與漏極區域間之溝道區域、一位於溝道區域上之閘 絕緣膜’一位於閘絕緣膜上之閘電極; 一第一導電態之第一井’其形成於該半導體基體 之表層; (請先聞讀背面之注^^項再填寫本頁) .装· ·訂. « In In 本紙張尺度埴用中國蹕家揲準(CNS ) A4規格(210x297公癀) 19 經濟部t央#準局MB?工消費合作社印¾數個墊片,其被分別聯接至閘電極、源區域與漏 極區域。 3. 如申請專利範圍第2項之半導體裝置,其中該表面區域 包括一與該半導體基體之導電態相同之導電態。 4. 如申請專利範圍第3項之半導體裝置,其更包括一具有 與該半導體之導電態者相同之第二井,該第二井係形 成於不同於第一井區域上的該表面區域中,其中該金 屬絕緣體半導體場效電晶體(MISFET係安設在該第二 井中。 •如申請專利範圍第2項之半導趙裝置,其中,該半導趙 基體具有第一導電態,且該表面區域係由沉積在該半 導體基體表面屬於第二導電態的第二井所組成。 6·如申s奢專利範圍第5項之半導趙裝置’其中該金屬絕緣 體半導體場效電晶體(MISFET)係安設在該第二井中。 7. 如申請專利範圍第5項之半導體裝置,更包括一形成在 第二井中之第一導電態的第三井,其中該金屬絕緣艘 半導體場效電晶體MISFET係安設在該第三井中。 8. 如申請專利範圍第2項之半導體裝置,其更包括一具 I--------------裝-------訂--I----泉 ^ - (請先閲讀背面之注意Ϋ項再填寫本頁)本紙張尺度適用中國國家標率(CNS ) A4規格(210X297公釐) 20 經濟部中夬標準局員工消費合作社印11 A8 -_4〇4〇6fi__D8 六、利範圍 ^ — 二導電態者之第二井,該第二井形成於不同於雜質擴 散區域的第一井中,其中該金屬絕緣體半導體場 晶體MISFET係安設在該第二井中。 9. 如申請專利範圍第2項之半導體裝 再該金屬絕緣體 半導體場效電晶體MISFET為耗盡型。 10. —種半導體裝置,其包括: 一半導體基體; 一種形成於該半導體基體之表面之金屬絕緣體半 導體場效電晶體MISFET,該金屬絕緣體半導體場效電 晶體MISFET包括一源區域 '一漏極區域,一位於源區 域與漏極區域間之溝道區域、一位於溝道區域上之閘 絕緣膜,一位於閘絕緣膜上之閘電極; 一第一導電態之井,其形成於該半導體基體之表 層; 一雜質擴散區域形成於該第井中,其具有與第一 導電態相反之第二導電態; 一第二導電態的源區域,其環繞源自該半導體基 體側的該井; 一互聯件’其用以電聯閘電極與該雜質擴散區域 f 其中第一導電態之該井區域經由該比表面之雜質 擴散區域而被電聯至導電區域接至閘電極、源區域與 漏極區域β 11.如申請專利範圍第10項之半導體裝置,其中該表面區 本紙话:尺度逍用中國國家標本(CNS ) Α4規格(210X297公釐) 1I---------装------訂----良 (請先聞讀背面之注Ϊ項再填寫本頁) 21 ABCD 4040G6 六、申請專利範圍 域包括一與該半導體基體之導電態相同之導電態。 12·如申請專利範圍第10項之半導體裝置,其中該半導體 基體具有第一導電態,且該表面區域係由沉積在該半 導體基體表層所之第二導電態的另一井所紐_成。 13. 如申請專利範圍第10項之半導體裝置,其該金屬絕緣 體半導體場效電晶體MISFET為耗盡型。 14. 一種半導鱧裝置,其包括: 一半導體基體; 一種形成於該半導體基體之表面之耗盡型金屬絕 緣體半導體場效電晶體MISFET,該金屬絕緣體半導艘 場效電晶體MISFET包括一源區域、一漏極區域,一位 於源區域與漏極區域間之溝道、一位於溝道上之閘絕 緣膜,一位於閘絕緣膜上之閘電極、金屬絕緣體半導 體場效電晶體MISFET之閥值之測量係藉著以探針接觸 該半導體基體之特定區域; 一雜質擴散區域,其形成於該半導體基體之表面 上; 一互聯件,其用以電聯閘電極與該雜質擴散區域 9 一 p-n結,其係當足夠截止與溝道連接之金屬絕 緣體半導體場效電晶體的電壓被施於相對溝道區域之 閘電極時,被反向偏壓,且使該雜質擴散區域與溝道 區域間之電路變成不導電。 15. —種半導體裝置,其包括: 本紙張尺度逋用中围囷家梂準(CNS ) A4規格(210X297公釐) I-IJj----裝------·ΐτI------涑 * · I (請先閲讀背面之注意事項再填k本頁) 經濟部中央梯率局貝工消費合作社印褽 22 A8 DO 404066 g 、申請專利範圍 一半導體基體; 一種形成於該半導體基體之表面之金屬絕緣體半 導體場效電晶體MISFET,該金屬絕緣體半導體場效電 晶體MISFET包括一源區域、一漏極區域,一位於源區 域與漏極區域域間之溝道區域、一位於溝道上之閘絕 緣膜,一位於閘絕緣膜上之閘電極、金屬絕緣體半導 體場效電晶體ΜIS F E T之閥值之測量係藉著以探針接觸 該半導體基體之特定區域; 一第一導電態之井,其形成於該半導體基體之表 層; 一雜質擴散區域域形成於該井中,其具有與第一 導電態相反之第二導電態; 一第二導電態的表面區域,其環繞源自該半導體 基體側的該井; -互聯件’其用以電聯閘電極與該雜質擴散區域 如申料利範圍第15項之半導體裝置,其中該表面區 域具有與半導體基體之導電態相同之導電態。 Π.如申請專利範圍第15項之半導體裝置,其中該半導體 基體具有第-導電態,且該表面區域係由沉積在該半 導體基體表層的第二導電態另—井所。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13863898A JP3758366B2 (ja) | 1998-05-20 | 1998-05-20 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW404066B true TW404066B (en) | 2000-09-01 |
Family
ID=15226716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088104084A TW404066B (en) | 1998-05-20 | 1999-03-16 | Semiconductor device with evaluation MISFET |
Country Status (4)
Country | Link |
---|---|
US (1) | US6091113A (zh) |
JP (1) | JP3758366B2 (zh) |
KR (1) | KR100285795B1 (zh) |
TW (1) | TW404066B (zh) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3911585B2 (ja) * | 1999-05-18 | 2007-05-09 | 富士通株式会社 | 半導体装置およびその製造方法 |
JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6555877B2 (en) * | 2001-08-27 | 2003-04-29 | Semiconductor Components Industries Llc | NMOSFET with negative voltage capability formed in P-type substrate and method of making the same |
JP2003100899A (ja) | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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-
1998
- 1998-05-20 JP JP13863898A patent/JP3758366B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-16 US US09/268,336 patent/US6091113A/en not_active Expired - Lifetime
- 1999-03-16 TW TW088104084A patent/TW404066B/zh active
- 1999-03-24 KR KR1019990010110A patent/KR100285795B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP3758366B2 (ja) | 2006-03-22 |
JPH11330467A (ja) | 1999-11-30 |
KR19990087880A (ko) | 1999-12-27 |
KR100285795B1 (ko) | 2001-03-15 |
US6091113A (en) | 2000-07-18 |
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