JP3300238B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3300238B2 JP3300238B2 JP30029596A JP30029596A JP3300238B2 JP 3300238 B2 JP3300238 B2 JP 3300238B2 JP 30029596 A JP30029596 A JP 30029596A JP 30029596 A JP30029596 A JP 30029596A JP 3300238 B2 JP3300238 B2 JP 3300238B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＯＳＦＥＴ及
びバイポーラトランジスタを同一半導体基板上に集積し
た半導体装置の構造及びその製造方法に関するものであ
る。
びバイポーラトランジスタを同一半導体基板上に集積し
た半導体装置の構造及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、様々な機器の駆動用デバイスであ
るＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
ＭＯＳＦＥＴ）を他のデバイスと集積化した半導体装置
に関する提案が数多くみられる。
るＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
ＭＯＳＦＥＴ）を他のデバイスと集積化した半導体装置
に関する提案が数多くみられる。
【０００３】以下、特開平３−２０５８３２号公報にお
いて開示されているＤＭＯＳＦＥＴの従来の製造方法に
ついて、図１２（ａ）〜（ｃ）を参照しながら説明す
る。
いて開示されているＤＭＯＳＦＥＴの従来の製造方法に
ついて、図１２（ａ）〜（ｃ）を参照しながら説明す
る。
【０００４】まず、図１２（ａ）に示すように、ドレイ
ン領域となるＮ型の半導体基板３９の表面上に例えばシ
リコン酸化膜を介して堆積された多結晶シリコン等から
なる絶縁ゲート４０を形成する。
ン領域となるＮ型の半導体基板３９の表面上に例えばシ
リコン酸化膜を介して堆積された多結晶シリコン等から
なる絶縁ゲート４０を形成する。
【０００５】次に、図１２（ｂ）に示すように、絶縁ゲ
ート４０をマスクの一部として例えばボロンイオンを注
入し、絶縁ゲート４０の一方の側方に位置する半導体基
板３９内の領域にｐ型のボディ層４１を形成する。
ート４０をマスクの一部として例えばボロンイオンを注
入し、絶縁ゲート４０の一方の側方に位置する半導体基
板３９内の領域にｐ型のボディ層４１を形成する。
【０００６】次に、図１２（ｃ）に示すように、絶縁ゲ
ート４０をマスクの一部として例えば砒素イオンを注入
し、絶縁ゲート４０の一方の側方に位置する半導体基板
２９内の領域にはボディ層４１で囲まれるＮ型のソース
層４２を、絶縁ゲート電極４０の他方の側方に位置しか
つ絶縁ゲート電極４０とは離れた半導体基板３９内の領
域にはドレインコンタクト層４３をそれぞれ形成する。
ート４０をマスクの一部として例えば砒素イオンを注入
し、絶縁ゲート４０の一方の側方に位置する半導体基板
２９内の領域にはボディ層４１で囲まれるＮ型のソース
層４２を、絶縁ゲート電極４０の他方の側方に位置しか
つ絶縁ゲート電極４０とは離れた半導体基板３９内の領
域にはドレインコンタクト層４３をそれぞれ形成する。
【０００７】以上の製造工程によって各半導体層の形成
が終了し、この後、各半導体層に層間絶縁膜を介して接
続される電極を形成すれば半導体素子が完成する。
が終了し、この後、各半導体層に層間絶縁膜を介して接
続される電極を形成すれば半導体素子が完成する。
【０００８】
【発明が解決しようとする課題】上記従来のＤＭＯＳＦ
ＥＴは、ゲート電極とは離れた位置にドレインコンタク
ト層が形成されているので、ドレイン耐圧が高く駆動用
デバイスとして必要な高耐性を備えている。反面、ＤＭ
ＯＳＦＥＴの導通時のソース・ドレイン間抵抗であるオ
ン抵抗は高くならざるを得ない。ドレイン層の不純物濃
度を濃くすると、所望のドレイン耐圧が得られないから
である。一方、半導体基板内に多くの層を設けると製造
工程が増えるので、製造コストが高くなって実用価値が
なくなるという問題がある。
ＥＴは、ゲート電極とは離れた位置にドレインコンタク
ト層が形成されているので、ドレイン耐圧が高く駆動用
デバイスとして必要な高耐性を備えている。反面、ＤＭ
ＯＳＦＥＴの導通時のソース・ドレイン間抵抗であるオ
ン抵抗は高くならざるを得ない。ドレイン層の不純物濃
度を濃くすると、所望のドレイン耐圧が得られないから
である。一方、半導体基板内に多くの層を設けると製造
工程が増えるので、製造コストが高くなって実用価値が
なくなるという問題がある。
【０００９】本発明は係る点に鑑みてなされたものであ
り、その目的は、ＤＭＯＳＦＥＴ及びバイポーラトラン
ジスタを有する半導体装置及びその製造方法において、
製造工程を増大させずにＤＭＯＳＦＥＴのオン抵抗を低
減しうる手段を講ずることにより、半導体装置の製造コ
ストの低減と特性の向上と図ることにある。
り、その目的は、ＤＭＯＳＦＥＴ及びバイポーラトラン
ジスタを有する半導体装置及びその製造方法において、
製造工程を増大させずにＤＭＯＳＦＥＴのオン抵抗を低
減しうる手段を講ずることにより、半導体装置の製造コ
ストの低減と特性の向上と図ることにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に少なくとも１つのＤＭＯＳＦＥＴとバイ
ポーラトランジスタを搭載した半導体装置を前提とし、
上記ＤＭＯＳＦＥＴは、上記半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、少なくとも上記ゲ
ート電極の下方の領域を含む上記半導体基板内の領域に
形成され低濃度の第１導電型不純物を含むドレイン層
と、上記ゲート電極の一方の側方に位置する上記半導体
基板内の領域に形成され高濃度の第１導電型不純物を含
むソース層と、上記ドレイン領域で囲まれる領域内で上
記ゲート電極の他方の側方に位置しかつ上記ゲート電極
とは離れた領域に形成され上記ドレイン層よりも高濃度
の第１導電型不純物を含むドレインオフセット層と、上
記ドレインオフセット層で囲まれる領域に形成され上記
ドレインオフセット層よりも高濃度の第１導電型不純物
を含むドレインコンタクト層と、上記ソース層を囲み上
記半導体基板の表面付近の領域で上記ゲート電極の下方
領域の一部にまで達し、かつ上記ドレインコンタクト層
とは上記ドレイン層を挟んで所定距離だけ離れるように
形成されたしきい値制御レベルの第２導電型不純物を含
むボディ層とを備え、上記バイポーラトランジスタは、
第２導電型不純物を含むコレクタ層と、上記コレクタ層
で囲まれる領域に形成され第１導電型不純物を含むベー
ス層と、上記ベース層で囲まれる領域に形成され第２導
電型不純物を含むエミッタ層とを備えていて、上記ＤＭ
ＯＳＦＥＴのドレインオフセット層と上記バイポーラト
ランジスタのベース層とは、同時に導入された第１導電
型不純物を含み、その拡散深さは上記ＤＭＯＳＦＥＴの
ソース層の拡散深さよりも深い。
半導体基板上に少なくとも１つのＤＭＯＳＦＥＴとバイ
ポーラトランジスタを搭載した半導体装置を前提とし、
上記ＤＭＯＳＦＥＴは、上記半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、少なくとも上記ゲ
ート電極の下方の領域を含む上記半導体基板内の領域に
形成され低濃度の第１導電型不純物を含むドレイン層
と、上記ゲート電極の一方の側方に位置する上記半導体
基板内の領域に形成され高濃度の第１導電型不純物を含
むソース層と、上記ドレイン領域で囲まれる領域内で上
記ゲート電極の他方の側方に位置しかつ上記ゲート電極
とは離れた領域に形成され上記ドレイン層よりも高濃度
の第１導電型不純物を含むドレインオフセット層と、上
記ドレインオフセット層で囲まれる領域に形成され上記
ドレインオフセット層よりも高濃度の第１導電型不純物
を含むドレインコンタクト層と、上記ソース層を囲み上
記半導体基板の表面付近の領域で上記ゲート電極の下方
領域の一部にまで達し、かつ上記ドレインコンタクト層
とは上記ドレイン層を挟んで所定距離だけ離れるように
形成されたしきい値制御レベルの第２導電型不純物を含
むボディ層とを備え、上記バイポーラトランジスタは、
第２導電型不純物を含むコレクタ層と、上記コレクタ層
で囲まれる領域に形成され第１導電型不純物を含むベー
ス層と、上記ベース層で囲まれる領域に形成され第２導
電型不純物を含むエミッタ層とを備えていて、上記ＤＭ
ＯＳＦＥＴのドレインオフセット層と上記バイポーラト
ランジスタのベース層とは、同時に導入された第１導電
型不純物を含み、その拡散深さは上記ＤＭＯＳＦＥＴの
ソース層の拡散深さよりも深い。
【００１１】これにより、ＤＭＯＳＦＥＴのドレインオ
フセット層はドレイン層と同一の導電型、かつドレイン
層よりも濃度の高い不純物を含んでいるので、ドレイン
コンタクト層−ソース層間の抵抗つまりオン抵抗が小さ
くなる。しかも、ＤＭＯＳＦＥＴのドレインオフセット
層は、バイポーラトランジスタのベース層と同時に導入
された不純物を含んでいるので、製造に際してドレイン
オフセット層を形成するための工程を別途設ける必要は
なく、バイポーラトランジスタのベース層を形成する工
程を利用することができる。つまり、製造コストを低減
することができる。
フセット層はドレイン層と同一の導電型、かつドレイン
層よりも濃度の高い不純物を含んでいるので、ドレイン
コンタクト層−ソース層間の抵抗つまりオン抵抗が小さ
くなる。しかも、ＤＭＯＳＦＥＴのドレインオフセット
層は、バイポーラトランジスタのベース層と同時に導入
された不純物を含んでいるので、製造に際してドレイン
オフセット層を形成するための工程を別途設ける必要は
なく、バイポーラトランジスタのベース層を形成する工
程を利用することができる。つまり、製造コストを低減
することができる。
【００１２】上記ＤＭＯＳＦＥＴのドレイン層における
第１導電型不純物の濃度は、５×１０14〜５×１０16ｃ
ｍ-3であることが好ましい。
第１導電型不純物の濃度は、５×１０14〜５×１０16ｃ
ｍ-3であることが好ましい。
【００１３】本発明の半導体装置の製造方法は、ＤＭＯ
ＳＦＥＴ形成領域とバイポーラトランジスタ形成領域と
を有する半導体基板を形成する第１の工程と、上記ＤＭ
ＯＳＦＥＴ形成領域に第１導電型不純物を導入して上記
ＤＭＯＳＦＥＴのドレイン層を形成する第２の工程と、
上記バイポーラトランジスタ形成領域に第２導電型不純
物を導入して上記バイポーラトランジスタのコレクタ層
を形成する第３の工程と、上記ＤＭＯＳＦＥＴの上記ド
レイン層で囲まれる領域と上記バイポーラトランジスタ
の上記コレクタ層で囲まれる領域とに第１導電型不純物
を導入し、次いで熱処理を行ない、上記ＤＭＯＳＦＥＴ
のドレインオフセット層と上記バイポーラトランジスタ
のベース層とを同時に形成する第４の工程と、上記第４
の工程の後に、上記半導体基板を酸化して上記ＤＭＯＳ
ＦＥＴ形成領域にゲート絶縁膜を形成し、次いで上記ゲ
ート絶縁膜の上で上記ドレインオフセット層とは離れた
領域にゲート電極を形成する第５の工程と、上記ゲート
電極の一方の側方に位置しかつ上記ドレイン層で囲まれ
る領域に第２導電型不純物を導入して、上記ゲート絶縁
膜の下方領域の一部にまで達する上記ＤＭＯＳＦＥＴの
ボディ層を形成する第６の工程と、上記ＤＭＯＳＦＥＴ
形成領域において、上記ドレインオフセット層で囲まれ
る領域に第１導電型のドレインコンタクト層と、上記ボ
ディ層で囲まれる第１導電型のソース層とを形成する第
７の工程と、上記バイポーラトランジスタ形成領域にお
いて上記ベース層で囲まれる第２導電型のエミッタ層を
形成する第８の工程とを備え、上記ＤＭＯＳＦＥＴのド
レインオフセット層と上記バイポーラトランジスタのベ
ース層とは、上記ＤＭＯＳＦＥＴのドレイン層よりも高
濃度でかつドレインコンタクト層よりも低濃度の不純物
を含み、その拡散深さは上記ＤＭＯＳＦＥＴのソース層
の拡散深さよりも深い。
ＳＦＥＴ形成領域とバイポーラトランジスタ形成領域と
を有する半導体基板を形成する第１の工程と、上記ＤＭ
ＯＳＦＥＴ形成領域に第１導電型不純物を導入して上記
ＤＭＯＳＦＥＴのドレイン層を形成する第２の工程と、
上記バイポーラトランジスタ形成領域に第２導電型不純
物を導入して上記バイポーラトランジスタのコレクタ層
を形成する第３の工程と、上記ＤＭＯＳＦＥＴの上記ド
レイン層で囲まれる領域と上記バイポーラトランジスタ
の上記コレクタ層で囲まれる領域とに第１導電型不純物
を導入し、次いで熱処理を行ない、上記ＤＭＯＳＦＥＴ
のドレインオフセット層と上記バイポーラトランジスタ
のベース層とを同時に形成する第４の工程と、上記第４
の工程の後に、上記半導体基板を酸化して上記ＤＭＯＳ
ＦＥＴ形成領域にゲート絶縁膜を形成し、次いで上記ゲ
ート絶縁膜の上で上記ドレインオフセット層とは離れた
領域にゲート電極を形成する第５の工程と、上記ゲート
電極の一方の側方に位置しかつ上記ドレイン層で囲まれ
る領域に第２導電型不純物を導入して、上記ゲート絶縁
膜の下方領域の一部にまで達する上記ＤＭＯＳＦＥＴの
ボディ層を形成する第６の工程と、上記ＤＭＯＳＦＥＴ
形成領域において、上記ドレインオフセット層で囲まれ
る領域に第１導電型のドレインコンタクト層と、上記ボ
ディ層で囲まれる第１導電型のソース層とを形成する第
７の工程と、上記バイポーラトランジスタ形成領域にお
いて上記ベース層で囲まれる第２導電型のエミッタ層を
形成する第８の工程とを備え、上記ＤＭＯＳＦＥＴのド
レインオフセット層と上記バイポーラトランジスタのベ
ース層とは、上記ＤＭＯＳＦＥＴのドレイン層よりも高
濃度でかつドレインコンタクト層よりも低濃度の不純物
を含み、その拡散深さは上記ＤＭＯＳＦＥＴのソース層
の拡散深さよりも深い。
【００１４】この方法により、共通の工程でＤＭＯＳＦ
ＥＴのドレインオフセット層とバイポーラトランジスタ
のベース層とが形成される。バイポーラトランジスタを
形成する際に必然的に必要となるベース層の形成と同時
にＤＭＯＳＦＥＴのオン抵抗を低減するためのドレイン
オフセット層が形成されるので、ドレインオフセット層
を形成する工程を別途設ける必要はない。従って、工程
数を低減することができ、製造に要するコストを低減す
ることができる。しかも、この方法によりバイポーラト
ランジスタの特性に影響を与えることはない。
ＥＴのドレインオフセット層とバイポーラトランジスタ
のベース層とが形成される。バイポーラトランジスタを
形成する際に必然的に必要となるベース層の形成と同時
にＤＭＯＳＦＥＴのオン抵抗を低減するためのドレイン
オフセット層が形成されるので、ドレインオフセット層
を形成する工程を別途設ける必要はない。従って、工程
数を低減することができ、製造に要するコストを低減す
ることができる。しかも、この方法によりバイポーラト
ランジスタの特性に影響を与えることはない。
【００１５】上記ＤＭＯＳＦＥＴのドレイン層における
第１導電型不純物の濃度は、５×１０14〜５×１０16ｃ
ｍ-3であることが好ましい。
第１導電型不純物の濃度は、５×１０14〜５×１０16ｃ
ｍ-3であることが好ましい。
【００１６】
【００１７】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１８】（第１の実施形態） まず、第１の実施形態について説明する。図１〜図４
は、第１の実施形態における半導体装置の製造工程を示
す断面図である。
は、第１の実施形態における半導体装置の製造工程を示
す断面図である。
【００１９】図１に示す工程では、まず、比抵抗が例え
ば１０〜２０Ω・ｃｍの（１００）面を主面とするシリ
コン単結晶からなるＰ型半導体基板１を準備する。この
半導体基板１の主面には、ＤＭＯＳＦＥＴ形成領域Ｒdm
osとＰＮＰバイポーラトランジスタ形成領域Ｒbpnpとが
設けられている。ここで、半導体基板１の上に例えばレ
ジストマスク（図示せず）を形成し、これを用いて、Ｐ
型半導体基板１のＤＭＯＳＦＥＴ形成領域Ｒdmos、ＰＮ
Ｐバイポーラトランジスタ形成領域Ｒbpnpに、例えば燐
イオンを注入エネルギーが１５０ｋｅＶ，ドーズ量が５
×１０12ｃｍ-2程度の条件で注入し、熱処理を行う。さ
らに、別のレジストマスク（図示せず）を形成して、Ｐ
ＮＰバイポーラトランジスタ形成領域Ｒbpnpに、例えば
ボロンイオンを注入エネルギーが４０ｋｅＶ、ドーズ量
が１×１０13ｃｍ-2程度の条件で注入した後、熱処理を
行う。
ば１０〜２０Ω・ｃｍの（１００）面を主面とするシリ
コン単結晶からなるＰ型半導体基板１を準備する。この
半導体基板１の主面には、ＤＭＯＳＦＥＴ形成領域Ｒdm
osとＰＮＰバイポーラトランジスタ形成領域Ｒbpnpとが
設けられている。ここで、半導体基板１の上に例えばレ
ジストマスク（図示せず）を形成し、これを用いて、Ｐ
型半導体基板１のＤＭＯＳＦＥＴ形成領域Ｒdmos、ＰＮ
Ｐバイポーラトランジスタ形成領域Ｒbpnpに、例えば燐
イオンを注入エネルギーが１５０ｋｅＶ，ドーズ量が５
×１０12ｃｍ-2程度の条件で注入し、熱処理を行う。さ
らに、別のレジストマスク（図示せず）を形成して、Ｐ
ＮＰバイポーラトランジスタ形成領域Ｒbpnpに、例えば
ボロンイオンを注入エネルギーが４０ｋｅＶ、ドーズ量
が１×１０13ｃｍ-2程度の条件で注入した後、熱処理を
行う。
【００２０】これにより、ＤＭＯＳＦＥＴのＮ- 型ドレ
イン層２、ＰＮＰバイポーラトランジスタの分離層３及
びコレクタ層４が形成される。
イン層２、ＰＮＰバイポーラトランジスタの分離層３及
びコレクタ層４が形成される。
【００２１】次に、図２に示す工程では、例えばレジス
ト膜５をマスクとして用い、ＤＭＯＳＦＥＴ形成領域Ｒ
dmosのドレイン層２で囲まれる領域とバイポーラトラン
ジスタ形成領域Ｒbpnpのコレクタ層４で囲まれる領域と
に、例えば燐イオンを注入エネルギーが１２０ｋｅＶ，
ドーズ量が１．５×１０13ｃｍ-2程度の条件で注入した
後、熱処理を行う。
ト膜５をマスクとして用い、ＤＭＯＳＦＥＴ形成領域Ｒ
dmosのドレイン層２で囲まれる領域とバイポーラトラン
ジスタ形成領域Ｒbpnpのコレクタ層４で囲まれる領域と
に、例えば燐イオンを注入エネルギーが１２０ｋｅＶ，
ドーズ量が１．５×１０13ｃｍ-2程度の条件で注入した
後、熱処理を行う。
【００２２】これにより、ＤＭＯＳＦＥＴのドレイン層
２で囲まれる領域にはドレインオフセット層６が、バイ
ポーラトランジスタのコレクタ層４で囲まれる領域には
真性ベース層７がそれぞれ形成される。
２で囲まれる領域にはドレインオフセット層６が、バイ
ポーラトランジスタのコレクタ層４で囲まれる領域には
真性ベース層７がそれぞれ形成される。
【００２３】次に、図３に示す工程では、例えば９００
℃で酸化を行ない、半導体基板１の上に厚みが１５ｎｍ
程度のシリコン酸化膜を形成し、さらにシリコン酸化膜
の上に多結晶シリコン膜を堆積した後、多結晶シリコン
膜及びシリコン酸化膜をパターニングして、ＤＭＯＳＦ
ＥＴのゲート酸化膜８と多結晶シリコンゲート電極９と
を形成する。さらに、例えばＤＭＯＳＦＥＴのボディ層
を形成しようとする領域を開口したレジスト膜１０を形
成し、このレジスト膜１０及び多結晶シリコンゲート電
極９をマスクとして用い、ドレイン層２で囲まれる領域
に例えばボロンイオンを注入エネルギーが１４０ｋｅ
Ｖ，ドーズ量が５×１０13ｃｍ-2程度の条件で注入した
後、熱処理を行う。
℃で酸化を行ない、半導体基板１の上に厚みが１５ｎｍ
程度のシリコン酸化膜を形成し、さらにシリコン酸化膜
の上に多結晶シリコン膜を堆積した後、多結晶シリコン
膜及びシリコン酸化膜をパターニングして、ＤＭＯＳＦ
ＥＴのゲート酸化膜８と多結晶シリコンゲート電極９と
を形成する。さらに、例えばＤＭＯＳＦＥＴのボディ層
を形成しようとする領域を開口したレジスト膜１０を形
成し、このレジスト膜１０及び多結晶シリコンゲート電
極９をマスクとして用い、ドレイン層２で囲まれる領域
に例えばボロンイオンを注入エネルギーが１４０ｋｅ
Ｖ，ドーズ量が５×１０13ｃｍ-2程度の条件で注入した
後、熱処理を行う。
【００２４】これにより、ＤＭＯＳＦＥＴのドレイン層
２で囲まれる領域にＰ型のボディ層１１が形成される。
２で囲まれる領域にＰ型のボディ層１１が形成される。
【００２５】次に、図４に示す工程では、レジスト膜
（図示せず）及び多結晶シリコンゲート９をマスクとし
て用い、ＤＭＯＳＦＥＴのボディー層１１で囲まれる領
域とドレインオフセット層６で囲まれる領域とに、例え
ば砒素イオンを注入エネルギーが４０ｋｅＶ，ドーズ量
が１×１０16ｃｍ-2程度の条件で注入し、さらに、別の
レジスト膜（図示せず）をマスクとして用い、バイポー
ラトランジスタの真性ベース層７で囲まれる領域に、例
えばＢＦ2イオンを注入エネルギーが４０ｋｅＶ、ドー
ズ量が３×１０15ｃｍ-2程度の条件で注入した後、熱処
理を行う。
（図示せず）及び多結晶シリコンゲート９をマスクとし
て用い、ＤＭＯＳＦＥＴのボディー層１１で囲まれる領
域とドレインオフセット層６で囲まれる領域とに、例え
ば砒素イオンを注入エネルギーが４０ｋｅＶ，ドーズ量
が１×１０16ｃｍ-2程度の条件で注入し、さらに、別の
レジスト膜（図示せず）をマスクとして用い、バイポー
ラトランジスタの真性ベース層７で囲まれる領域に、例
えばＢＦ2イオンを注入エネルギーが４０ｋｅＶ、ドー
ズ量が３×１０15ｃｍ-2程度の条件で注入した後、熱処
理を行う。
【００２６】これにより、ＤＭＯＳＦＥＴのボディ層１
１で囲まれる領域にはソース層１２が、ＤＭＯＳＦＥＴ
のドレインオフセット層６で囲まれる領域にはドレイン
コンタクト層１３が、バイポーラトランジスタの真性ベ
ース層７で囲まれる領域にはエミッタ層１４がそれぞれ
形成される。
１で囲まれる領域にはソース層１２が、ＤＭＯＳＦＥＴ
のドレインオフセット層６で囲まれる領域にはドレイン
コンタクト層１３が、バイポーラトランジスタの真性ベ
ース層７で囲まれる領域にはエミッタ層１４がそれぞれ
形成される。
【００２７】さらに、本実施形態の図面には記載されて
いないが、この後、層間絶縁膜として例えば減圧ＣＶＤ
法を用いてＮＳＧ膜を８００ｎｍ程度の厚みで形成し、
その後、例えばレジスト膜をマスクとして、ＮＳＧ膜を
ドライエッチングにてエッチングし、コンタクトホール
を形成する。最後に、例えば金属配線として、スパッタ
リング法によりＡｌ膜を形成し、その後、例えばレジス
ト膜をマスクとしてＡｌ膜をエッチングして、Ａｌ配線
を形成すればこの半導体装置が完成する。
いないが、この後、層間絶縁膜として例えば減圧ＣＶＤ
法を用いてＮＳＧ膜を８００ｎｍ程度の厚みで形成し、
その後、例えばレジスト膜をマスクとして、ＮＳＧ膜を
ドライエッチングにてエッチングし、コンタクトホール
を形成する。最後に、例えば金属配線として、スパッタ
リング法によりＡｌ膜を形成し、その後、例えばレジス
ト膜をマスクとしてＡｌ膜をエッチングして、Ａｌ配線
を形成すればこの半導体装置が完成する。
【００２８】本実施形態の半導体装置中のＤＭＯＳＦＥ
Ｔによれば、高濃度のＮ型不純物を含むドレインコンタ
クト層１３と低濃度のＮ型不純物を含むドレイン層２と
の間に中間的な濃度のＮ型不純物を含むドレインオフセ
ット層６が形成されているので、ドレイン抵抗を低減す
ることができ、かつドレイン耐圧は高く維持することが
できる。
Ｔによれば、高濃度のＮ型不純物を含むドレインコンタ
クト層１３と低濃度のＮ型不純物を含むドレイン層２と
の間に中間的な濃度のＮ型不純物を含むドレインオフセ
ット層６が形成されているので、ドレイン抵抗を低減す
ることができ、かつドレイン耐圧は高く維持することが
できる。
【００２９】しかも、本実施形態の製造工程では、バイ
ポーラトランジスタを形成する際に必然的に必要となる
真性ベース層７の形成と同時にＤＭＯＳＦＥＴのオン抵
抗を低減するためのドレインオフセット層６を形成する
ので、ドレインオフセット層６を形成するための工程を
別途設ける必要はない。また、このような構造を採るこ
とによって、ＰＮＰバイポーラトランジスタの特性に影
響を与えることはない。従って、オン抵抗の低い特性の
良好なＤＭＯＳＦＥＴとバイポーラトランジスタとを搭
載した半導体装置を低コストで得ることができる。
ポーラトランジスタを形成する際に必然的に必要となる
真性ベース層７の形成と同時にＤＭＯＳＦＥＴのオン抵
抗を低減するためのドレインオフセット層６を形成する
ので、ドレインオフセット層６を形成するための工程を
別途設ける必要はない。また、このような構造を採るこ
とによって、ＰＮＰバイポーラトランジスタの特性に影
響を与えることはない。従って、オン抵抗の低い特性の
良好なＤＭＯＳＦＥＴとバイポーラトランジスタとを搭
載した半導体装置を低コストで得ることができる。
【００３０】なお、本実施形態においては、ＤＭＯＳＦ
ＥＴのドレインオフセット層６は多結晶シリコンゲート
電極９及びゲート酸化膜８からなる絶縁ゲートに接して
いないが、これは要求される耐圧によるものであり、接
していてもよい。その場合、ＤＭＯＳＦＥＴのドレイン
コンタクト層１３の形成もソース層１２と同様に絶縁ゲ
ートに対してセルフアラインで形成してもよい。
ＥＴのドレインオフセット層６は多結晶シリコンゲート
電極９及びゲート酸化膜８からなる絶縁ゲートに接して
いないが、これは要求される耐圧によるものであり、接
していてもよい。その場合、ＤＭＯＳＦＥＴのドレイン
コンタクト層１３の形成もソース層１２と同様に絶縁ゲ
ートに対してセルフアラインで形成してもよい。
【００３１】（第２の実施形態） 次に、第２の実施形態について説明する。図５〜図６
は、第２の実施形態における半導体装置の製造工程を示
す断面図である。
は、第２の実施形態における半導体装置の製造工程を示
す断面図である。
【００３２】本実施形態においては、まず第１の実施形
態における図１に示す工程と同様の工程を行って、Ｐ型
半導体基板１のＤＭＯＳＦＥＴ形成領域ＲdmosにはＤＭ
ＯＳＦＥＴのＮ- 型ドレイン層２を形成し、ＰＮＰバイ
ポーラトランジスタ形成領域ＲbpnpにはＰＮＰバイポー
ラトランジスタの分離層３及びコレクタ層４を形成して
おく。
態における図１に示す工程と同様の工程を行って、Ｐ型
半導体基板１のＤＭＯＳＦＥＴ形成領域ＲdmosにはＤＭ
ＯＳＦＥＴのＮ- 型ドレイン層２を形成し、ＰＮＰバイ
ポーラトランジスタ形成領域ＲbpnpにはＰＮＰバイポー
ラトランジスタの分離層３及びコレクタ層４を形成して
おく。
【００３３】その後、図５に示す工程で、例えば９００
℃で酸化を行ない、半導体基板１の上に厚みが１５ｎｍ
程度のシリコン酸化膜を形成し、さらにシリコン酸化膜
の上に多結晶シリコン膜を堆積した後、多結晶シリコン
膜及びシリコン酸化膜をパターニングして、ＤＭＯＳＦ
ＥＴのゲート酸化膜８と多結晶シリコンゲート電極９と
を形成する。
℃で酸化を行ない、半導体基板１の上に厚みが１５ｎｍ
程度のシリコン酸化膜を形成し、さらにシリコン酸化膜
の上に多結晶シリコン膜を堆積した後、多結晶シリコン
膜及びシリコン酸化膜をパターニングして、ＤＭＯＳＦ
ＥＴのゲート酸化膜８と多結晶シリコンゲート電極９と
を形成する。
【００３４】次に、図６に示すように、例えばレジスト
膜１７及び多結晶シリコンゲート電極９をマスクとして
用い、ＤＭＯＳＦＥＴ形成領域Ｒdmosのドレイン層２で
囲まれる領域と、ＰＮＰバイポーラトランジスタ形成領
域Ｒbpnpのコレクタ層４で囲まれる領域に例えば燐イオ
ンを注入エネルギーが１２０ｋｅＶ，ドーズ量が１．５
×１０13ｃｍ-2程度の条件で注入した後、熱処理を行
う。
膜１７及び多結晶シリコンゲート電極９をマスクとして
用い、ＤＭＯＳＦＥＴ形成領域Ｒdmosのドレイン層２で
囲まれる領域と、ＰＮＰバイポーラトランジスタ形成領
域Ｒbpnpのコレクタ層４で囲まれる領域に例えば燐イオ
ンを注入エネルギーが１２０ｋｅＶ，ドーズ量が１．５
×１０13ｃｍ-2程度の条件で注入した後、熱処理を行
う。
【００３５】これにより、ＤＭＯＳＦＥＴのドレイン層
２で囲まれる領域にドレインオフセット層６が、バイポ
ーラトランジスタのコレクタ層４で囲まれる領域に真性
ベース層７がそれぞれ形成される。
２で囲まれる領域にドレインオフセット層６が、バイポ
ーラトランジスタのコレクタ層４で囲まれる領域に真性
ベース層７がそれぞれ形成される。
【００３６】以下、上述の第１の実施形態と同様の工程
を経て、ＤＭＯＳＦＥＴのボディ層、ソース層、ドレイ
ンコンタクト層、バイポーラトランジスタのエミッタ層
などが形成され、基本的に図４に示す半導体装置と同じ
構造を有する半導体装置が得られる。
を経て、ＤＭＯＳＦＥＴのボディ層、ソース層、ドレイ
ンコンタクト層、バイポーラトランジスタのエミッタ層
などが形成され、基本的に図４に示す半導体装置と同じ
構造を有する半導体装置が得られる。
【００３７】本実施形態によれば、基本的に上述の第１
の実施形態と同じ効果を得ることができる。
の実施形態と同じ効果を得ることができる。
【００３８】加えて、本実施形態では、ＤＭＯＳＦＥＴ
のドレインオフセット層６を形成する際に、すでに形成
されている多結晶シリコンゲート電極９をマスクの一部
として使用できる。したがって、ドレインオフセット層
６を多結晶シリコンゲート電極９に対してセルフアライ
ンで形成することができ、オン抵抗のばらつきの少な
い、安定した特性のＤＭＯＳＦＥＴを形成することがで
きる。また、この方法によりバイポーラトランジスタの
特性に影響を与えることはなく、製造に要するコストが
増大することはない。
のドレインオフセット層６を形成する際に、すでに形成
されている多結晶シリコンゲート電極９をマスクの一部
として使用できる。したがって、ドレインオフセット層
６を多結晶シリコンゲート電極９に対してセルフアライ
ンで形成することができ、オン抵抗のばらつきの少な
い、安定した特性のＤＭＯＳＦＥＴを形成することがで
きる。また、この方法によりバイポーラトランジスタの
特性に影響を与えることはなく、製造に要するコストが
増大することはない。
【００３９】なお、本実施形態においては、ＤＭＯＳＦ
ＥＴのドレインオフセット層６の形成後、ＤＭＯＳＦＥ
Ｔのボディ層（図示せず）を形成するようにしたが、先
にＤＭＯＳＦＥＴのボディ層を形成してもよい。
ＥＴのドレインオフセット層６の形成後、ＤＭＯＳＦＥ
Ｔのボディ層（図示せず）を形成するようにしたが、先
にＤＭＯＳＦＥＴのボディ層を形成してもよい。
【００４０】なお、本実施形態においては、ＤＭＯＳＦ
ＥＴのドレインコンタクト層（図示せず）も、ソース層
（図示せず）と同様に、多結晶シリコンゲート電極９に
対してセルフアラインで形成してもよい。
ＥＴのドレインコンタクト層（図示せず）も、ソース層
（図示せず）と同様に、多結晶シリコンゲート電極９に
対してセルフアラインで形成してもよい。
【００４１】（第３の実施形態） 次に、第３の実施形態について説明する。図７〜図１１
は、第３の実施形態における半導体装置の製造工程を示
す断面図である。
は、第３の実施形態における半導体装置の製造工程を示
す断面図である。
【００４２】まず、図７に示す工程では、比抵抗が例え
ば１０〜２０Ω・ｃｍの（１００）面を主面とするシリ
コン単結晶からなるＰ型半導体基板２０を準備する。こ
の半導体基板２０の主面には、ＤＭＯＳＦＥＴ形成領域
ＲdmosとＮＰＮバイポーラトランジスタ形成領域Ｒbnpn
とが設けられている。ここで、半導体基板２０の上に例
えばレジストマスク（図示せず）を形成し、これを用い
て、Ｐ型半導体基板２０のＤＭＯＳＦＥＴ形成領域Ｒdm
os、ＮＰＮバイポーラトランジスタ形成領域Ｒbnpnに、
例えば砒素イオンを注入エネルギーが４０ｋｅＶ，ドー
ズ量が５×１０14ｃｍ-2程度の条件で注入し、熱処理を
行うことにより、バイポーラトランジスタの埋め込みコ
レクタ層２１及びＤＭＯＳＦＥＴの埋め込みドレイン層
２２を形成する。
ば１０〜２０Ω・ｃｍの（１００）面を主面とするシリ
コン単結晶からなるＰ型半導体基板２０を準備する。こ
の半導体基板２０の主面には、ＤＭＯＳＦＥＴ形成領域
ＲdmosとＮＰＮバイポーラトランジスタ形成領域Ｒbnpn
とが設けられている。ここで、半導体基板２０の上に例
えばレジストマスク（図示せず）を形成し、これを用い
て、Ｐ型半導体基板２０のＤＭＯＳＦＥＴ形成領域Ｒdm
os、ＮＰＮバイポーラトランジスタ形成領域Ｒbnpnに、
例えば砒素イオンを注入エネルギーが４０ｋｅＶ，ドー
ズ量が５×１０14ｃｍ-2程度の条件で注入し、熱処理を
行うことにより、バイポーラトランジスタの埋め込みコ
レクタ層２１及びＤＭＯＳＦＥＴの埋め込みドレイン層
２２を形成する。
【００４３】次に、図８に示すように、例えば比抵抗が
１Ω・ｃｍ、厚さが２ミクロン程度のＮ型エピタキシャ
ル層２３を形成する。次に、レジストマスクを用いて
（図示せず）、例えばホウ素イオンを注入エネルギーが
１５０ｋｅＶ，ドーズ量が２×１０12ｃｍ-2程度の条件
で注入し、熱処理を行うことにより、素子分離のための
分離層２４を形成する。この分離層２４の形成により区
画されたＮ型エピタキシャル層２３内の領域が、ＤＭＯ
ＳＦＥＴのドレイン層２５及びバイポーラトランジスタ
のコレクタ層２６となる。
１Ω・ｃｍ、厚さが２ミクロン程度のＮ型エピタキシャ
ル層２３を形成する。次に、レジストマスクを用いて
（図示せず）、例えばホウ素イオンを注入エネルギーが
１５０ｋｅＶ，ドーズ量が２×１０12ｃｍ-2程度の条件
で注入し、熱処理を行うことにより、素子分離のための
分離層２４を形成する。この分離層２４の形成により区
画されたＮ型エピタキシャル層２３内の領域が、ＤＭＯ
ＳＦＥＴのドレイン層２５及びバイポーラトランジスタ
のコレクタ層２６となる。
【００４４】次に、図９に示す工程では、レジスト膜１
９をマスクとして用い、例えば燐イオンを注入エネルギ
ーが８０ｋｅＶ，ドーズ量が３×１０15ｃｍ-2程度の条
件で注入し、熱処理を行うことにより、ＮＰＮバイポー
ラトランジスタのコレクタウォール層２７及びＤＭＯＳ
ＦＥＴのドレインオフセット層２８をそれぞれ形成す
る。
９をマスクとして用い、例えば燐イオンを注入エネルギ
ーが８０ｋｅＶ，ドーズ量が３×１０15ｃｍ-2程度の条
件で注入し、熱処理を行うことにより、ＮＰＮバイポー
ラトランジスタのコレクタウォール層２７及びＤＭＯＳ
ＦＥＴのドレインオフセット層２８をそれぞれ形成す
る。
【００４５】次に、図１０に示す工程では、ＮＰＮバイ
ポーラトランジスタ形成領域Ｒbnpnのコレクタ層２６で
囲まれる領域に例えばホウ素イオンを注入エネルギーが
３０ｋｅＶ，ドーズ量が１．５×１０13ｃｍ-2程度の条
件で注入し、熱処理を行うことにより、ＮＰＮバイポー
ラトランジスタのコレクタ層２６で囲まれる領域に真性
ベース層２９を形成する。次に、例えば９００℃で酸化
を行ない、半導体基板２０の上に厚みが１５ｎｍ程度の
シリコン酸化膜を形成し、さらにその上に多結晶シリコ
ン膜を堆積した後、多結晶シリコン膜及びシリコン酸化
膜をパターニングして、ＤＭＯＳＦＥＴのゲート酸化膜
３０及び多結晶シリコンゲート電極３１を形成する。さ
らに、例えばＤＭＯＳＦＥＴのボディ形成領域を開口し
たレジスト膜３２及び多結晶シリコンゲート電極３１を
マスクとして用い、ＤＭＯＳＦＥＴのドレイン層２５で
囲まれる領域に、例えばボロンイオンを注入エネルギー
が１４０ｋｅＶ，ドーズ量が５×１０13ｃｍ-2程度の条
件で注入し、熱処理を行う。これにより、ＤＭＯＳＦＥ
Ｔのボディ層３３が形成される。
ポーラトランジスタ形成領域Ｒbnpnのコレクタ層２６で
囲まれる領域に例えばホウ素イオンを注入エネルギーが
３０ｋｅＶ，ドーズ量が１．５×１０13ｃｍ-2程度の条
件で注入し、熱処理を行うことにより、ＮＰＮバイポー
ラトランジスタのコレクタ層２６で囲まれる領域に真性
ベース層２９を形成する。次に、例えば９００℃で酸化
を行ない、半導体基板２０の上に厚みが１５ｎｍ程度の
シリコン酸化膜を形成し、さらにその上に多結晶シリコ
ン膜を堆積した後、多結晶シリコン膜及びシリコン酸化
膜をパターニングして、ＤＭＯＳＦＥＴのゲート酸化膜
３０及び多結晶シリコンゲート電極３１を形成する。さ
らに、例えばＤＭＯＳＦＥＴのボディ形成領域を開口し
たレジスト膜３２及び多結晶シリコンゲート電極３１を
マスクとして用い、ＤＭＯＳＦＥＴのドレイン層２５で
囲まれる領域に、例えばボロンイオンを注入エネルギー
が１４０ｋｅＶ，ドーズ量が５×１０13ｃｍ-2程度の条
件で注入し、熱処理を行う。これにより、ＤＭＯＳＦＥ
Ｔのボディ層３３が形成される。
【００４６】次に、図１１に示す工程では、レジスト膜
３４及び多結晶シリコンゲート電極３１をマスクとして
用い、ＤＭＯＳＦＥＴのボディ層３３で囲まれる領域
と、ＤＭＯＳＦＥＴのドレインオフセット層２８で囲ま
れる領域と、ＮＰＮバイポーラトランジスタの真性ベー
ス層２９で囲まれる領域と、ＮＰＮバイポーラトランジ
スタのコレクタウォール層２７で囲まれる領域に、例え
ば砒素イオンを注入エネルギーが４０ｋｅＶ，ドーズ量
が１×１０16ｃｍ-2程度の条件で注入し、熱処理を行
う。
３４及び多結晶シリコンゲート電極３１をマスクとして
用い、ＤＭＯＳＦＥＴのボディ層３３で囲まれる領域
と、ＤＭＯＳＦＥＴのドレインオフセット層２８で囲ま
れる領域と、ＮＰＮバイポーラトランジスタの真性ベー
ス層２９で囲まれる領域と、ＮＰＮバイポーラトランジ
スタのコレクタウォール層２７で囲まれる領域に、例え
ば砒素イオンを注入エネルギーが４０ｋｅＶ，ドーズ量
が１×１０16ｃｍ-2程度の条件で注入し、熱処理を行
う。
【００４７】これにより、ＤＭＯＳＦＥＴのボディ層３
３で囲まれる領域にはソース層３５が、ＤＭＯＳＦＥＴ
のドレインオフセット層２８で囲まれる領域にはドレイ
ンコンタクト層３６が、ＮＰＮバイポーラトランジスタ
の真性ベース層２９で囲まれる領域にはエミッタ層３７
が、ＮＰＮバイポーラトランジスタのコレクタウォール
層２７で囲まれる領域にはコレクタコンタクト層３８が
それぞれ形成される。
３で囲まれる領域にはソース層３５が、ＤＭＯＳＦＥＴ
のドレインオフセット層２８で囲まれる領域にはドレイ
ンコンタクト層３６が、ＮＰＮバイポーラトランジスタ
の真性ベース層２９で囲まれる領域にはエミッタ層３７
が、ＮＰＮバイポーラトランジスタのコレクタウォール
層２７で囲まれる領域にはコレクタコンタクト層３８が
それぞれ形成される。
【００４８】さらに、本実施形態の図面には記載してい
ないが、この後、ＤＭＯＳＦＥＴのボディ層２５で囲ま
れる領域（図示せず）及びＮＰＮバイポーラトランジス
タの真性ベース層２９で囲まれる領域（図示せず）に、
例えばＢＦ2 イオンを４０ｋｅＶ、ドーズ量が３×１０
15ｃｍ-2程度の条件で注入した後、熱処理を行う。これ
により、図示しないが、ＤＭＯＳＦＥＴのボディ層２５
で囲まれる領域にはボディコンタクト層が、バイポーラ
トランジスタの真性ベース層２９で囲まれる領域にはベ
ースコンタクト層がそれぞれ形成される。
ないが、この後、ＤＭＯＳＦＥＴのボディ層２５で囲ま
れる領域（図示せず）及びＮＰＮバイポーラトランジス
タの真性ベース層２９で囲まれる領域（図示せず）に、
例えばＢＦ2 イオンを４０ｋｅＶ、ドーズ量が３×１０
15ｃｍ-2程度の条件で注入した後、熱処理を行う。これ
により、図示しないが、ＤＭＯＳＦＥＴのボディ層２５
で囲まれる領域にはボディコンタクト層が、バイポーラ
トランジスタの真性ベース層２９で囲まれる領域にはベ
ースコンタクト層がそれぞれ形成される。
【００４９】さらに、本実施形態の図面には記載してい
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
ないが、この後、層間絶縁膜として例えば減圧ＣＶＤ法
を用いてＮＳＧ膜を８００ｎｍ程度形成し、その後、例
えばレジスト膜をマスクとして、ＮＳＧ膜をドライエッ
チングにてエッチングし、コンタクトホールを形成す
る。最後に、例えば金属配線として、スパッタリング法
によりＡｌ膜を形成し、その後、例えばレジスト膜をマ
スクとしてＡｌ膜をエッチングして、Ａｌ配線を形成す
ればこの半導体装置が完成する。
【００５０】本実施形態によれば、上記第１の実施形態
と同様に、ドレイン耐圧が高くかつドレイン抵抗の低い
ＤＭＯＳＦＥＴを得ることができる。加えて、本実施形
態では、ＮＰＮバイポーラトランジスタに埋め込みコレ
クタ層２１が設けられていて、この埋め込みコレクタ層
２１にコレクタウォール層２７が接しているので、動作
特性のよい縦型バイポーラトランジスタが得られる。そ
して、ＮＰＮバイポーラトランジスタを形成する際に必
要となるコレクタウォール層２７の形成と同時にＤＭＯ
ＳＦＥＴのオン抵抗を低減するためのドレインオフセッ
ト層２８を形成するので、ドレインオフセット層を形成
するための工程を別途設ける必要がなく、工程数の低減
により、製造コストを低減することができる。しかも、
この方法によりバイポーラトランジスタの特性に影響を
与えることはない。
と同様に、ドレイン耐圧が高くかつドレイン抵抗の低い
ＤＭＯＳＦＥＴを得ることができる。加えて、本実施形
態では、ＮＰＮバイポーラトランジスタに埋め込みコレ
クタ層２１が設けられていて、この埋め込みコレクタ層
２１にコレクタウォール層２７が接しているので、動作
特性のよい縦型バイポーラトランジスタが得られる。そ
して、ＮＰＮバイポーラトランジスタを形成する際に必
要となるコレクタウォール層２７の形成と同時にＤＭＯ
ＳＦＥＴのオン抵抗を低減するためのドレインオフセッ
ト層２８を形成するので、ドレインオフセット層を形成
するための工程を別途設ける必要がなく、工程数の低減
により、製造コストを低減することができる。しかも、
この方法によりバイポーラトランジスタの特性に影響を
与えることはない。
【００５１】なお、本実施形態においては、ＤＭＯＳＦ
ＥＴのドレインオフセット層２８は多結晶シリコンゲー
ト電極３１と接していないが、これは要求される耐圧に
よるものであり、接していてもよい。その場合、ＤＭＯ
ＳＦＥＴのドレインコンタクト層３６も、ソース層３５
と同様に、多結晶シリコンゲート電極３１に対してセル
フアラインで形成してもよい。
ＥＴのドレインオフセット層２８は多結晶シリコンゲー
ト電極３１と接していないが、これは要求される耐圧に
よるものであり、接していてもよい。その場合、ＤＭＯ
ＳＦＥＴのドレインコンタクト層３６も、ソース層３５
と同様に、多結晶シリコンゲート電極３１に対してセル
フアラインで形成してもよい。
【００５２】なお、本実施形態においては、ドレインコ
ンタクト層３６及びコレクタコンタクト層３８を形成し
たが、これらは形成しなくてもよい。
ンタクト層３６及びコレクタコンタクト層３８を形成し
たが、これらは形成しなくてもよい。
【００５３】また、本実施形態においては、ＤＭＯＳＦ
ＥＴの埋め込みドレイン層２２を形成したが、これはな
くてもよい。
ＥＴの埋め込みドレイン層２２を形成したが、これはな
くてもよい。
【００５４】さらに、本実施形態においては、ＤＭＯＳ
ＦＥＴのボディコンタクト層及びバイポーラトランジス
タのベースコンタクト層を形成したが、これらはなくて
もよい。
ＦＥＴのボディコンタクト層及びバイポーラトランジス
タのベースコンタクト層を形成したが、これらはなくて
もよい。
【００５５】なお、本実施形態においては、バイポーラ
トランジスタの真性ベース層２９の形成後にゲート酸化
膜及びゲート電極からなる絶縁ゲートを形成したが、先
に絶縁ゲートを形成してもよい。
トランジスタの真性ベース層２９の形成後にゲート酸化
膜及びゲート電極からなる絶縁ゲートを形成したが、先
に絶縁ゲートを形成してもよい。
【００５６】なお、本実施形態においては、分離層２４
の形成後にバイポーラトランジスタのコレクタウォール
層２７及びＤＭＯＳＦＥＴのドレインオフセット層２８
を形成したが、先にバイポーラトランジスタのコレクタ
ウォール層２７及びＤＭＯＳＦＥＴのドレインオフセッ
ト層２８を形成してもよい。
の形成後にバイポーラトランジスタのコレクタウォール
層２７及びＤＭＯＳＦＥＴのドレインオフセット層２８
を形成したが、先にバイポーラトランジスタのコレクタ
ウォール層２７及びＤＭＯＳＦＥＴのドレインオフセッ
ト層２８を形成してもよい。
【００５７】ここで、上記各実施形態における各層の不
純物濃度の具体的な好ましい範囲について説明する。
純物濃度の具体的な好ましい範囲について説明する。
【００５８】ＤＭＯＳＦＥＴにおいて、Ｎ- 型ドレイン
層は５×１０14〜５×１０16ｃｍ-3程度、Ｎ- 型ドレイ
ンオフセット層は１×１０16〜１×１０20ｃｍ-3程度の
濃度の不純物を有していることが好ましく、Ｎ+ 型ドレ
インコンタクト層はドレインコンタクト層内の濃度以上
の不純物を有していることが好ましい。
層は５×１０14〜５×１０16ｃｍ-3程度、Ｎ- 型ドレイ
ンオフセット層は１×１０16〜１×１０20ｃｍ-3程度の
濃度の不純物を有していることが好ましく、Ｎ+ 型ドレ
インコンタクト層はドレインコンタクト層内の濃度以上
の不純物を有していることが好ましい。
【００５９】ＰＮＰバイポーラトランジスタにおいて、
コレクタ層は５×１０14〜５×１０16ｃｍ-3程度、真性
ベース層は１×１０16〜１×１０20ｃｍ-3程度の濃度の
不純物をそれぞれ有していることが好ましい。
コレクタ層は５×１０14〜５×１０16ｃｍ-3程度、真性
ベース層は１×１０16〜１×１０20ｃｍ-3程度の濃度の
不純物をそれぞれ有していることが好ましい。
【００６０】ＮＰＮバイポーラトランジスタにおいて、
Ｎ型エピタキシャル層内のコレクタ層は５×１０14〜５
×１０16ｃｍ-3程度、コレクタウォール層は、１×１０
16〜１×１０20ｃｍ-3程度の濃度の不純物をそれぞれ有
していることが好ましい。
Ｎ型エピタキシャル層内のコレクタ層は５×１０14〜５
×１０16ｃｍ-3程度、コレクタウォール層は、１×１０
16〜１×１０20ｃｍ-3程度の濃度の不純物をそれぞれ有
していることが好ましい。
【００６１】以上のような範囲の濃度の不純物を有して
いることにより、上記各実施形態の効果を有効に発揮す
ることができる。
いることにより、上記各実施形態の効果を有効に発揮す
ることができる。
【００６２】（その他の実施形態） 上記第１、第２の実施形態においては、ＤＭＯＳＦＥＴ
のうち、特にＮチャネルＤＭＯＳＦＥＴを例にとり、ま
た、バイポーラトランジスタのうち、特にＰＮＰトラン
ジスタを例にとって説明したが、ＤＭＯＳＦＥＴにおい
てはチャネルの極性はＰチャネルでもよく、バイポーラ
トランジスタについてはＮＰＮトランジスタについても
同様に適用することができる。また、第１の実施形態に
おけるＤＭＯＳＦＥＴのドレイン層をＮ- 型ドレイン層
２や、バイポーラトランジスタの分離層３を、Ｎ- 型エ
ピタキシャル成長層で形成してもよい。
のうち、特にＮチャネルＤＭＯＳＦＥＴを例にとり、ま
た、バイポーラトランジスタのうち、特にＰＮＰトラン
ジスタを例にとって説明したが、ＤＭＯＳＦＥＴにおい
てはチャネルの極性はＰチャネルでもよく、バイポーラ
トランジスタについてはＮＰＮトランジスタについても
同様に適用することができる。また、第１の実施形態に
おけるＤＭＯＳＦＥＴのドレイン層をＮ- 型ドレイン層
２や、バイポーラトランジスタの分離層３を、Ｎ- 型エ
ピタキシャル成長層で形成してもよい。
【００６３】なお、上記第１、第２の実施形態において
は、バイポーラトランジスタにベースコンタクト層及び
コレクタコンタクト層を形成していないが、それぞれＤ
ＭＯＳＦＥＴのソース層及びバイポーラトランジスタの
エミッタ層と同時に形成してもよい。
は、バイポーラトランジスタにベースコンタクト層及び
コレクタコンタクト層を形成していないが、それぞれＤ
ＭＯＳＦＥＴのソース層及びバイポーラトランジスタの
エミッタ層と同時に形成してもよい。
【００６４】なお、上記第１、第２の実施形態において
は、ＤＭＯＳＦＥＴにボディコンタクト層を形成してい
ないが、バイポーラトランジスタのエミッタ層と同時に
形成してもよい。
は、ＤＭＯＳＦＥＴにボディコンタクト層を形成してい
ないが、バイポーラトランジスタのエミッタ層と同時に
形成してもよい。
【００６５】なお、上記第３の実施形態においては、Ｄ
ＭＯＳＦＥＴのうち、特にＮチャネルＤＭＯＳＦＥＴを
例にとり、また、バイポーラトランジスタのうち、特に
ＮＰＮトランジスタを例にとって説明したが、ＤＭＯＳ
ＦＥＴにおいてはチャネルの極性はＰチャネルでもよ
く、バイポーラトランジスタについてはＰＮＰトランジ
スタについても同様に適用することができる。
ＭＯＳＦＥＴのうち、特にＮチャネルＤＭＯＳＦＥＴを
例にとり、また、バイポーラトランジスタのうち、特に
ＮＰＮトランジスタを例にとって説明したが、ＤＭＯＳ
ＦＥＴにおいてはチャネルの極性はＰチャネルでもよ
く、バイポーラトランジスタについてはＰＮＰトランジ
スタについても同様に適用することができる。
【００６６】また、第３の実施形態におけるＤＭＯＳＦ
ＥＴのドレイン層２５及びバイポーラトランジスタのコ
レクタ層２６はＮ- 型エピタキシャル成長層により形成
されているが、これは通常の拡散層で形成されていても
よい。
ＥＴのドレイン層２５及びバイポーラトランジスタのコ
レクタ層２６はＮ- 型エピタキシャル成長層により形成
されているが、これは通常の拡散層で形成されていても
よい。
【００６７】
【発明の効果】本発明の半導体装置によれば、半導体基
板上に少なくとも１つのＤＭＯＳＦＥＴとバイポーラト
ランジスタを搭載した半導体装置において、ＤＭＯＳＦ
ＥＴのドレインオフセット層とバイポーラトランジスタ
のベース層とを同時に導入された不純物を有する構造と
したので、工程数の低減を図りながら、ＤＭＯＳＦＥＴ
のオン抵抗を低減することができる。
板上に少なくとも１つのＤＭＯＳＦＥＴとバイポーラト
ランジスタを搭載した半導体装置において、ＤＭＯＳＦ
ＥＴのドレインオフセット層とバイポーラトランジスタ
のベース層とを同時に導入された不純物を有する構造と
したので、工程数の低減を図りながら、ＤＭＯＳＦＥＴ
のオン抵抗を低減することができる。
【００６８】本発明の半導体装置の製造方法によれば、
半導体基板上にＤＭＯＳＦＥＴとバイポーラトランジス
タを搭載した半導体装置の製造方法において、ＤＭＯＳ
ＦＥＴのドレイン層で囲まれる領域とバイポーラトラン
ジスタのコレクタ層で囲まれる領域とに第１導電型不純
物を導入して、ＤＭＯＳＦＥＴのドレインオフセット層
とバイポーラトランジスタのベース層とを同時に形成す
る工程を設けているため、ドレインオフセット層のみを
形成する工程を別途設けることなく、オン抵抗の小さい
ＤＭＯＳＦＥＴを搭載した半導体装置の形成を図ること
ができる。
半導体基板上にＤＭＯＳＦＥＴとバイポーラトランジス
タを搭載した半導体装置の製造方法において、ＤＭＯＳ
ＦＥＴのドレイン層で囲まれる領域とバイポーラトラン
ジスタのコレクタ層で囲まれる領域とに第１導電型不純
物を導入して、ＤＭＯＳＦＥＴのドレインオフセット層
とバイポーラトランジスタのベース層とを同時に形成す
る工程を設けているため、ドレインオフセット層のみを
形成する工程を別途設けることなく、オン抵抗の小さい
ＤＭＯＳＦＥＴを搭載した半導体装置の形成を図ること
ができる。
【図１】第１の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴのドレイン層とＰＮＰバイポーラ
トランジスタの分離層及びコレクタ層とを形成するまで
の工程を示す断面図である。
のうちＤＭＯＳＦＥＴのドレイン層とＰＮＰバイポーラ
トランジスタの分離層及びコレクタ層とを形成するまで
の工程を示す断面図である。
【図２】第１の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴのドレインオフセット層とＰＮＰ
バイポーラトランジスタの真性ベース層とを形成するま
での工程を示す断面図である。
のうちＤＭＯＳＦＥＴのドレインオフセット層とＰＮＰ
バイポーラトランジスタの真性ベース層とを形成するま
での工程を示す断面図である。
【図３】第１の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴの絶縁ゲート及びボディ層を形成
するまでの工程を示す断面図である。
のうちＤＭＯＳＦＥＴの絶縁ゲート及びボディ層を形成
するまでの工程を示す断面図である。
【図４】第１の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴのソース層及びドレインコンタク
ト層とＰＮＰバイポーラトランジスタのエミッタ層とを
形成するまでの工程を示す断面図である。
のうちＤＭＯＳＦＥＴのソース層及びドレインコンタク
ト層とＰＮＰバイポーラトランジスタのエミッタ層とを
形成するまでの工程を示す断面図である。
【図５】第２の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴの絶縁ゲート及びドレイン層とＮ
Ｐバイポーラトランジスタの分離層及びコレクタ層とを
形成するまでの工程を示す断面図である。
のうちＤＭＯＳＦＥＴの絶縁ゲート及びドレイン層とＮ
Ｐバイポーラトランジスタの分離層及びコレクタ層とを
形成するまでの工程を示す断面図である。
【図６】第２の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴのドレインコンタクト層とＮＰバ
イポーラトランジスタの真性ベース層とを形成するまで
の工程を示す断面図である。
のうちＤＭＯＳＦＥＴのドレインコンタクト層とＮＰバ
イポーラトランジスタの真性ベース層とを形成するまで
の工程を示す断面図である。
【図７】第３の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴの埋め込みドレイン層とＮＰＮバ
イポーラトランジスタの埋め込みコレクタ層とを形成す
るまでの工程を示す断面図である。
のうちＤＭＯＳＦＥＴの埋め込みドレイン層とＮＰＮバ
イポーラトランジスタの埋め込みコレクタ層とを形成す
るまでの工程を示す断面図である。
【図８】第３の実施形態における半導体装置の製造工程
のうちＮ型エピタキシャル層と分離層とを形成するまで
の工程を示す断面図である。
のうちＮ型エピタキシャル層と分離層とを形成するまで
の工程を示す断面図である。
【図９】第３の実施形態における半導体装置の製造工程
のうちＤＭＯＳＦＥＴのドレインオフセット層とＮＰＮ
バイポーラトランジスタのコレクタウォール層とを形成
するまでの工程を示す断面図である。
のうちＤＭＯＳＦＥＴのドレインオフセット層とＮＰＮ
バイポーラトランジスタのコレクタウォール層とを形成
するまでの工程を示す断面図である。
【図１０】第３の実施形態における半導体装置の製造工
程のうちＤＭＯＳＦＥＴの絶縁ゲート及びボディ層とＮ
ＰＮバイポーラトランジスタの真性ベース層とを形成す
るまでの工程を示す断面図である。
程のうちＤＭＯＳＦＥＴの絶縁ゲート及びボディ層とＮ
ＰＮバイポーラトランジスタの真性ベース層とを形成す
るまでの工程を示す断面図である。
【図１１】第３の実施形態における半導体装置の製造工
程のうちＤＭＯＳＦＥＴのソース層及びドレインコンタ
クト層とＮＰＮバイポーラトランジスタのエミッタ層及
びコレクタコンタクト層とを形成するまでの工程を示す
断面図である。
程のうちＤＭＯＳＦＥＴのソース層及びドレインコンタ
クト層とＮＰＮバイポーラトランジスタのエミッタ層及
びコレクタコンタクト層とを形成するまでの工程を示す
断面図である。
【図１２】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
１ Ｐ型半導体基板 ２ ドレイン層 ３ 分離層 ４ コレクタ層 ５ レジスト膜 ６ ドレインオフセット層 ７ 真性ベース層 ８ ゲート酸化膜 ９ 多結晶シリコンゲート電極 １０ レジスト膜 １１ ボディ層 １２ ソース層 １３ ドレインコンタクト層 １４ エミッタ層 １７ レジスト膜 １９ レジスト膜 ２０ Ｐ型半導体基板 ２１ 埋め込みコレクタ層 ２２ 埋め込みドレイン層 ２３ エピタキシャル層 ２４ 分離層 ２５ ドレイン層 ２６ コレクタ層 ２７ コレクタウォール層 ２８ ドレインオフセット層 ２９ 真性ベース層 ３０ ゲート酸化膜 ３１ 多結晶シリコンゲート電極 ３２ レジスト膜 ３３ ボディ層 ３４ レジスト膜 ３５ ソース層 ３６ ドレインコンタクト層 ３７ エミッタ層 ３８ コレクタコンタクト層 Ｒdmos ＤＭＯＳＦＥＴ形成領域 Ｒbpnp ＰＮＰバイポーラトランジスタ形成領域 Ｒbnpn ＮＰＮバイポーラトランジスタ形成領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−176640（ＪＰ，Ａ) 特開 昭60−137055（ＪＰ，Ａ) 特開 平４−17364（ＪＰ，Ａ) 特開 平５−198757（ＪＰ，Ａ) 特開 昭62−247558（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8248 - 21/8249 H01L 27/06
Claims (4)
- 【請求項１】 半導体基板上に少なくとも１つのＤＭＯ
ＳＦＥＴとバイポーラトランジスタとを搭載した半導体
装置において、 上記ＤＭＯＳＦＥＴは、 上記半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、 少なくとも上記ゲート電極の下方の領域を含む上記半導
体基板内の領域に形成され低濃度の第１導電型不純物を
含むドレイン層と、 上記ゲート電極の一方の側方に位置する上記半導体基板
内の領域に形成され高濃度の第１導電型不純物を含むソ
ース層と、 上記ドレイン領域で囲まれる領域内で上記ゲート電極の
他方の側方に位置しかつ上記ゲート電極とは離れた領域
に形成され上記ドレイン層よりも高濃度の第１導電型不
純物を含むドレインオフセット層と、 上記ドレインオフセット層で囲まれる領域に形成され上
記ドレインオフセット層よりも高濃度の第１導電型不純
物を含むドレインコンタクト層と、 上記ソース層を囲み上記半導体基板の表面付近の領域で
上記ゲート電極の下方領域の一部にまで達し、かつ上記
ドレインコンタクト層とは上記ドレイン層を挟んで所定
距離だけ離れるように形成されたしきい値制御レベルの
第２導電型不純物を含むボディ層とを備え、 上記バイポーラトランジスタは、 第２導電型不純物を含むコレクタ層と、 上記コレクタ層で囲まれる領域に形成され第１導電型不
純物を含むベース層と、 上記ベース層で囲まれる領域に形成され第２導電型不純
物を含むエミッタ層とを備えていて、 上記ＤＭＯＳＦＥＴのドレインオフセット層と上記バイ
ポーラトランジスタのベース層とは、同時に導入された
第１導電型不純物を含み、その拡散深さは上記ＤＭＯＳ
ＦＥＴのソース層の拡散深さよりも深いことを特徴とす
る半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記ＤＭＯＳＦＥＴのドレイン層における第１導電型不
純物の濃度は、５×１０14〜５×１０16ｃｍ-3であるこ
とを特徴とする半導体装置。 - 【請求項３】 ＤＭＯＳＦＥＴ形成領域とバイポーラト
ランジスタ形成領域とを有する半導体基板を形成する第
１の工程と、 上記ＤＭＯＳＦＥＴ形成領域に第１導電型不純物を導入
して上記ＤＭＯＳＦＥＴのドレイン層を形成する第２の
工程と、 上記バイポーラトランジスタ形成領域に第２導電型不純
物を導入して上記バイポーラトランジスタのコレクタ層
を形成する第３の工程と、 上記ＤＭＯＳＦＥＴの上記ドレイン層で囲まれる領域と
上記バイポーラトランジスタの上記コレクタ層で囲まれ
る領域とに第１導電型不純物を導入し、次いで熱処理を
行ない、上記ＤＭＯＳＦＥＴのドレインオフセット層と
上記バイポーラトランジスタのベース層とを同時に形成
する第４の工程と、 上記第４の工程の後に、上記半導体基板を酸化して上記
ＤＭＯＳＦＥＴ形成領域にゲート絶縁膜を形成し、次い
で上記ゲート絶縁膜の上で上記ドレインオフセット層と
は離れた領域にゲート電極を形成する第５の工程と、 上記ゲート電極の一方の側方に位置しかつ上記ドレイン
層で囲まれる領域に第２導電型不純物を導入して、上記
ゲート絶縁膜の下方領域の一部にまで達する上記ＤＭＯ
ＳＦＥＴのボディ層を形成する第６の工程と、 上記ＤＭＯＳＦＥＴ形成領域において、上記ドレインオ
フセット層で囲まれる領域に第１導電型のドレインコン
タクト層と、上記ボディ層で囲まれる第１導電型のソー
ス層とを形成する第７の工程と、 上記バイポーラトランジスタ形成領域において上記ベー
ス層で囲まれる第２導電型のエミッタ層を形成する第８
の工程とを備え、 上記ＤＭＯＳＦＥＴのドレインオフセット層と上記バイ
ポーラトランジスタのベース層とは、上記ＤＭＯＳＦＥ
Ｔのドレイン層よりも高濃度でかつドレインコンタクト
層よりも低濃度の不純物を含み、その拡散深さは上記Ｄ
ＭＯＳＦＥＴのソース層の拡散深さよりも深いことを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記ＤＭＯＳＦＥＴのドレイン層における第１導電型不
純物の濃度は、５×１０14〜５×１０16ｃｍ-3であるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30029596A JP3300238B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30029596A JP3300238B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144811A JPH10144811A (ja) | 1998-05-29 |
| JP3300238B2 true JP3300238B2 (ja) | 2002-07-08 |
Family
ID=17883073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30029596A Expired - Fee Related JP3300238B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300238B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6679908B2 (ja) | 2015-12-11 | 2020-04-15 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-11-12 JP JP30029596A patent/JP3300238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10144811A (ja) | 1998-05-29 |
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