JPH11219323A - データパス故障検出方法及び情報処理装置 - Google Patents
データパス故障検出方法及び情報処理装置Info
- Publication number
- JPH11219323A JPH11219323A JP10020621A JP2062198A JPH11219323A JP H11219323 A JPH11219323 A JP H11219323A JP 10020621 A JP10020621 A JP 10020621A JP 2062198 A JP2062198 A JP 2062198A JP H11219323 A JPH11219323 A JP H11219323A
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Abstract
(57)【要約】
【課題】 プロセッサと対象制御装置双方にパリティ機
能を必要とせず、一定間隔でプロセッサ内のソフトウェ
アが対象制御装置内のレジスタにデータを書き込み、読
み出しして、常時データパスの故障を検出できるデータ
パスの故障検出方法及び情報処理装置を提供すること。 【解決手段】 データパスの故障を検出するデータパス
故障検出方法において、データパスの両端に備えられた
第１及び第２のレジスタに同一のデータを書き込む段階
と、第１及び第２のレジスタに格納されたデータを比較
する段階とを含むことを特徴とするデータパス故障検出
方法を提供する。更に、本方法に基づいて動作するデー
タパス故障検出プログラム及び情報処理装置を提供す
る。
能を必要とせず、一定間隔でプロセッサ内のソフトウェ
アが対象制御装置内のレジスタにデータを書き込み、読
み出しして、常時データパスの故障を検出できるデータ
パスの故障検出方法及び情報処理装置を提供すること。 【解決手段】 データパスの故障を検出するデータパス
故障検出方法において、データパスの両端に備えられた
第１及び第２のレジスタに同一のデータを書き込む段階
と、第１及び第２のレジスタに格納されたデータを比較
する段階とを含むことを特徴とするデータパス故障検出
方法を提供する。更に、本方法に基づいて動作するデー
タパス故障検出プログラム及び情報処理装置を提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置にお
けるハードウェア故障の検出に関し、特に、プロセッサ
と、プロセッサに制御される対象の装置（以下、制御対
象装置と記す）間のデータパスの故障検出に関する。
けるハードウェア故障の検出に関し、特に、プロセッサ
と、プロセッサに制御される対象の装置（以下、制御対
象装置と記す）間のデータパスの故障検出に関する。
【０００２】
【従来の技術】プロセッサと制御対象装置間のデータパ
スにおける従来の故障検出には、パリティチェックによ
る故障検出と、初期診断による故障検出がある。
スにおける従来の故障検出には、パリティチェックによ
る故障検出と、初期診断による故障検出がある。
【０００３】パリティチェックによる故障検出では、プ
ロセッサと制御対象装置間でパリティチェックを行うこ
とにより、データパスの故障検出を行う。従って、パリ
ティ生成回路、パリティ比較回路、パリティ信号のパス
が必要である。
ロセッサと制御対象装置間でパリティチェックを行うこ
とにより、データパスの故障検出を行う。従って、パリ
ティ生成回路、パリティ比較回路、パリティ信号のパス
が必要である。
【０００４】図３は、パリティチェックによりデータパ
スの故障診断を行う情報処理装置の一例である。プロセ
ッサ６と制御対象装置７との間の接続には、データ信号
線２５とパリティ信号線２６が必要となる。これはデー
タ信号１バイト（８ビット）に対して１ビットのパリテ
ィ信号が必要なためである。例えば、データが４バイト
の場合はパリティ信号を４本、８バイトの場合はパリテ
ィ信号を８本、データ信号とは別に必要とする。
スの故障診断を行う情報処理装置の一例である。プロセ
ッサ６と制御対象装置７との間の接続には、データ信号
線２５とパリティ信号線２６が必要となる。これはデー
タ信号１バイト（８ビット）に対して１ビットのパリテ
ィ信号が必要なためである。例えば、データが４バイト
の場合はパリティ信号を４本、８バイトの場合はパリテ
ィ信号を８本、データ信号とは別に必要とする。
【０００５】一方、初期診断による故障検出では、情報
処理装置の初期診断動作時にテストプログラムを実行し
てデータの書き込み／読み出し動作を行うことにより、
データパスの故障検出を行う。
処理装置の初期診断動作時にテストプログラムを実行し
てデータの書き込み／読み出し動作を行うことにより、
データパスの故障検出を行う。
【０００６】
【発明が解決しようとする課題】パリティチェックによ
る故障検出では、プロセッサを内蔵する集積回路と制御
対象装置の両方の入出力ピン数がパリティ信号に必要な
分多くなってしまうという欠点がある。また、パリティ
機能の実現にはパリティ生成回路とパリティ比較回路が
必要となり、その分回路が複雑になるという欠点があ
る。
る故障検出では、プロセッサを内蔵する集積回路と制御
対象装置の両方の入出力ピン数がパリティ信号に必要な
分多くなってしまうという欠点がある。また、パリティ
機能の実現にはパリティ生成回路とパリティ比較回路が
必要となり、その分回路が複雑になるという欠点があ
る。
【０００７】一方、初期診断による故障検出は装置の初
期診断時に行われるが、情報処理装置が通常動作に移行
した後は故障検出を実行できないという欠点がある。
期診断時に行われるが、情報処理装置が通常動作に移行
した後は故障検出を実行できないという欠点がある。
【０００８】本発明が解決しようとする課題は、プロセ
ッサと対象制御装置双方にパリティ機能を必要とせず、
一定間隔でプロセッサ内のソフトウェアが対象制御装置
内のレジスタにデータを書き込み、読み出しして、常時
データパスの故障を検出できるデータパスの故障検出方
法及び情報処理装置を提供することである。
ッサと対象制御装置双方にパリティ機能を必要とせず、
一定間隔でプロセッサ内のソフトウェアが対象制御装置
内のレジスタにデータを書き込み、読み出しして、常時
データパスの故障を検出できるデータパスの故障検出方
法及び情報処理装置を提供することである。
【０００９】
【課題を解決するための手段】前述の課題を解決するた
め、本発明は、データパスの故障を検出するデータパス
故障検出方法において、データパスの両端に備えられた
第１及び第２のレジスタに同一のデータを書き込む段階
と、第１及び第２のレジスタに格納されたデータを比較
する段階とを含むことを特徴とするデータパス故障検出
方法を提供する。
め、本発明は、データパスの故障を検出するデータパス
故障検出方法において、データパスの両端に備えられた
第１及び第２のレジスタに同一のデータを書き込む段階
と、第１及び第２のレジスタに格納されたデータを比較
する段階とを含むことを特徴とするデータパス故障検出
方法を提供する。
【００１０】本発明のデータパス故障検出方法をより具
体的に述べると、情報処理装置のプロセッサ及び制御対
象装置を接続するデータパスの故障を検出するデータパ
ス故障検出方法において、データパスを介して、データ
パスの制御対象装置側に備えられた第１のレジスタにデ
ータを書き込むと共に、データパスのプロセッサ側に備
えられた第２のレジスタに同一のデータを書き込む段階
と、プロセッサが、第１のレジスタに格納された第１の
データをデータパスを介して読み出すと共に、第２のレ
ジスタに格納された第２のデータを読み出す段階と、プ
ロセッサが第１及び第２のデータを比較する段階とを含
むことを特徴とするデータパス故障検出方法である。
体的に述べると、情報処理装置のプロセッサ及び制御対
象装置を接続するデータパスの故障を検出するデータパ
ス故障検出方法において、データパスを介して、データ
パスの制御対象装置側に備えられた第１のレジスタにデ
ータを書き込むと共に、データパスのプロセッサ側に備
えられた第２のレジスタに同一のデータを書き込む段階
と、プロセッサが、第１のレジスタに格納された第１の
データをデータパスを介して読み出すと共に、第２のレ
ジスタに格納された第２のデータを読み出す段階と、プ
ロセッサが第１及び第２のデータを比較する段階とを含
むことを特徴とするデータパス故障検出方法である。
【００１１】本発明のデータパス故障検出方法は、デー
タパス故障検出プログラムとして実行可能である。よっ
て、本発明は、情報処理装置のプロセッサ及び制御対象
装置を接続するデータパスの故障を検出するデータパス
故障検出プログラムを記録した記録媒体において、制御
対象装置に備えられた第１のレジスタにデータを書き込
むと共に、プロセッサ側に備えられた第２のレジスタに
同一のデータを書き込むデータ書き込み処理と、プロセ
ッサが、第１のレジスタに格納された第１のデータをデ
ータパスを介して読み出すと共に、第２のレジスタに格
納された第２のデータを読み出すデータ読み出し処理
と、プロセッサが、第１及び第２のデータを比較するデ
ータ比較処理とを情報処理装置に実行させることを特徴
とするデータパス故障検出プログラムを記録した機械読
み取り可能な記録媒体を提供する。この場合、データパ
ス故障検出プログラムは、予め定められた時間毎に、デ
ータ書き込み処理、データ読み出し処理及びデータ比較
処理を繰り返すことによりデータパスの故障を常に監視
することが可能となる。
タパス故障検出プログラムとして実行可能である。よっ
て、本発明は、情報処理装置のプロセッサ及び制御対象
装置を接続するデータパスの故障を検出するデータパス
故障検出プログラムを記録した記録媒体において、制御
対象装置に備えられた第１のレジスタにデータを書き込
むと共に、プロセッサ側に備えられた第２のレジスタに
同一のデータを書き込むデータ書き込み処理と、プロセ
ッサが、第１のレジスタに格納された第１のデータをデ
ータパスを介して読み出すと共に、第２のレジスタに格
納された第２のデータを読み出すデータ読み出し処理
と、プロセッサが、第１及び第２のデータを比較するデ
ータ比較処理とを情報処理装置に実行させることを特徴
とするデータパス故障検出プログラムを記録した機械読
み取り可能な記録媒体を提供する。この場合、データパ
ス故障検出プログラムは、予め定められた時間毎に、デ
ータ書き込み処理、データ読み出し処理及びデータ比較
処理を繰り返すことによりデータパスの故障を常に監視
することが可能となる。
【００１２】本発明のデータパス故障動作検出方法を実
行する情報処理装置は、内部にデータパスを備える情報
処理装置において、データパスの１端に第１のレジスタ
を備えると共にデータパスの他端に第２のレジスタ及び
２つのレジスタに格納されたデータを比較する比較回路
を備え、第１及び第２のレジスタに同一のデータを書き
込んだ後、比較回路が前記第１及び第２のレジスタから
データを読み出して比較することを特徴とする情報処理
装置となる。また、プロセッサ、制御対象装置及びプロ
セッサと制御対象装置を接続するデータパスを備える情
報処理装置において、プロセッサが第１のレジスタ及び
比較回路を備えると共に制御対象装置が第２のレジスタ
を備え、第１及び第２のレジスタに同一のデータを書き
込んだ後、比較回路が第１及び第２のレジスタからデー
タを読み出して比較することを特徴とする情報処理装置
となる。
行する情報処理装置は、内部にデータパスを備える情報
処理装置において、データパスの１端に第１のレジスタ
を備えると共にデータパスの他端に第２のレジスタ及び
２つのレジスタに格納されたデータを比較する比較回路
を備え、第１及び第２のレジスタに同一のデータを書き
込んだ後、比較回路が前記第１及び第２のレジスタから
データを読み出して比較することを特徴とする情報処理
装置となる。また、プロセッサ、制御対象装置及びプロ
セッサと制御対象装置を接続するデータパスを備える情
報処理装置において、プロセッサが第１のレジスタ及び
比較回路を備えると共に制御対象装置が第２のレジスタ
を備え、第１及び第２のレジスタに同一のデータを書き
込んだ後、比較回路が第１及び第２のレジスタからデー
タを読み出して比較することを特徴とする情報処理装置
となる。
【００１３】
【発明の実施の形態】本発明の情報処理装置は、コマン
ドデータの書き込み／読み出し可能な複数の汎用レジス
タと、その汎用レジスタの出力を比較する比較回路とを
備え、プロセッサと、プロセッサにより制御され、書き
込み／読み出し可能なレジスタを有する制御対象装置と
の間のデータパスの故障検出を行う。
ドデータの書き込み／読み出し可能な複数の汎用レジス
タと、その汎用レジスタの出力を比較する比較回路とを
備え、プロセッサと、プロセッサにより制御され、書き
込み／読み出し可能なレジスタを有する制御対象装置と
の間のデータパスの故障検出を行う。
【００１４】本発明の一実施の形態である情報処理装置
１の構成を図１を参照して説明する。
１の構成を図１を参照して説明する。
【００１５】情報処理装置１はプロセッサ２と制御対象
装置３からなる。プロセッサ２は、データの書き込み／
読み出し可能な汎用レジスタ４と、比較回路５とを有
し、パリティ機能を有さない。制御対象装置３は、プロ
セッサ２により制御され、書き込み／読み出し可能なレ
ジスタ１１を有し、プロセッサ２と同様にパリティ機能
を有さない。プロセッサ２と制御対象装置３はデータパ
ス２１で接続される。
装置３からなる。プロセッサ２は、データの書き込み／
読み出し可能な汎用レジスタ４と、比較回路５とを有
し、パリティ機能を有さない。制御対象装置３は、プロ
セッサ２により制御され、書き込み／読み出し可能なレ
ジスタ１１を有し、プロセッサ２と同様にパリティ機能
を有さない。プロセッサ２と制御対象装置３はデータパ
ス２１で接続される。
【００１６】次に、情報処理装置１の動作を図２を参照
して説明する。
して説明する。
【００１７】情報処理装置１の通常動作時は、プロセッ
サ２は制御対象装置３に対して、命令／データの書き込
み／データの読み出しを行っている。
サ２は制御対象装置３に対して、命令／データの書き込
み／データの読み出しを行っている。
【００１８】予め定められた時間間隔（例えば１秒おき
等）に、情報処理装置１は通常動作から故障検出動作に
移行する（１０４）。
等）に、情報処理装置１は通常動作から故障検出動作に
移行する（１０４）。
【００１９】故障検出動作時は、プロセッサ２はまず、
レジスタ１１に書き込み命令を出してデータパス２１を
介してレジスタ１１にデータを書き込むと同時に、レジ
スタ４にも書き込み命令を出してデータを書き込む（１
０１）。
レジスタ１１に書き込み命令を出してデータパス２１を
介してレジスタ１１にデータを書き込むと同時に、レジ
スタ４にも書き込み命令を出してデータを書き込む（１
０１）。
【００２０】次にプロセッサ２は、レジスタ１１に格納
されているデータをデータパス２１を介して読み出して
比較回路５に送信すると同時に、レジスタ４に格納され
ているデータをデータパス２２を介して比較回路５へ送
信する（１０２）。
されているデータをデータパス２１を介して読み出して
比較回路５に送信すると同時に、レジスタ４に格納され
ているデータをデータパス２２を介して比較回路５へ送
信する（１０２）。
【００２１】レジスタ４と１１からデータを受信した比
較回路５は両者のデータを比較する（１０３）。比較し
た結果、レジスタ４と１１に格納されたデータが一致し
ていれば、プロセッサ２は引き続き通常動作に戻り、規
定時間後に故障検出動作を再び実行する。両データが一
致しなければ装置外部にエラーとして通知する。
較回路５は両者のデータを比較する（１０３）。比較し
た結果、レジスタ４と１１に格納されたデータが一致し
ていれば、プロセッサ２は引き続き通常動作に戻り、規
定時間後に故障検出動作を再び実行する。両データが一
致しなければ装置外部にエラーとして通知する。
【００２２】この繰り返しにより、常にプロセッサ２と
制御対象装置３とのデータパスの故障検出を行うことが
できる。
制御対象装置３とのデータパスの故障検出を行うことが
できる。
【００２３】
【発明の効果】本発明のデータパス故障検出方法及び情
報処理装置によれば、パリティ機能を必要とすることな
く常時データパスの故障検出を行うことできるので、デ
ータパスの故障検出に関する信頼性を損なうことなく情
報処理装置の構成を簡単にすることが可能である。
報処理装置によれば、パリティ機能を必要とすることな
く常時データパスの故障検出を行うことできるので、デ
ータパスの故障検出に関する信頼性を損なうことなく情
報処理装置の構成を簡単にすることが可能である。
【００２４】以上、本発明を実施の形態に基づいて説明
したが、本発明はこれに限定されるものではなく、当業
者の通常の知識の範囲内でその変更や改良が可能である
ことは勿論である。
したが、本発明はこれに限定されるものではなく、当業
者の通常の知識の範囲内でその変更や改良が可能である
ことは勿論である。
【図１】本発明の一実施の形態の情報処理装置１のブロ
ック図である。
ック図である。
【図２】情報処理装置１の動作を説明するフローチャー
トである。
トである。
【図３】パリティチェックにより故障検出を行う従来の
情報処理装置１０のブロック図である。
情報処理装置１０のブロック図である。
１、１０ 情報処理装置 ２、６ プロセッサ ３、７ 制御対象装置 ４、１１、１５ レジスタ ５ 比較回路 １６ パリティ生成回路 １７ パリティ比較回路 ２１、２２ データパス ２５ データ信号線 ２６ パリティ信号線
Claims (6)
- 【請求項１】 データパスの故障を検出するデータパス
故障検出方法において、 前記データパスの両端に備えられた第１及び第２のレジ
スタに同一のデータを書き込む段階と、 前記第１及び第２のレジスタに格納されたデータを比較
する段階とを含むことを特徴とするデータパス故障検出
方法。 - 【請求項２】 情報処理装置のプロセッサ及び制御対象
装置を接続するデータパスの故障を検出するデータパス
故障検出方法において、 前記データパスを介して、前記データパスの前記制御対
象装置側に備えられた第１のレジスタにデータを書き込
むと共に、前記データパスの前記プロセッサ側に備えら
れた第２のレジスタに同一のデータを書き込む段階と、 前記プロセッサが、前記第１のレジスタに格納された第
１のデータを前記データパスを介して読み出すと共に、
前記第２のレジスタに格納された第２のデータを読み出
す段階と、 前記プロセッサが前記第１及び第２のデータを比較する
段階とを含むことを特徴とするデータパス故障検出方
法。 - 【請求項３】 情報処理装置のプロセッサ及び制御対象
装置を接続するデータパスの故障を検出するデータパス
故障検出プログラムを記録した記録媒体において、 前記制御対象装置に備えられた第１のレジスタにデータ
を書き込むと共に、前記プロセッサ側に備えられた第２
のレジスタに同一のデータを書き込むデータ書き込み処
理と、 前記プロセッサが、前記第１のレジスタに格納された第
１のデータを前記データパスを介して読み出すと共に、
前記第２のレジスタに格納された第２のデータを読み出
すデータ読み出し処理と、 前記プロセッサが、前記第１及び第２のデータを比較す
るデータ比較処理とを情報処理装置に実行させることを
特徴とするデータパス故障検出プログラムを記録した機
械読み取り可能な記録媒体。 - 【請求項４】 請求項３記載の記録媒体において、前記
データパス故障検出プログラムは、予め定められた時間
毎に、前記データ書き込み処理、データ読み出し処理及
びデータ比較処理を繰り返すことを特徴とする機械読み
取り可能な記録媒体。 - 【請求項５】 内部にデータパスを備える情報処理装置
において、 前記データパスの１端に第１のレジスタを備えると共に
前記データパスの他端に第２のレジスタ及び２つのレジ
スタに格納されたデータを比較する比較回路を備え、 前記第１及び第２のレジスタに同一のデータを書き込ん
だ後、前記比較回路が前記第１及び第２のレジスタから
データを読み出して比較することを特徴とする情報処理
装置。 - 【請求項６】 プロセッサ、制御対象装置及び前記プロ
セッサと制御対象装置を接続するデータパスを備える情
報処理装置において、 前記プロセッサが第１のレジスタ及び比較回路を備える
と共に前記制御対象装置が第２のレジスタを備え、 前記第１及び第２のレジスタに同一のデータを書き込ん
だ後、前記比較回路が前記第１及び第２のレジスタから
データを読み出して比較することを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020621A JPH11219323A (ja) | 1998-02-02 | 1998-02-02 | データパス故障検出方法及び情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020621A JPH11219323A (ja) | 1998-02-02 | 1998-02-02 | データパス故障検出方法及び情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219323A true JPH11219323A (ja) | 1999-08-10 |
Family
ID=12032323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020621A Withdrawn JPH11219323A (ja) | 1998-02-02 | 1998-02-02 | データパス故障検出方法及び情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11219323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944801B2 (en) | 2000-12-20 | 2005-09-13 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
-
1998
- 1998-02-02 JP JP10020621A patent/JPH11219323A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944801B2 (en) | 2000-12-20 | 2005-09-13 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
| US7430142B2 (en) | 2000-12-20 | 2008-09-30 | Nec Corporation | Skew adjusting circuit and semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |