JPH0752398B2 - チェック回路の診断装置 - Google Patents
チェック回路の診断装置Info
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- JPH0752398B2 JPH0752398B2 JP62315835A JP31583587A JPH0752398B2 JP H0752398 B2 JPH0752398 B2 JP H0752398B2 JP 62315835 A JP62315835 A JP 62315835A JP 31583587 A JP31583587 A JP 31583587A JP H0752398 B2 JPH0752398 B2 JP H0752398B2
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- JP
- Japan
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- memory
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- data
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置における記憶装置に係り、特に誤
りをチェックする回路の診断装置に関する。
りをチェックする回路の診断装置に関する。
［従来の技術］ 情報処理装置の記憶装置には、記憶素子（以下メモリと
称す）またはデータ転送経路に障害が発生した場合、該
障害によるデータの誤りを検出あるいは訂正するために
パリィチェックやECC（Error Correcting Code）を用い
るのが一般的である。これらの方式においては、データ
書込時に、書込データより生成した検査情報をデータと
ともにメモリに書込み、読出時に誤り検出または誤り検
出訂正を行ない、記憶装置の信頼を高めるようにしてい
る。
称す）またはデータ転送経路に障害が発生した場合、該
障害によるデータの誤りを検出あるいは訂正するために
パリィチェックやECC（Error Correcting Code）を用い
るのが一般的である。これらの方式においては、データ
書込時に、書込データより生成した検査情報をデータと
ともにメモリに書込み、読出時に誤り検出または誤り検
出訂正を行ない、記憶装置の信頼を高めるようにしてい
る。
第３図は、パリティチェック方式による誤り検出回路を
持つ記憶装置の構成例を示したものである。同図におい
て、５はパリティジェネレータ、６はパリティビット、
８はメモリ、９はパリティチェッカー、10は書込デー
タ、11は読出データ、12は誤り検出信号である。
持つ記憶装置の構成例を示したものである。同図におい
て、５はパリティジェネレータ、６はパリティビット、
８はメモリ、９はパリティチェッカー、10は書込デー
タ、11は読出データ、12は誤り検出信号である。
書込時には、書込データ10をもとにパリティジェネレー
タにより生成されたパリティビット６が検査情報として
書込データ10とともにメモリ８に書込まれる。読出時に
はパリティチェッカー９により１ビット誤りのチェック
を行なう。なお、パリティとは、データに含まれる“1"
の個数を反映したもので、データとパリティビット６に
含まれる“1"の数が奇数になるようにパリティビット６
を生成、チェックする場合を奇数パリティ方式と呼ぶ。
偶数パリティ方式についても同様である。
タにより生成されたパリティビット６が検査情報として
書込データ10とともにメモリ８に書込まれる。読出時に
はパリティチェッカー９により１ビット誤りのチェック
を行なう。なお、パリティとは、データに含まれる“1"
の個数を反映したもので、データとパリティビット６に
含まれる“1"の数が奇数になるようにパリティビット６
を生成、チェックする場合を奇数パリティ方式と呼ぶ。
偶数パリティ方式についても同様である。
第３図に示されたようなパリティチェック方式を用いた
記憶装置において、メモリ８の誤りは、アルファ線障害
などごく稀にしか起こらない。そこでチェック回路自身
を診断するためには、誤ったデータあるいは検査情報を
チェック回路に入力して、疑似的に誤りを発生する手段
が必要である。パリティ方式に比べ、より信頼性の高い
ECC方式においても同様に、誤り検出および訂正回路を
診断するためには、誤ったデータあるいは検査情報を誤
り検出訂正回路に入力する必要がある。
記憶装置において、メモリ８の誤りは、アルファ線障害
などごく稀にしか起こらない。そこでチェック回路自身
を診断するためには、誤ったデータあるいは検査情報を
チェック回路に入力して、疑似的に誤りを発生する手段
が必要である。パリティ方式に比べ、より信頼性の高い
ECC方式においても同様に、誤り検出および訂正回路を
診断するためには、誤ったデータあるいは検査情報を誤
り検出訂正回路に入力する必要がある。
従来装置における上記誤り検出回路あるいは誤り検出訂
正回路の診断方法としては、特開昭57−146349号に記載
のように、誤ったデータ10あるいは検査情報をメモリ８
に書込む診断用ライト命令をCPU（中央処理装置）に設
ける方法がある。第４図にこの方法を実行するための構
成を示す。同図において、４は検査情報変更指令信号、
７は検査情報変更回路、13はCPU（中央処理装置）、17
は検査情報生成回路、18はチェック回路、19は検査情報
信号である。CPU13が診断用ライト命令を実行すると検
査情報変更指令信号４が出力され、書込データ10より検
査情報生成回路17で生成された検査情報は検査情報変更
回路７により誤った検査情報に変更され、メモリ８に書
込まれる。上述の診断用ライト命令で書込まれたアドレ
スを読出すと、メモリ８からは誤った検査情報が読出さ
れ、チェック回路18には誤った検査情報が入力されるの
でチェック回路18の動作を診断することができる。な
お、パリティ方式の場合では、検査情報生成回路17がパ
リティジェネレータ５に、チェック回路18がパリティチ
ェッカー９にそれぞれ相当する。
正回路の診断方法としては、特開昭57−146349号に記載
のように、誤ったデータ10あるいは検査情報をメモリ８
に書込む診断用ライト命令をCPU（中央処理装置）に設
ける方法がある。第４図にこの方法を実行するための構
成を示す。同図において、４は検査情報変更指令信号、
７は検査情報変更回路、13はCPU（中央処理装置）、17
は検査情報生成回路、18はチェック回路、19は検査情報
信号である。CPU13が診断用ライト命令を実行すると検
査情報変更指令信号４が出力され、書込データ10より検
査情報生成回路17で生成された検査情報は検査情報変更
回路７により誤った検査情報に変更され、メモリ８に書
込まれる。上述の診断用ライト命令で書込まれたアドレ
スを読出すと、メモリ８からは誤った検査情報が読出さ
れ、チェック回路18には誤った検査情報が入力されるの
でチェック回路18の動作を診断することができる。な
お、パリティ方式の場合では、検査情報生成回路17がパ
リティジェネレータ５に、チェック回路18がパリティチ
ェッカー９にそれぞれ相当する。
また、特開昭61−23242号には、データを記憶するメモ
リ８に与えるアドレスとは異なったアドレスを、検査情
報を記憶するメモリに与える手段を設けることにより、
チェック回路18の検査を行なう方法が記載されている。
第５図にこの方法を実行するための構成を示し、第６図
にその動作説明に供する説明図を示す。第５図におい
て、データを記憶するデータメモリ16には、CPU13の出
力するアドレス線のA0〜A9が接続され、検査情報を記憶
する検査情報メモリ15には、CPU13の出力するアドレス
線のA0〜A8および、オアゲート14によりA9とA10の論理
和をとった信号が接続されている。
リ８に与えるアドレスとは異なったアドレスを、検査情
報を記憶するメモリに与える手段を設けることにより、
チェック回路18の検査を行なう方法が記載されている。
第５図にこの方法を実行するための構成を示し、第６図
にその動作説明に供する説明図を示す。第５図におい
て、データを記憶するデータメモリ16には、CPU13の出
力するアドレス線のA0〜A9が接続され、検査情報を記憶
する検査情報メモリ15には、CPU13の出力するアドレス
線のA0〜A8および、オアゲート14によりA9とA10の論理
和をとった信号が接続されている。
第６図は、第５図の回路におけるメモリマップを示した
ものである。上記回路では第６図のＡおよびＢで示され
るアドレス領域が通常の記憶アドレスとして割当てられ
る。同図においてＡおよびＢで示されるアドレス領域の
メモリはそれぞれＡ′およびＢ′で示されるイメージ領
域からも読み書きを行なうことができる。すなわち、同
図（ａ）はデータメモリ16のメモリマップの例であり、
400H（Ｈは16進数を示す）番地おきに同じメモリ番地が
イメージとして割当てられることを示している。同図
（ｂ）は検査情報メモリ15のメモリマップの例である
が、第５図で示したように検査情報メモリ15に与えられ
るアドレスはデータメモリ16に与えられるアドレスとは
異なるため、400H〜5FFH番地にイメージとして割当てら
れるメモリ番地が、データメモリ16のメモリマップとは
異なることを示している。従って、０番地にデータおよ
びその検査情報の書込を行なった後、400H番地に先のデ
ータとは検査情報が異なるデータおよび検査情報を書込
むと、メモリアドレス０番地のデータは更新されるが、
該番地の検査情報は更新されない。従って、このような
書込を行なった後に該アドレスからの読出を行なえば、
誤った検査情報をチェック回路に入力でき、チェック回
路の診断が実施できる。
ものである。上記回路では第６図のＡおよびＢで示され
るアドレス領域が通常の記憶アドレスとして割当てられ
る。同図においてＡおよびＢで示されるアドレス領域の
メモリはそれぞれＡ′およびＢ′で示されるイメージ領
域からも読み書きを行なうことができる。すなわち、同
図（ａ）はデータメモリ16のメモリマップの例であり、
400H（Ｈは16進数を示す）番地おきに同じメモリ番地が
イメージとして割当てられることを示している。同図
（ｂ）は検査情報メモリ15のメモリマップの例である
が、第５図で示したように検査情報メモリ15に与えられ
るアドレスはデータメモリ16に与えられるアドレスとは
異なるため、400H〜5FFH番地にイメージとして割当てら
れるメモリ番地が、データメモリ16のメモリマップとは
異なることを示している。従って、０番地にデータおよ
びその検査情報の書込を行なった後、400H番地に先のデ
ータとは検査情報が異なるデータおよび検査情報を書込
むと、メモリアドレス０番地のデータは更新されるが、
該番地の検査情報は更新されない。従って、このような
書込を行なった後に該アドレスからの読出を行なえば、
誤った検査情報をチェック回路に入力でき、チェック回
路の診断が実施できる。
［発明が解決しようとする問題点］ 第４図に示した従来例は、診断用ライト命令によって任
意のアドレスに誤った検査情報を簡単に書込むことがで
きるため、診断用ライト命令とリード命令の二つの命令
を実行するだけでチェック回路７の診断が行なえるとい
う点で優れている。しかしながら、CPU13に特殊な命令
を設ける必要があり、汎用のマイクロプロセッサをCPU1
3として使用した情報処理装置では実施することができ
ない。
意のアドレスに誤った検査情報を簡単に書込むことがで
きるため、診断用ライト命令とリード命令の二つの命令
を実行するだけでチェック回路７の診断が行なえるとい
う点で優れている。しかしながら、CPU13に特殊な命令
を設ける必要があり、汎用のマイクロプロセッサをCPU1
3として使用した情報処理装置では実施することができ
ない。
また、第５図に示した従来例では、簡単なハードウェア
で誤った検査情報をメモリ８に書込めるという点で優れ
ているが、データメモリ16と検査情報メモリ15を個別の
素子で構成する必要があり、メモリ素子数低減のために
データと検査情報を同一メモリ素子に記憶することはで
きないという問題がある。
で誤った検査情報をメモリ８に書込めるという点で優れ
ているが、データメモリ16と検査情報メモリ15を個別の
素子で構成する必要があり、メモリ素子数低減のために
データと検査情報を同一メモリ素子に記憶することはで
きないという問題がある。
本発明の目的は、上記従来技術の問題点を解決し、記憶
装置の誤り検出および誤り検出訂正回路の診断を容易に
行なうことができるチェック回路の診断装置を提供する
ことにある。
装置の誤り検出および誤り検出訂正回路の診断を容易に
行なうことができるチェック回路の診断装置を提供する
ことにある。
［問題点を解決するための手段］ 上記目的を達成するために、本願第１の発明は、データ
に検査情報を付加してメモリに書き込み、該メモリから
読出されたデータの誤りを上記検査情報に基づいてチェ
ックするチェック回路の診断装置であって、第１のアド
レス領域が割り当てられたメモリと、上記第１のアドレ
ス領域のアドレス信号を受けて上記メモリの選択信号を
発生し、上記第１のアドレス領域以外の第２のアドレス
領域のアドレス信号を受けて上記メモリの選択信号を発
生すると共に変更指令信号を発生するアドレスデコーダ
と、上記メモリへの書込データを受けて、該書込データ
に対する検査情報を出力する検査情報発生手段と、上記
第２のアドレス領域への書込命令に基づき、上記アドレ
スデコーダから変更指令信号を受けて、書込データまた
は該書込データに対して上記検査情報発生手段により得
られた検査情報に変更を加える変更手段と、上記第１の
アドレス領域の読出し命令に基づき、上記メモリから読
みだされたデータおよび該データに対応する検査情報に
基づいて、該データの誤り検出を行なうチェック回路と
を備えたものである。
に検査情報を付加してメモリに書き込み、該メモリから
読出されたデータの誤りを上記検査情報に基づいてチェ
ックするチェック回路の診断装置であって、第１のアド
レス領域が割り当てられたメモリと、上記第１のアドレ
ス領域のアドレス信号を受けて上記メモリの選択信号を
発生し、上記第１のアドレス領域以外の第２のアドレス
領域のアドレス信号を受けて上記メモリの選択信号を発
生すると共に変更指令信号を発生するアドレスデコーダ
と、上記メモリへの書込データを受けて、該書込データ
に対する検査情報を出力する検査情報発生手段と、上記
第２のアドレス領域への書込命令に基づき、上記アドレ
スデコーダから変更指令信号を受けて、書込データまた
は該書込データに対して上記検査情報発生手段により得
られた検査情報に変更を加える変更手段と、上記第１の
アドレス領域の読出し命令に基づき、上記メモリから読
みだされたデータおよび該データに対応する検査情報に
基づいて、該データの誤り検出を行なうチェック回路と
を備えたものである。
また、本願第２の発明は、データに検査情報を付加して
メモリに書き込み、該メモリから読出されたデータの誤
りを上記検査情報に基づいてチェックするチェック回路
の診断装置であって、第１のアドレス領域が割り当てら
れたメモリと、上記第１のアドレス領域のアドレス信号
を受けて上記メモリの選択信号を発生し、上記第１のア
ドレス領域以外の第２のアドレス領域のアドレス信号を
受けて上記メモリの選択信号を発生すると共に変更指令
信号を発生するアドレスデコーダと、上記第１のアドレ
ス領域への書込命令に基づき、上記メモリへの書込デー
タに対する検査情報を出力する検査情報発生手段と、上
記第２のアドレス領域の読出し命令に基づき、上記アド
レスデコーダから変更指令信号を受けて、上記メモリか
ら読みだされたデータまたは該データに対応する検査情
報に変更を加える変更手段と、上記メモリから読みださ
れ、上記変更手段により一方が変更を受けた、データお
よび該データに対応する検査情報に基づいて、該データ
の誤り検出を行なうチェック回路とを備えたものであ
る。
メモリに書き込み、該メモリから読出されたデータの誤
りを上記検査情報に基づいてチェックするチェック回路
の診断装置であって、第１のアドレス領域が割り当てら
れたメモリと、上記第１のアドレス領域のアドレス信号
を受けて上記メモリの選択信号を発生し、上記第１のア
ドレス領域以外の第２のアドレス領域のアドレス信号を
受けて上記メモリの選択信号を発生すると共に変更指令
信号を発生するアドレスデコーダと、上記第１のアドレ
ス領域への書込命令に基づき、上記メモリへの書込デー
タに対する検査情報を出力する検査情報発生手段と、上
記第２のアドレス領域の読出し命令に基づき、上記アド
レスデコーダから変更指令信号を受けて、上記メモリか
ら読みだされたデータまたは該データに対応する検査情
報に変更を加える変更手段と、上記メモリから読みださ
れ、上記変更手段により一方が変更を受けた、データお
よび該データに対応する検査情報に基づいて、該データ
の誤り検出を行なうチェック回路とを備えたものであ
る。
［作用］ 上記記憶装置には通常の記憶対象となる通常アドレス領
域と、検査情報を誤った情報に変更して書込を行なう診
断用アドレス領域が実質的に割当てられる。アドレスデ
コード回路は、記憶装置に対してデータ書込が行なわれ
た際、書込アドレスをデコードし、通常アドレス領域か
診断用アドレス領域かを判定する診断用アドレス領域に
対する書込であった場合には、上記アドレスデコード回
路から検査情報変更指令信号４が出力され、検査情報変
更回路７は該指令信号に従い検査情報を変更するので、
誤った検査情報がデータとともにメモリ８に書込まれ
る。
域と、検査情報を誤った情報に変更して書込を行なう診
断用アドレス領域が実質的に割当てられる。アドレスデ
コード回路は、記憶装置に対してデータ書込が行なわれ
た際、書込アドレスをデコードし、通常アドレス領域か
診断用アドレス領域かを判定する診断用アドレス領域に
対する書込であった場合には、上記アドレスデコード回
路から検査情報変更指令信号４が出力され、検査情報変
更回路７は該指令信号に従い検査情報を変更するので、
誤った検査情報がデータとともにメモリ８に書込まれ
る。
上述の方法で書込まれたデータを、通常アドレス領域で
読出せば、誤った検査情報がメモリ８から読出されるた
め、チェック回路９の診断ができる。
読出せば、誤った検査情報がメモリ８から読出されるた
め、チェック回路９の診断ができる。
上記記憶装置へのデータ書込は通常通りに行ない、読出
時に診断用アドレスを用いて検査情報を変更するように
してもよい。また、検査情報ではなくデータの方を変更
してもよい。
時に診断用アドレスを用いて検査情報を変更するように
してもよい。また、検査情報ではなくデータの方を変更
してもよい。
［実施例］ 〈第１実施例〉 本発明の第１実施例を第１図と第２図により説明する。
第２図は、記憶装置に割当てられたアドレス領域を示し
ている。第１図は本発明を実施するための記憶装置の構
成図であり、２がアドレスデコード回路、３がメモリ選
択信号である。その他、第３図および第４図に示したブ
ロックと同様の機能を有するブロックには同一の符号を
付してある。
ている。第１図は本発明を実施するための記憶装置の構
成図であり、２がアドレスデコード回路、３がメモリ選
択信号である。その他、第３図および第４図に示したブ
ロックと同様の機能を有するブロックには同一の符号を
付してある。
第２図に示すように記憶装置には0000H〜07FFHのアドレ
ス領域が割当てられており、このうち0000H〜03FFFHが
通常アドレス領域、04000H〜07FFFHがチェック回路診断
用領域である。
ス領域が割当てられており、このうち0000H〜03FFFHが
通常アドレス領域、04000H〜07FFFHがチェック回路診断
用領域である。
第１図において、パリティジェネレータ５は書込データ
10より検査情報としてパリティビット６を生成する。書
込が診断用領域に対して行なわれた場合は、アドレス信
号１のA0〜A14の全14ビットのうち、少なくとも上記の
３ビットA14,A13,A12が入力されるアドレスデコーダ２
から検査情報変更指令信号４が出力され、前述のパリテ
ィビット６は検査情報変更回路７により反転され、誤っ
た値を示すことになる。反転されたパリティビット６
は、書込データ10とともにメモリ８に書込まれる。メモ
リ８に入力されているアドレス信号１のうちメモリ８に
与えられる信号はA0〜A13の14ビットであるので診断用
領域への書込を行なった場合、実際には4000Hを引いた
メモリアドレスすなわち通常アドレス領域に書込まれ
る。
10より検査情報としてパリティビット６を生成する。書
込が診断用領域に対して行なわれた場合は、アドレス信
号１のA0〜A14の全14ビットのうち、少なくとも上記の
３ビットA14,A13,A12が入力されるアドレスデコーダ２
から検査情報変更指令信号４が出力され、前述のパリテ
ィビット６は検査情報変更回路７により反転され、誤っ
た値を示すことになる。反転されたパリティビット６
は、書込データ10とともにメモリ８に書込まれる。メモ
リ８に入力されているアドレス信号１のうちメモリ８に
与えられる信号はA0〜A13の14ビットであるので診断用
領域への書込を行なった場合、実際には4000Hを引いた
メモリアドレスすなわち通常アドレス領域に書込まれ
る。
上述の記憶装置において、パリティチェッカー９のチェ
ックを行なうためには、診断用領域内の任意のアドレス
に書込を行なった後、該アドレスから4000Hを引いたア
ドレスの読出を行なえばよい。読出を行なった際、誤り
検出信号12が出力されれば、パリティジェネレータ５、
検査情報変更回路７、パリティチェッカー９は正常であ
ると判定することができる。
ックを行なうためには、診断用領域内の任意のアドレス
に書込を行なった後、該アドレスから4000Hを引いたア
ドレスの読出を行なえばよい。読出を行なった際、誤り
検出信号12が出力されれば、パリティジェネレータ５、
検査情報変更回路７、パリティチェッカー９は正常であ
ると判定することができる。
〈第２実施例〉 第７図に、本発明の他の実施例を示す。本実施例では、
メモリには常に正しいパリティビットを書込み、診断用
領域から読出を行なった際に、読出したパリティビット
を検査情報変更回路７により反転し、パリティチェッカ
ー９に入力する。そのために、検査情報変更回路７をメ
モリ８の前段から後段に移している。本実施例における
構成においては、メモリ８の書込時ではなく読出時に診
断用領域のアドレスを用いる以外、第１実施例で述べた
方法と同じ方法で、パリティジェネレータ５、検査情報
変更回路７、パリティチェッカー９の診断を行なうこと
ができる。
メモリには常に正しいパリティビットを書込み、診断用
領域から読出を行なった際に、読出したパリティビット
を検査情報変更回路７により反転し、パリティチェッカ
ー９に入力する。そのために、検査情報変更回路７をメ
モリ８の前段から後段に移している。本実施例における
構成においては、メモリ８の書込時ではなく読出時に診
断用領域のアドレスを用いる以外、第１実施例で述べた
方法と同じ方法で、パリティジェネレータ５、検査情報
変更回路７、パリティチェッカー９の診断を行なうこと
ができる。
〈変形例〉 以上の実施例では、パリティ方式の誤り検出を行なう記
憶装置を例として挙げたが、ECC方式により誤りの検出
訂正を行なう記憶装置についても同様に実施することが
できる。また検査情報ではなく、データの方を変更する
ようにしてもよい。
憶装置を例として挙げたが、ECC方式により誤りの検出
訂正を行なう記憶装置についても同様に実施することが
できる。また検査情報ではなく、データの方を変更する
ようにしてもよい。
なお、本発明では、診断用領域としてのアドレス領域が
必要であるが、近年のマイクロプロセッサ等では、その
アドレス空間が数Ｍ〜数GBと非常に広いため、問題とは
ならない。
必要であるが、近年のマイクロプロセッサ等では、その
アドレス空間が数Ｍ〜数GBと非常に広いため、問題とは
ならない。
［発明の効果］ 本発明によれば、記憶装置に用いるメモリ素子の構成に
制限されることなく、またCPUに特殊な命令を設けるこ
となく、誤り検出あるいは誤り検出訂正回路の診断を容
易に行なえる効果がある。また、メモリへのアクセスア
ドレスだけで診断用のアクセスか否かを判別するので、
新たに診断専用のモードを設ける必要がなく、診断モー
ドか否かを設定するためのI/Oレジスタおよび該I/Oレジ
スタ用のアドレス確保の必要もない。したがって、本発
明による診断機能を備えた記憶装置は、情報処理装置の
I/Oレジスタ使用の変更や、記憶装置へのI/Oレジスタ機
能追加のための信号線追加が不要であり、従来の記憶装
置と容易に置き換えることができる。さらに、通常の動
作時においても、記憶装置の正しいアドレス領域を逸脱
した領域へのアクセスは、診断領域へのアクセスとして
確実にエラーを発生させることができ、情報処理装置の
信頼性を向上させることができる。
制限されることなく、またCPUに特殊な命令を設けるこ
となく、誤り検出あるいは誤り検出訂正回路の診断を容
易に行なえる効果がある。また、メモリへのアクセスア
ドレスだけで診断用のアクセスか否かを判別するので、
新たに診断専用のモードを設ける必要がなく、診断モー
ドか否かを設定するためのI/Oレジスタおよび該I/Oレジ
スタ用のアドレス確保の必要もない。したがって、本発
明による診断機能を備えた記憶装置は、情報処理装置の
I/Oレジスタ使用の変更や、記憶装置へのI/Oレジスタ機
能追加のための信号線追加が不要であり、従来の記憶装
置と容易に置き換えることができる。さらに、通常の動
作時においても、記憶装置の正しいアドレス領域を逸脱
した領域へのアクセスは、診断領域へのアクセスとして
確実にエラーを発生させることができ、情報処理装置の
信頼性を向上させることができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図に示した一実施例でのメモリマップ、第３
図は誤り検出回路を持つ記憶装置の構成を示すブロック
図、第４図および第５図は従来の装置の構成を示すブロ
ック図、第６図は第５図に示した従来例でのメモリマッ
プ、第７図は本発明の他の実施例の構成を示すブロック
図である。 １……アドレス信号 ２……アドレスデコーダ ４……検査情報変更指令信号 ５……パリティジェネレータ ７……検査情報変更回路 ８……メモリ ９……パリティチェッカー 10……書込データ 11……読出データ 12……誤り検出信号
２図は第１図に示した一実施例でのメモリマップ、第３
図は誤り検出回路を持つ記憶装置の構成を示すブロック
図、第４図および第５図は従来の装置の構成を示すブロ
ック図、第６図は第５図に示した従来例でのメモリマッ
プ、第７図は本発明の他の実施例の構成を示すブロック
図である。 １……アドレス信号 ２……アドレスデコーダ ４……検査情報変更指令信号 ５……パリティジェネレータ ７……検査情報変更回路 ８……メモリ ９……パリティチェッカー 10……書込データ 11……読出データ 12……誤り検出信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山上 一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 益子 淳 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (72)発明者 小林 斉 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (72)発明者 小林 成夫 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 小森 一彦 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭62−84342（ＪＰ，Ａ) 特開 昭62−210547（ＪＰ，Ａ) 特公 昭55−28159（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】データに検査情報を付加してメモリに書き
込み、該メモリから読出されたデータの誤りを上記検査
情報に基づいてチェックするチェック回路の診断装置で
あって、 第１のアドレス領域が割り当てられたメモリと、 上記第１のアドレス領域のアドレス信号を受けて上記メ
モリの選択信号を発生し、上記第１のアドレス領域以外
の第２のアドレス領域のアドレス信号を受けて、上記第
１のアドレス領域で発生する上記選択信号で選択される
上記メモリ上の記憶領域と同一の記憶領域を選択する上
記メモリの選択信号を発生すると共に変更指令信号を発
生するアドレスデコーダと、 上記メモリへの書込データを受けて、該書込データに対
する検査情報を出力する検査情報発生手段と、 上記第２のアドレス領域への書込命令に基づき、上記ア
ドレスデコーダから変更指令信号を受けて、書込データ
または該書込データに対して上記検査情報発生手段によ
り得られた検査情報に変更を加える変更手段と、 上記第１のアドレス領域の読出し命令に基づき、上記メ
モリから読みだされたデータおよび該データに対応する
検査情報に基づいて、該データの誤り検出を行なうチェ
ック回路と、 を備えたことを特徴とするチェック回路の診断装置。 - 【請求項２】データに検査情報を付加してメモリに書き
込み、該メモリから読出されたデータの誤りを上記検査
情報に基づいてチェックするチェック回路の診断装置で
あって、 第１のアドレス領域が割り当てられたメモリと、 上記第１のアドレス領域のアドレス信号を受けて上記メ
モリの選択信号を発生し、上記第１のアドレス領域以外
の第２のアドレス領域のアドレス信号を受けて、上記第
１のアドレス領域で発生する上記選択信号で選択される
上記メモリ上の記憶領域と同一の記憶領域を選択する上
記メモリの選択信号を発生すると共に変更指令信号を発
生するアドレスデコーダと、 上記第１のアドレス領域への書込命令に基づき、上記メ
モリへの書込データに対する検査情報を出力する検査情
報発生手段と、 上記第２のアドレス領域の読出し命令に基づき、上記ア
ドレスデコーダから変更指令信号を受けて、上記メモリ
から読みだされたデータまたは該データに対応する検査
情報に変更を加える変更手段と、 上記メモリから読みだされ、上記変更手段により一方が
変更を受けた、データおよび該データに対応する検査情
報に基づいて、該データの誤り検出を行なうチェック回
路と、 を備えたことを特徴とするチェック回路の診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315835A JPH0752398B2 (ja) | 1987-12-14 | 1987-12-14 | チェック回路の診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315835A JPH0752398B2 (ja) | 1987-12-14 | 1987-12-14 | チェック回路の診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01156834A JPH01156834A (ja) | 1989-06-20 |
| JPH0752398B2 true JPH0752398B2 (ja) | 1995-06-05 |
Family
ID=18070143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62315835A Expired - Lifetime JPH0752398B2 (ja) | 1987-12-14 | 1987-12-14 | チェック回路の診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752398B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09190384A (ja) * | 1996-01-09 | 1997-07-22 | Yokogawa Electric Corp | メモリ制御装置 |
| JP5269932B2 (ja) * | 2011-03-01 | 2013-08-21 | 株式会社東芝 | コントローラ、データ記憶装置およびプログラム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049341B2 (ja) * | 1978-08-18 | 1985-11-01 | カシオ計算機株式会社 | 小型電子式計算機 |
| JPS58169255A (ja) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | 診断用エラ−信号発生装置 |
| JPS61110243A (ja) * | 1984-11-02 | 1986-05-28 | Hitachi Ltd | 誤り訂正及び検出回路の診断方式 |
| JPS6284342A (ja) * | 1985-10-08 | 1987-04-17 | Mitsubishi Electric Corp | コンピユ−タ |
-
1987
- 1987-12-14 JP JP62315835A patent/JPH0752398B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01156834A (ja) | 1989-06-20 |
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