JPH0553924A - 記憶装置の試験方式 - Google Patents
記憶装置の試験方式Info
- Publication number
- JPH0553924A JPH0553924A JP3212567A JP21256791A JPH0553924A JP H0553924 A JPH0553924 A JP H0553924A JP 3212567 A JP3212567 A JP 3212567A JP 21256791 A JP21256791 A JP 21256791A JP H0553924 A JPH0553924 A JP H0553924A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory array
- read
- error
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【構成】 メモリスキャン制御部20はECCエラー検
出/訂正回路70を制御する。データ比較器80は、メ
モリスキャン制御部20を使ってメモリアレイ40から
データを読出した場合、書込データレジスタ10〜13
の内容と比較する。シフト制御部30は、書込データレ
ジスタ10〜13にスキャンパスを使ってデータを設定
する。 【効果】 上位装置がなくてもメモリアレイの試験がで
きる。
出/訂正回路70を制御する。データ比較器80は、メ
モリスキャン制御部20を使ってメモリアレイ40から
データを読出した場合、書込データレジスタ10〜13
の内容と比較する。シフト制御部30は、書込データレ
ジスタ10〜13にスキャンパスを使ってデータを設定
する。 【効果】 上位装置がなくてもメモリアレイの試験がで
きる。
Description
【0001】
【産業上の利用分野】本発明は記憶装置の試験方式、特
に、複数の要求元からデータの書込みあるいは読出リク
エストを受付ける記憶装置の試験方式に関する。
に、複数の要求元からデータの書込みあるいは読出リク
エストを受付ける記憶装置の試験方式に関する。
【0002】
【従来の技術】従来、この種の記憶装置の試験方式は、
図2に示すように第0〜第3の要求元からの書込データ
が0〜3を書込データセレクタ50で選択したのち、E
CCコードをECC生成回路60で生成した後、メモリ
アレイ40に書込み、データの読出し時には、メモリア
レイ40からデータを読出しECCエラー検出/訂正回
路70でECCコードのチェックおよびエラーの訂正を
行ない、読出データ200を要求元に返す記憶装置にお
いて、メモリアレイ40の正常性の試験を行なう場合、
試験用データの書込みおよび読出しが必要であり、第0
〜第3の要求元の内1つから試験用データの書込,読出
を行なうことになる。
図2に示すように第0〜第3の要求元からの書込データ
が0〜3を書込データセレクタ50で選択したのち、E
CCコードをECC生成回路60で生成した後、メモリ
アレイ40に書込み、データの読出し時には、メモリア
レイ40からデータを読出しECCエラー検出/訂正回
路70でECCコードのチェックおよびエラーの訂正を
行ない、読出データ200を要求元に返す記憶装置にお
いて、メモリアレイ40の正常性の試験を行なう場合、
試験用データの書込みおよび読出しが必要であり、第0
〜第3の要求元の内1つから試験用データの書込,読出
を行なうことになる。
【0003】例えば要求元(0)からメモリアレイ40
の試験を行なう場合には、それに対応する書込データ0
に試験データが入力され、書込データセレクタ50で選
択されメモリアレイ40に試験データが書込まれる。試
験方法としては書込まれた試験データをメモリアレイ4
0から読出し、読出データ200を要求元へ返し、要求
元で記憶装置からエラーを報告していない事あるいはデ
ータを期待値と比較し、読出データと一致している事を
確認する事により、行なわれる。
の試験を行なう場合には、それに対応する書込データ0
に試験データが入力され、書込データセレクタ50で選
択されメモリアレイ40に試験データが書込まれる。試
験方法としては書込まれた試験データをメモリアレイ4
0から読出し、読出データ200を要求元へ返し、要求
元で記憶装置からエラーを報告していない事あるいはデ
ータを期待値と比較し、読出データと一致している事を
確認する事により、行なわれる。
【0004】
【発明が解決しようとする課題】上述した従来の記憶装
置の試験方式は、上位装置である要求元が存在しない限
り試験ができないために、システム要求元が存在しない
限り試験ができないため、システム運用中又は、要求元
が論理的/物理的に切り離されている時は、試験ができ
ないという欠点がある。
置の試験方式は、上位装置である要求元が存在しない限
り試験ができないために、システム要求元が存在しない
限り試験ができないため、システム運用中又は、要求元
が論理的/物理的に切り離されている時は、試験ができ
ないという欠点がある。
【0005】
【課題を解決するための手段】本発明の試験方式は、複
数の要求元からデータの書込み読出しを行ない、ECC
生成回路,エラー検出/訂正回路を持つ記憶装置におい
て、メモリスキャン制御部と、データ比較器とシフト制
御部を有している。
数の要求元からデータの書込み読出しを行ない、ECC
生成回路,エラー検出/訂正回路を持つ記憶装置におい
て、メモリスキャン制御部と、データ比較器とシフト制
御部を有している。
【0006】
【実施例】図1は本発明の一実施例を示すブロック図で
あり、図2と異なるのは書込データレジスタ10〜13
の内容をメモリアレイ40に書込み、又はメモリアレイ
40から読出すためのメモリスキャン制御部20と、メ
モリアレイ40からの読出しデータ200を書込データ
レジスタ10〜13の内容と比較するためのデータ比較
器80と、書込データレジスタ10〜13に試験データ
をスキャンパスを使ってセットするためのシフト制御部
30を持つ事である。
あり、図2と異なるのは書込データレジスタ10〜13
の内容をメモリアレイ40に書込み、又はメモリアレイ
40から読出すためのメモリスキャン制御部20と、メ
モリアレイ40からの読出しデータ200を書込データ
レジスタ10〜13の内容と比較するためのデータ比較
器80と、書込データレジスタ10〜13に試験データ
をスキャンパスを使ってセットするためのシフト制御部
30を持つ事である。
【0007】試験方法は、試験データを書込データレジ
スタ10〜13にシフト制御部30を使ってセットし、
メモリスキャン制御部20を起動する事により、書込デ
ータレジスタ10〜13の内容が、メモリアレイ40に
書込まれる。その後メモリスキャン制御部20を読出し
用に切換え起動する事により、メモリアレイ40からの
読出しデータ200と書込データレジスタ10〜13の
内容をデータ比較器80により比較する。
スタ10〜13にシフト制御部30を使ってセットし、
メモリスキャン制御部20を起動する事により、書込デ
ータレジスタ10〜13の内容が、メモリアレイ40に
書込まれる。その後メモリスキャン制御部20を読出し
用に切換え起動する事により、メモリアレイ40からの
読出しデータ200と書込データレジスタ10〜13の
内容をデータ比較器80により比較する。
【0008】試験結果の判定は、ECCエラー検出/訂
正回路70でエラーが検出されていない事あるいはデー
タ比較器80の結果で不一致が検出されない事である。
正回路70でエラーが検出されていない事あるいはデー
タ比較器80の結果で不一致が検出されない事である。
【0009】
【発明の効果】以上説明したように本発明は、メモリス
キャン制御部と、データ比較器と、シフト制御部を追加
する事により、上位装置がなくてもメモリアレイの試験
ができる。また、複数の要求元とつながっており書込デ
ータレジスタを複数個もつことにより、試験データとし
て複数種類設定でき、エラーの検出率を高くできるとい
う効果がある。
キャン制御部と、データ比較器と、シフト制御部を追加
する事により、上位装置がなくてもメモリアレイの試験
ができる。また、複数の要求元とつながっており書込デ
ータレジスタを複数個もつことにより、試験データとし
て複数種類設定でき、エラーの検出率を高くできるとい
う効果がある。
【図1】本発明の一実施例を示すブロック図である。
【図2】従来の一例を示すブロック図である。
10〜13 書込データレジスタ 20 メモリスキャン制御部 30 シフト制御部 40 メモリアレイ 50 書込データセレクタ 60 ECC生成回路 70 ECCエラー検出/訂正回路 80 データ比較器 200 読出データ 300 一致信号
Claims (1)
- 【請求項1】 複数の中央処理装置等の要求元からメモ
リアレイにデータの書込みおよび読出しを行ない、前記
各要求元に対応した書込データレジスタを持ち、前記メ
モリアレイに書込まれたデータに対して、エラー検出お
よび訂正を行なうために付加するECC(Error
Correction Code)を生成するためのE
CC生成回路と前記メモリアレイから読出したデータに
エラーがないかどうかを検出し、エラーがあった場合に
はエラーの訂正を行なうECCエラー検出/訂正回路を
持つ記憶装置の試験方式において、 (A)前記メモリアレイへデータを書込む場合には、前
記複数の書込データレジスタの内容を前記メモリアレイ
へ書込み、読出す場合には、前記メモリアレイからデー
タを読出し、前記ECCエラー検出/訂正回路でエラー
の検出を制御するメモリスキャン制御部と、 (B)該メモリスキャン制御部を使って前記メモリアレ
イからデータを読出した場合、該読出しデータと、前記
複数の書込データレジスタの内容を比較し、一致するか
どうかを検出するデータ比較器と、 (C)前記複数の書込データレジスタにスキャンパスを
使ってデータを設定すシフト制御部と、 を含むことを特徴とする記憶装置の試験方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3212567A JPH0553924A (ja) | 1991-08-26 | 1991-08-26 | 記憶装置の試験方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3212567A JPH0553924A (ja) | 1991-08-26 | 1991-08-26 | 記憶装置の試験方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0553924A true JPH0553924A (ja) | 1993-03-05 |
Family
ID=16624841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3212567A Pending JPH0553924A (ja) | 1991-08-26 | 1991-08-26 | 記憶装置の試験方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0553924A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1319072C (zh) * | 2000-09-18 | 2007-05-30 | 英特尔公司 | 具有内建自测功能的存储模块和存储部件,以及相应的测试方法 |
US9670794B2 (en) | 2014-02-19 | 2017-06-06 | Mitsubishi Heavy Industries Compressor Corporation | Steam valve and steam turbine |
-
1991
- 1991-08-26 JP JP3212567A patent/JPH0553924A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1319072C (zh) * | 2000-09-18 | 2007-05-30 | 英特尔公司 | 具有内建自测功能的存储模块和存储部件,以及相应的测试方法 |
US9670794B2 (en) | 2014-02-19 | 2017-06-06 | Mitsubishi Heavy Industries Compressor Corporation | Steam valve and steam turbine |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
US6044483A (en) | Error propagation operating mode for error correcting code retrofit apparatus | |
AU597140B2 (en) | Efficient address test for large memories | |
US7170801B2 (en) | Method for replacing defects in a memory and apparatus thereof | |
US6681299B1 (en) | Cache-tag control method in information processing apparatus having cache, with error checking mechanism in cache tag, and information processing apparatus using this control method | |
US7246257B2 (en) | Computer system and memory control method thereof | |
JPH0212445A (ja) | 記憶装置 | |
US5357529A (en) | Error detecting and correcting apparatus and method with transparent test mode | |
JPH0553924A (ja) | 記憶装置の試験方式 | |
JPH04115340A (ja) | 二重化記憶回路 | |
JPH0520215A (ja) | 情報処理装置 | |
JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
JP3270357B2 (ja) | 記憶装置の診断システム | |
JPH04341998A (ja) | メモリ回路 | |
JPH0528058A (ja) | メモリアドレスバス試験方式 | |
JPH05158810A (ja) | 誤り検出回路 | |
JPH0421993A (ja) | 記憶装置 | |
JPH10143383A (ja) | 誤り検出訂正装置 | |
JPH0528056A (ja) | メモリ装置 | |
JPH05181757A (ja) | アドレス不一致検出回路 | |
JPH0561777A (ja) | 記憶制御回路 | |
JPH0216658A (ja) | 記憶装置 | |
JPH07248976A (ja) | 記憶制御装置 | |
JPS5823679B2 (ja) | 記憶装置 | |
JPH0212326A (ja) | ディスク制御装置 |