JPS6158063A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6158063A JPS6158063A JP59178449A JP17844984A JPS6158063A JP S6158063 A JPS6158063 A JP S6158063A JP 59178449 A JP59178449 A JP 59178449A JP 17844984 A JP17844984 A JP 17844984A JP S6158063 A JPS6158063 A JP S6158063A
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- JP
- Japan
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- memory
- ram
- address
- data processing
- area
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データ処理装置の電源投入時にプａグラム
格納メモリを診断して正常なメモリ領域のみを有効利用
することができるようＫされたメモリ制御機能を有する
データ処理装置に関するものである。
格納メモリを診断して正常なメモリ領域のみを有効利用
することができるようＫされたメモリ制御機能を有する
データ処理装置に関するものである。
第１図は従来のこの種のデータ処理装置の構成を示すブ
ロック図である。この第１図において、（１）はプロセ
ッサ、（コ）はメモリ診断プログラム及び初期プログラ
ムローダを記憶するＲＯＭ （読み出し専用メモリ）、
（３）はプログラム及びデータを記憶するフレキシブル
・ディスク、（りはフレキシブル・ディスク（３）を接
続するための外部記憶接続回路、（り）はＲＯＭ （コ
）に接続されている初期プログラム・ローダを実行１”
ることＫよってフレキシブル・ディスク（３）から読み
出されたプログラム及びデータの転送先となるＲＡＭ
（書込み／読み出しメモリ）、（６）は文字や図形等を
表示するディスプレイ、（７ンはディスプレイ（６）を
接続するためのディスプレイ接続回路、（ｆ）は上位計
算機（図示しない）との間で前もって定められた通信規
約に基づいてデータ通信をする通信制御回路、（９）は
プロセッサ（１）、ＲＯＭ （り 、外部記憶接続回路
（す、ＲＡＭ Ｃｒ） 、ディスプレイ接続回路（７）
及び通信制御回路（ｇ）をそれぞれ接続する共通バスで
ある。
ロック図である。この第１図において、（１）はプロセ
ッサ、（コ）はメモリ診断プログラム及び初期プログラ
ムローダを記憶するＲＯＭ （読み出し専用メモリ）、
（３）はプログラム及びデータを記憶するフレキシブル
・ディスク、（りはフレキシブル・ディスク（３）を接
続するための外部記憶接続回路、（り）はＲＯＭ （コ
）に接続されている初期プログラム・ローダを実行１”
ることＫよってフレキシブル・ディスク（３）から読み
出されたプログラム及びデータの転送先となるＲＡＭ
（書込み／読み出しメモリ）、（６）は文字や図形等を
表示するディスプレイ、（７ンはディスプレイ（６）を
接続するためのディスプレイ接続回路、（ｆ）は上位計
算機（図示しない）との間で前もって定められた通信規
約に基づいてデータ通信をする通信制御回路、（９）は
プロセッサ（１）、ＲＯＭ （り 、外部記憶接続回路
（す、ＲＡＭ Ｃｒ） 、ディスプレイ接続回路（７）
及び通信制御回路（ｇ）をそれぞれ接続する共通バスで
ある。
次に上記した従来のデータ処理装置の動作について説明
する。データ処理装置の電源が投入されると、プロセッ
サ（１）は初めにＲＯＭ （２）に記憶されているメモ
リ診断プログラムを実行する。このメモリ診断プログラ
ムは、ＲＡＭ （ｊ’）の全アドレス領域を診断して、
その良否を検査するものである。
する。データ処理装置の電源が投入されると、プロセッ
サ（１）は初めにＲＯＭ （２）に記憶されているメモ
リ診断プログラムを実行する。このメモリ診断プログラ
ムは、ＲＡＭ （ｊ’）の全アドレス領域を診断して、
その良否を検査するものである。
メモリ診断プログラムによってＲＡＭ （ｒ）に異常が
ないことが判断されると、次に前記ＲｏＭ（２）に記憶
される初期プログラム・ローダを実行する。この初期プ
ログラム・ローダは、フレキシブル・ディスク（３）か
らプログラム及びデータを読み出しＲＡＭ（５）へ転送
する。そしてプログラム及びデータの転送が終了すると
、ＲＡＭ （ｊ）へ転送したプログラムを実行するよう
にプロセッサ（１）の実行制御を、ＲＡＭ （ｇに転送
したプログラムへ移す。以後、プロセッサ（１）はＲＡ
Ｍ （、ｔ）に記憶されているプログラムを実行するこ
とにより、データ処理装置に与えられた機能を実現する
。
ないことが判断されると、次に前記ＲｏＭ（２）に記憶
される初期プログラム・ローダを実行する。この初期プ
ログラム・ローダは、フレキシブル・ディスク（３）か
らプログラム及びデータを読み出しＲＡＭ（５）へ転送
する。そしてプログラム及びデータの転送が終了すると
、ＲＡＭ （ｊ）へ転送したプログラムを実行するよう
にプロセッサ（１）の実行制御を、ＲＡＭ （ｇに転送
したプログラムへ移す。以後、プロセッサ（１）はＲＡ
Ｍ （、ｔ）に記憶されているプログラムを実行するこ
とにより、データ処理装置に与えられた機能を実現する
。
しかしながら、前記メモリ診断プログラムの実行によっ
てＲＡＭ （−ｔ）に異常が検出された場合は、プロセ
ッサ（１）の作動は直ちに停止され、初期プログラム・
ローダの実行は中止されることＫなる。
てＲＡＭ （−ｔ）に異常が検出された場合は、プロセ
ッサ（１）の作動は直ちに停止され、初期プログラム・
ローダの実行は中止されることＫなる。
第２図は、従来のデータ処理装置において。
ＲＯＭ （２）に記憶されているメモリ診断プログラム
及び初期プログラム・ローダの処理平頭を示すフローチ
ャート図である。
及び初期プログラム・ローダの処理平頭を示すフローチ
ャート図である。
メモリ診断プログラムは、ＲＡＭ （！；）を構成する
記憶素子中でｌピットでも異常を検出すると、そのＲＡ
Ｍ （ｊ）は不良であると判断して作′ｙ！ｈを停止す
るため、残りの記憶素子が全て正常でありにとしても、
初期プログラム・ローダを実行せず、このために、デー
タ処理装置は与えら几た機能を実現することができなく
なる。
記憶素子中でｌピットでも異常を検出すると、そのＲＡ
Ｍ （ｊ）は不良であると判断して作′ｙ！ｈを停止す
るため、残りの記憶素子が全て正常でありにとしても、
初期プログラム・ローダを実行せず、このために、デー
タ処理装置は与えら几た機能を実現することができなく
なる。
又、メモリ診断プログラムで検出された不良記憶素子の
メモリアドレスを飛び越してフレキシブル・ディスク（
、？）からＲＡＭ （ｙ）へプログラム及びデータを転
送する初期プログラム・ローダを利用したとしても連続
したメモリアドレスでＲＡＭ （＆）をアクセスできな
いため、ＲＡＭ （幻へ転送したプログラムの実行制御
及びデータのメモリアドレス管理が困鼎になり実用的で
ない。
メモリアドレスを飛び越してフレキシブル・ディスク（
、？）からＲＡＭ （ｙ）へプログラム及びデータを転
送する初期プログラム・ローダを利用したとしても連続
したメモリアドレスでＲＡＭ （＆）をアクセスできな
いため、ＲＡＭ （幻へ転送したプログラムの実行制御
及びデータのメモリアドレス管理が困鼎になり実用的で
ない。
従来のデータ処理装置は以上のような構成・動作のもの
であるので、当該データ処理装置の電源投入時のメモリ
診断において、ＲＡＭ （ｊ）を１１り成する記憶素子
中でｌビットでも異常か検出されると、データ処理装置
に与えられた機能を実現するためのプログラムをＲＡＭ
（ｒ）へ格納することなく作動を停止するものである
ために、データ処理装置の機能の縮退や性能を低下を招
くことは避けられず、又、ＲＡＭ （５）内の残りの正
常な記憶素子を活用することができないという欠点カー
あった。
であるので、当該データ処理装置の電源投入時のメモリ
診断において、ＲＡＭ （ｊ）を１１り成する記憶素子
中でｌビットでも異常か検出されると、データ処理装置
に与えられた機能を実現するためのプログラムをＲＡＭ
（ｒ）へ格納することなく作動を停止するものである
ために、データ処理装置の機能の縮退や性能を低下を招
くことは避けられず、又、ＲＡＭ （５）内の残りの正
常な記憶素子を活用することができないという欠点カー
あった。
〔発明の概要］
この発明は上記のような従来のものの欠点な除去する目
的でなされたものモ、ＲＡＭ （ｊ）の記憶領域をｎ分
割し、データ処理装置の電源投入時のメモリ診断におい
て前記分割された記憶領域単位でメモリの良否を判断す
るメモリ診断プログラムと、前記分割記憶領域単位で物
理メモリアドレスから論理メモリアドレスへアドレス変
換するアドレス変換回路を備えて、不良記憶素子を持つ
分割記憶不良記憶素子を持つ分割記憶領域の数）に縮少
するがプロセッサ（１）からは連続したメモリアドレス
でＲＡＭ （！ｒ）をアクセスできるようにし、その動
作を容易にし、たメモリ制御機能も有するデータ処理装
置を提供するものである。
的でなされたものモ、ＲＡＭ （ｊ）の記憶領域をｎ分
割し、データ処理装置の電源投入時のメモリ診断におい
て前記分割された記憶領域単位でメモリの良否を判断す
るメモリ診断プログラムと、前記分割記憶領域単位で物
理メモリアドレスから論理メモリアドレスへアドレス変
換するアドレス変換回路を備えて、不良記憶素子を持つ
分割記憶不良記憶素子を持つ分割記憶領域の数）に縮少
するがプロセッサ（１）からは連続したメモリアドレス
でＲＡＭ （！ｒ）をアクセスできるようにし、その動
作を容易にし、たメモリ制御機能も有するデータ処理装
置を提供するものである。
以下、この発明の実施例を図について説明するっ第３図
はこの発明の一実施例のデータ処理装置疋おけるメモリ
・アドレス変換回路を示す図であ：ｂ。
はこの発明の一実施例のデータ処理装置疋おけるメモリ
・アドレス変換回路を示す図であ：ｂ。
この第３図において、（ｉｏ）は共通バス（ｑ）のアド
レス信号ＡｉとＡｉｓを入力とし予め指定されているピ
ット変換情報に従ってアドレス変換信号ａ／Ｆとａ／ｊ
を出力するアドレス変換回路である。
レス信号ＡｉとＡｉｓを入力とし予め指定されているピ
ット変換情報に従ってアドレス変換信号ａ／Ｆとａ／ｊ
を出力するアドレス変換回路である。
ＲＡＭ （ｔ）のアドレス入力部Ａｌｌ’とＡ１５には
アドレス変換信号ａ／りとａ／ｊが入力され、それ以外
のアドレス入力部Ａ１７−Ａ／ｊには共通バス（９ンの
アドレス信号ＡＯ−Ａ／、ｌがそれぞれ入力される。こ
こで、共通バス（ワンのアドレス信号ＡＡｔはｍｆ３Ｂ
（最上位ピット）、同アドレス信゛号Ａ（７はり、ＳＢ
（最下位ピット）であるためアドレス変換回路（１０
）は１例えば６弘にのメモリ・アドレス空間を／Ａｋ単
位でアドレス変換することになる。なお、このアドレス
変換回路（ｌＯ）が共通バス（テ）とＲＡＭ （ｊ）と
の間に設けられている点を除き、この発明の実施例によ
るデータ処理装置と第１図に示されている従来装置との
間には、■大な構成上の相違点はな（）。
アドレス変換信号ａ／りとａ／ｊが入力され、それ以外
のアドレス入力部Ａ１７−Ａ／ｊには共通バス（９ンの
アドレス信号ＡＯ−Ａ／、ｌがそれぞれ入力される。こ
こで、共通バス（ワンのアドレス信号ＡＡｔはｍｆ３Ｂ
（最上位ピット）、同アドレス信゛号Ａ（７はり、ＳＢ
（最下位ピット）であるためアドレス変換回路（１０
）は１例えば６弘にのメモリ・アドレス空間を／Ａｋ単
位でアドレス変換することになる。なお、このアドレス
変換回路（ｌＯ）が共通バス（テ）とＲＡＭ （ｊ）と
の間に設けられている点を除き、この発明の実施例によ
るデータ処理装置と第１図に示されている従来装置との
間には、■大な構成上の相違点はな（）。
゛アドレス変換のために予め指定されているビット変換
情報としては共通バス（９）のデータ信号ＤＯとＤ／が
使用され、共通バス（？）のＩ１０書込みストローブ信
号αＷに同期して当該データ信号Ｄ０とＤ／がアドレス
変換回路（１０）にセットされる。
情報としては共通バス（９）のデータ信号ＤＯとＤ／が
使用され、共通バス（？）のＩ１０書込みストローブ信
号αＷに同期して当該データ信号Ｄ０とＤ／がアドレス
変換回路（１０）にセットされる。
このビット変換情報のセットは第１図に示されているプ
ロセッサ（１）がＲＡＭ（よ）のメモリ診断実行終了後
に行なうものであるが、その詳細は後述する。
ロセッサ（１）がＲＡＭ（よ）のメモリ診断実行終了後
に行なうものであるが、その詳細は後述する。
第弘図は、第３図におけるＲＡＭ （ｇのメモリ・アド
レス空間を分割した例示図である。この第グ図において
は、ＲＡＭ（よ）のメモリ・アドレス空間６＆ｋを７６
に単位に弘分割し、このよ５Ｋｔ、て分割したメモリ領
域をそれぞれ領域１．領域コ。
レス空間を分割した例示図である。この第グ図において
は、ＲＡＭ（よ）のメモリ・アドレス空間６＆ｋを７６
に単位に弘分割し、このよ５Ｋｔ、て分割したメモリ領
域をそれぞれ領域１．領域コ。
領域Ｊおよび領域グとすることが示されている。
これらの領域ｌないし領域弘は、第３図におけるアドレ
ス変換回路（１０）によってアドレス変換されるメモリ
・アドレス空間に対応している。
ス変換回路（１０）によってアドレス変換されるメモリ
・アドレス空間に対応している。
第３図は、第３図におけるＲＡＭ （ｊ）のアドレス入
力と第弘図におけるーメそり・アドレス空間の分割の関
係を表わす図である＠ 次に上記したこの発明の一実施例であるデータ処理装置
の動作について説明する。ここで第ダ図に示されている
領域コの中で不良な記憶素子を検出した場合を例にとっ
て説明する。第６図は物理アドレスから論理アドレスへ
の変換を示す図である。データ処理装置の電源投入時に
実行するメモリ診断は、第６図（ａ）に示されて〜ζる
物理アドレスで指定された領域ｌないし領域弘を個別に
診断して使用不能領域の存否を検査する。この検査の結
果、領域コが使用不能であることが判明すると第１ｊ３
に示されているプロセッサ（１）は第３図に示されてい
るアドレス変換回路（１０）へ適当なビット変換情報を
セットし、第６図（ｂ）に示されているように論理アド
レス００００−ＢＦＦＦ （／ ６進）に領域ｌ、領領
域そして領域弘が順に割当てられるようにする。このよ
うにすることによってプロセッサ（１）はメモリアドレ
スｏｏｏｏ〜ＢＦＦＦ （／ Ａ進）を連続したアドレ
ス空間としてアクセスすることができるようになる。
力と第弘図におけるーメそり・アドレス空間の分割の関
係を表わす図である＠ 次に上記したこの発明の一実施例であるデータ処理装置
の動作について説明する。ここで第ダ図に示されている
領域コの中で不良な記憶素子を検出した場合を例にとっ
て説明する。第６図は物理アドレスから論理アドレスへ
の変換を示す図である。データ処理装置の電源投入時に
実行するメモリ診断は、第６図（ａ）に示されて〜ζる
物理アドレスで指定された領域ｌないし領域弘を個別に
診断して使用不能領域の存否を検査する。この検査の結
果、領域コが使用不能であることが判明すると第１ｊ３
に示されているプロセッサ（１）は第３図に示されてい
るアドレス変換回路（１０）へ適当なビット変換情報を
セットし、第６図（ｂ）に示されているように論理アド
レス００００−ＢＦＦＦ （／ ６進）に領域ｌ、領領
域そして領域弘が順に割当てられるようにする。このよ
うにすることによってプロセッサ（１）はメモリアドレ
スｏｏｏｏ〜ＢＦＦＦ （／ Ａ進）を連続したアドレ
ス空間としてアクセスすることができるようになる。
第７図は、第６図に示されている領域ユが使用率ＩＩＣ
であった場合のアドレス変換回路（１０）のピット変換
を表わす図である。なお、こ−で、Ｈはｒ／Ｊ 、ｒ
ＯＪのいずれでも良℃・ことを指示するものである。こ
の第２図に示されているピット変換によって、プロセッ
サ（１）が領域コをアクセスしようとした場合には、領
域Ｊが、又、領域Ｊをアクセスしようとした場合に！家
、領域ダがそれぞれ使用されることになる。プロセッサ
（１）は、メモリ診断が終り、アドレス置換回路（１０
）ヘビット変換情報をセットすると、フレキシブルディ
スクＣ３）からＲＡＭ （ｊ）ヘゲログラム及びデータ
を転送する。但し、ＲＡＭ （、ｔ）の使用可能なメモ
１ノ・アドレス空間は００００〜ＢＦＦＦ （／ ６進
）であるから、予め転送すべきプログラム及びデータを
決めておき、それをＲｏＭ （２） Ｋ記憶する初期プ
ログラム・ローダにプログラムしておけば良い。例えば
、使用可能なメモリ・アドレス空間が００００〜．７Ｆ
ＦＦ（／ ６進〕の場合はある所定のプログラムｌＰ、
けを転送し、同メモリ・アドレス空間が０ＯＱＯ〜７Ｆ
ＦＦ （／ Ａ進）の場合は上記プログラムｌに加えて
、別異のプログラムユを転送するといった具合いＫすれ
ば良い。
であった場合のアドレス変換回路（１０）のピット変換
を表わす図である。なお、こ−で、Ｈはｒ／Ｊ 、ｒ
ＯＪのいずれでも良℃・ことを指示するものである。こ
の第２図に示されているピット変換によって、プロセッ
サ（１）が領域コをアクセスしようとした場合には、領
域Ｊが、又、領域Ｊをアクセスしようとした場合に！家
、領域ダがそれぞれ使用されることになる。プロセッサ
（１）は、メモリ診断が終り、アドレス置換回路（１０
）ヘビット変換情報をセットすると、フレキシブルディ
スクＣ３）からＲＡＭ （ｊ）ヘゲログラム及びデータ
を転送する。但し、ＲＡＭ （、ｔ）の使用可能なメモ
１ノ・アドレス空間は００００〜ＢＦＦＦ （／ ６進
）であるから、予め転送すべきプログラム及びデータを
決めておき、それをＲｏＭ （２） Ｋ記憶する初期プ
ログラム・ローダにプログラムしておけば良い。例えば
、使用可能なメモリ・アドレス空間が００００〜．７Ｆ
ＦＦ（／ ６進〕の場合はある所定のプログラムｌＰ、
けを転送し、同メモリ・アドレス空間が０ＯＱＯ〜７Ｆ
ＦＦ （／ Ａ進）の場合は上記プログラムｌに加えて
、別異のプログラムユを転送するといった具合いＫすれ
ば良い。
第３図は、第３図に示されているアドレス変換回路（ｌ
Ｏ）を使用する場合において、ＲＯＭ（コ）が記憶する
メ七す診断ブロックと初期プログラム・ローダの処理手
順を示すフローチャート図である。
Ｏ）を使用する場合において、ＲＯＭ（コ）が記憶する
メ七す診断ブロックと初期プログラム・ローダの処理手
順を示すフローチャート図である。
第５図に示されているフローチャー１・図の中で、メモ
リ診断プログラム実行中に■領域の使用状況を記憶する
処理があるが、この列の場合、■（，１）は現に診断中
であるため、その記憶先としては使用できないので、プ
ロセッサ（１）が内蔵する適当なレジスタを使５ように
すれば良い。
リ診断プログラム実行中に■領域の使用状況を記憶する
処理があるが、この列の場合、■（，１）は現に診断中
であるため、その記憶先としては使用できないので、プ
ロセッサ（１）が内蔵する適当なレジスタを使５ように
すれば良い。
なお、上記実施例の説明は、ＲＡＭ （ｊ）のメモリ・
アドレス空間を弘分割したものとしてなされたが、これ
に限らず、メモリ・アドレス空間のナイス、ＲＡＭ （
ｊｏ）のハードウェア構成、ＲＡＭ （！；）に格納す
るプログラムやデータの構造等を考慮して屓適な値で分
割すれば良い。又、ＲＯＭ （コ）には、メモリ診断プ
ログラムおよび初期プログラム・ローダに加えて、外部
記憶接続回路（す、ディスプレイ接続回路（り）および
通信制御回路（す）に対する診断プログラムを記憶する
ようにし゛（も良い。
アドレス空間を弘分割したものとしてなされたが、これ
に限らず、メモリ・アドレス空間のナイス、ＲＡＭ （
ｊｏ）のハードウェア構成、ＲＡＭ （！；）に格納す
るプログラムやデータの構造等を考慮して屓適な値で分
割すれば良い。又、ＲＯＭ （コ）には、メモリ診断プ
ログラムおよび初期プログラム・ローダに加えて、外部
記憶接続回路（す、ディスプレイ接続回路（り）および
通信制御回路（す）に対する診断プログラムを記憶する
ようにし゛（も良い。
この発明は、以上説明したよ５に、ｎ分割した調領域を
分割領域毎に個別にメモリ診断し、使用不ｎＣな領域を
擬似的に削除することによって、プロセッサからは連続
したメモリアドレスでアクセスすることができるよ５に
されたアドレス変換回路を備えたことにより、たとえ上
記メモリ診断において不良記憶素子が検出されたとして
も、その時点でデータ処理装置の動作を中断させること
なく、他の可能な記憶素子を使用することにより、容易
にデータ処理装置を作動させることができるという優れ
た効果を奏するものである。
分割領域毎に個別にメモリ診断し、使用不ｎＣな領域を
擬似的に削除することによって、プロセッサからは連続
したメモリアドレスでアクセスすることができるよ５に
されたアドレス変換回路を備えたことにより、たとえ上
記メモリ診断において不良記憶素子が検出されたとして
も、その時点でデータ処理装置の動作を中断させること
なく、他の可能な記憶素子を使用することにより、容易
にデータ処理装置を作動させることができるという優れ
た効果を奏するものである。
第１図は従来のデータ処理装置の構成を示すブロック図
、第２図は第１図のデータ処理装置におけるＲＯＭに記
憶されているプログラムのフローチャート図、第３図は
この発明の一実施例装置におけるメモリ・アドレス変換
回路を示す図、第弘図はＲＯＭ （ｊ）のメモリアドレ
ス空間の分割図、第５図はＲＡＭ （ｒ）のアドレス入
力と前記ｆｇａ図のように分割されたメモリ・アドレス
空間との関係図、第６図は物理アドレスから論理アドレ
スへのアドレス変換図、第り図はアドレス変換回路（１
０）のビット変換図、第５図はこの発明の一実施例装置
におｌるＲＯＭに記憶されているプログラムのフローチ
ャート図である。 図において、（１）・φプロセッサ、（２）・・ＲＯＭ
、（Ｊ）・・フレキシブル・ディスク、（リ−・外部記
憶接続回路、（ｓ）・・Ｎ頭、（ｇ）・・通信制御回路
、（９ン・・共通バス、（１０）−・アドレス変換回路
である。 なお、図中、同一符号は同一、又は和尚部分を示す。 幣３図 ）＄４図 竿５図 第８図 （前ベー＝：Ｖ゛ら、唖く） 手続補正椙：Ｃ方式〕 昭和６０乎２ リ ６日
、第２図は第１図のデータ処理装置におけるＲＯＭに記
憶されているプログラムのフローチャート図、第３図は
この発明の一実施例装置におけるメモリ・アドレス変換
回路を示す図、第弘図はＲＯＭ （ｊ）のメモリアドレ
ス空間の分割図、第５図はＲＡＭ （ｒ）のアドレス入
力と前記ｆｇａ図のように分割されたメモリ・アドレス
空間との関係図、第６図は物理アドレスから論理アドレ
スへのアドレス変換図、第り図はアドレス変換回路（１
０）のビット変換図、第５図はこの発明の一実施例装置
におｌるＲＯＭに記憶されているプログラムのフローチ
ャート図である。 図において、（１）・φプロセッサ、（２）・・ＲＯＭ
、（Ｊ）・・フレキシブル・ディスク、（リ−・外部記
憶接続回路、（ｓ）・・Ｎ頭、（ｇ）・・通信制御回路
、（９ン・・共通バス、（１０）−・アドレス変換回路
である。 なお、図中、同一符号は同一、又は和尚部分を示す。 幣３図 ）＄４図 竿５図 第８図 （前ベー＝：Ｖ゛ら、唖く） 手続補正椙：Ｃ方式〕 昭和６０乎２ リ ６日
Claims (1)
- そのメモリ・アドレス空間が任意数の領域に分割されて
いる、プログラム及びデータを記憶するＲＡＭと、前記
ＲＡＭに対する診断プログラムを記憶するＲＯＭと、前
記ＲＡＭ及びＲＯＭに記憶されているプログラムを実行
するプロセッサとが共通バスによつて相互に接続されて
いるデータ処理装置において、前記ＲＡＭと前記共通バ
スとの間にアドレス変換回路を設け、電源投入時に前記
診断プログラムによつて前記ＲＡＭの分割された領域毎
に個別に診断を行ない、いずれかの領域に使用不能部分
が存在すると診断されたときには、前記アドレス変換回
路は前記共通バスからの所定の信号に基づいて、前記使
用不能領域を除くＲＡＭのメモリ・アドレス空間につい
て連続したメモリ・アドレスを付するようにされるデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178449A JPS6158063A (ja) | 1984-08-29 | 1984-08-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178449A JPS6158063A (ja) | 1984-08-29 | 1984-08-29 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158063A true JPS6158063A (ja) | 1986-03-25 |
Family
ID=16048710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178449A Pending JPS6158063A (ja) | 1984-08-29 | 1984-08-29 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476341A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Memory managing unit |
| US6367030B1 (en) | 1997-10-09 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Address conversion circuit and address conversion system with redundancy decision circuitry |
-
1984
- 1984-08-29 JP JP59178449A patent/JPS6158063A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476341A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Memory managing unit |
| US6367030B1 (en) | 1997-10-09 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Address conversion circuit and address conversion system with redundancy decision circuitry |
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