JPS6158063A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6158063A JPS6158063A JP59178449A JP17844984A JPS6158063A JP S6158063 A JPS6158063 A JP S6158063A JP 59178449 A JP59178449 A JP 59178449A JP 17844984 A JP17844984 A JP 17844984A JP S6158063 A JPS6158063 A JP S6158063A
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- Japan
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- memory
- ram
- address
- data processing
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データ処理装置の電源投入時にプaグラム
格納メモリを診断して正常なメモリ領域のみを有効利用
することができるようKされたメモリ制御機能を有する
データ処理装置に関するものである。
格納メモリを診断して正常なメモリ領域のみを有効利用
することができるようKされたメモリ制御機能を有する
データ処理装置に関するものである。
第1図は従来のこの種のデータ処理装置の構成を示すブ
ロック図である。この第1図において、(1)はプロセ
ッサ、(コ)はメモリ診断プログラム及び初期プログラ
ムローダを記憶するROM (読み出し専用メモリ)、
(3)はプログラム及びデータを記憶するフレキシブル
・ディスク、(りはフレキシブル・ディスク(3)を接
続するための外部記憶接続回路、(り)はROM (コ
)に接続されている初期プログラム・ローダを実行1”
ることKよってフレキシブル・ディスク(3)から読み
出されたプログラム及びデータの転送先となるRAM
(書込み/読み出しメモリ)、(6)は文字や図形等を
表示するディスプレイ、(7ンはディスプレイ(6)を
接続するためのディスプレイ接続回路、(f)は上位計
算機(図示しない)との間で前もって定められた通信規
約に基づいてデータ通信をする通信制御回路、(9)は
プロセッサ(1)、ROM (り 、外部記憶接続回路
(す、RAM Cr) 、ディスプレイ接続回路(7)
及び通信制御回路(g)をそれぞれ接続する共通バスで
ある。
ロック図である。この第1図において、(1)はプロセ
ッサ、(コ)はメモリ診断プログラム及び初期プログラ
ムローダを記憶するROM (読み出し専用メモリ)、
(3)はプログラム及びデータを記憶するフレキシブル
・ディスク、(りはフレキシブル・ディスク(3)を接
続するための外部記憶接続回路、(り)はROM (コ
)に接続されている初期プログラム・ローダを実行1”
ることKよってフレキシブル・ディスク(3)から読み
出されたプログラム及びデータの転送先となるRAM
(書込み/読み出しメモリ)、(6)は文字や図形等を
表示するディスプレイ、(7ンはディスプレイ(6)を
接続するためのディスプレイ接続回路、(f)は上位計
算機(図示しない)との間で前もって定められた通信規
約に基づいてデータ通信をする通信制御回路、(9)は
プロセッサ(1)、ROM (り 、外部記憶接続回路
(す、RAM Cr) 、ディスプレイ接続回路(7)
及び通信制御回路(g)をそれぞれ接続する共通バスで
ある。
次に上記した従来のデータ処理装置の動作について説明
する。データ処理装置の電源が投入されると、プロセッ
サ(1)は初めにROM (2)に記憶されているメモ
リ診断プログラムを実行する。このメモリ診断プログラ
ムは、RAM (j’)の全アドレス領域を診断して、
その良否を検査するものである。
する。データ処理装置の電源が投入されると、プロセッ
サ(1)は初めにROM (2)に記憶されているメモ
リ診断プログラムを実行する。このメモリ診断プログラ
ムは、RAM (j’)の全アドレス領域を診断して、
その良否を検査するものである。
メモリ診断プログラムによってRAM (r)に異常が
ないことが判断されると、次に前記RoM(2)に記憶
される初期プログラム・ローダを実行する。この初期プ
ログラム・ローダは、フレキシブル・ディスク(3)か
らプログラム及びデータを読み出しRAM(5)へ転送
する。そしてプログラム及びデータの転送が終了すると
、RAM (j)へ転送したプログラムを実行するよう
にプロセッサ(1)の実行制御を、RAM (gに転送
したプログラムへ移す。以後、プロセッサ(1)はRA
M (、t)に記憶されているプログラムを実行するこ
とにより、データ処理装置に与えられた機能を実現する
。
ないことが判断されると、次に前記RoM(2)に記憶
される初期プログラム・ローダを実行する。この初期プ
ログラム・ローダは、フレキシブル・ディスク(3)か
らプログラム及びデータを読み出しRAM(5)へ転送
する。そしてプログラム及びデータの転送が終了すると
、RAM (j)へ転送したプログラムを実行するよう
にプロセッサ(1)の実行制御を、RAM (gに転送
したプログラムへ移す。以後、プロセッサ(1)はRA
M (、t)に記憶されているプログラムを実行するこ
とにより、データ処理装置に与えられた機能を実現する
。
しかしながら、前記メモリ診断プログラムの実行によっ
てRAM (−t)に異常が検出された場合は、プロセ
ッサ(1)の作動は直ちに停止され、初期プログラム・
ローダの実行は中止されることKなる。
てRAM (−t)に異常が検出された場合は、プロセ
ッサ(1)の作動は直ちに停止され、初期プログラム・
ローダの実行は中止されることKなる。
第2図は、従来のデータ処理装置において。
ROM (2)に記憶されているメモリ診断プログラム
及び初期プログラム・ローダの処理平頭を示すフローチ
ャート図である。
及び初期プログラム・ローダの処理平頭を示すフローチ
ャート図である。
メモリ診断プログラムは、RAM (!;)を構成する
記憶素子中でlピットでも異常を検出すると、そのRA
M (j)は不良であると判断して作′y!hを停止す
るため、残りの記憶素子が全て正常でありにとしても、
初期プログラム・ローダを実行せず、このために、デー
タ処理装置は与えら几た機能を実現することができなく
なる。
記憶素子中でlピットでも異常を検出すると、そのRA
M (j)は不良であると判断して作′y!hを停止す
るため、残りの記憶素子が全て正常でありにとしても、
初期プログラム・ローダを実行せず、このために、デー
タ処理装置は与えら几た機能を実現することができなく
なる。
又、メモリ診断プログラムで検出された不良記憶素子の
メモリアドレスを飛び越してフレキシブル・ディスク(
、?)からRAM (y)へプログラム及びデータを転
送する初期プログラム・ローダを利用したとしても連続
したメモリアドレスでRAM (&)をアクセスできな
いため、RAM (幻へ転送したプログラムの実行制御
及びデータのメモリアドレス管理が困鼎になり実用的で
ない。
メモリアドレスを飛び越してフレキシブル・ディスク(
、?)からRAM (y)へプログラム及びデータを転
送する初期プログラム・ローダを利用したとしても連続
したメモリアドレスでRAM (&)をアクセスできな
いため、RAM (幻へ転送したプログラムの実行制御
及びデータのメモリアドレス管理が困鼎になり実用的で
ない。
従来のデータ処理装置は以上のような構成・動作のもの
であるので、当該データ処理装置の電源投入時のメモリ
診断において、RAM (j)を11り成する記憶素子
中でlビットでも異常か検出されると、データ処理装置
に与えられた機能を実現するためのプログラムをRAM
(r)へ格納することなく作動を停止するものである
ために、データ処理装置の機能の縮退や性能を低下を招
くことは避けられず、又、RAM (5)内の残りの正
常な記憶素子を活用することができないという欠点カー
あった。
であるので、当該データ処理装置の電源投入時のメモリ
診断において、RAM (j)を11り成する記憶素子
中でlビットでも異常か検出されると、データ処理装置
に与えられた機能を実現するためのプログラムをRAM
(r)へ格納することなく作動を停止するものである
ために、データ処理装置の機能の縮退や性能を低下を招
くことは避けられず、又、RAM (5)内の残りの正
常な記憶素子を活用することができないという欠点カー
あった。
〔発明の概要]
この発明は上記のような従来のものの欠点な除去する目
的でなされたものモ、RAM (j)の記憶領域をn分
割し、データ処理装置の電源投入時のメモリ診断におい
て前記分割された記憶領域単位でメモリの良否を判断す
るメモリ診断プログラムと、前記分割記憶領域単位で物
理メモリアドレスから論理メモリアドレスへアドレス変
換するアドレス変換回路を備えて、不良記憶素子を持つ
分割記憶不良記憶素子を持つ分割記憶領域の数)に縮少
するがプロセッサ(1)からは連続したメモリアドレス
でRAM (!r)をアクセスできるようにし、その動
作を容易にし、たメモリ制御機能も有するデータ処理装
置を提供するものである。
的でなされたものモ、RAM (j)の記憶領域をn分
割し、データ処理装置の電源投入時のメモリ診断におい
て前記分割された記憶領域単位でメモリの良否を判断す
るメモリ診断プログラムと、前記分割記憶領域単位で物
理メモリアドレスから論理メモリアドレスへアドレス変
換するアドレス変換回路を備えて、不良記憶素子を持つ
分割記憶不良記憶素子を持つ分割記憶領域の数)に縮少
するがプロセッサ(1)からは連続したメモリアドレス
でRAM (!r)をアクセスできるようにし、その動
作を容易にし、たメモリ制御機能も有するデータ処理装
置を提供するものである。
以下、この発明の実施例を図について説明するっ第3図
はこの発明の一実施例のデータ処理装置疋おけるメモリ
・アドレス変換回路を示す図であ:b。
はこの発明の一実施例のデータ処理装置疋おけるメモリ
・アドレス変換回路を示す図であ:b。
この第3図において、(io)は共通バス(q)のアド
レス信号AiとAisを入力とし予め指定されているピ
ット変換情報に従ってアドレス変換信号a/Fとa/j
を出力するアドレス変換回路である。
レス信号AiとAisを入力とし予め指定されているピ
ット変換情報に従ってアドレス変換信号a/Fとa/j
を出力するアドレス変換回路である。
RAM (t)のアドレス入力部All’とA15には
アドレス変換信号a/りとa/jが入力され、それ以外
のアドレス入力部A17−A/jには共通バス(9ンの
アドレス信号AO−A/、lがそれぞれ入力される。こ
こで、共通バス(ワンのアドレス信号AAtはmf3B
(最上位ピット)、同アドレス信゛号A(7はり、SB
(最下位ピット)であるためアドレス変換回路(10
)は1例えば6弘にのメモリ・アドレス空間を/Ak単
位でアドレス変換することになる。なお、このアドレス
変換回路(lO)が共通バス(テ)とRAM (j)と
の間に設けられている点を除き、この発明の実施例によ
るデータ処理装置と第1図に示されている従来装置との
間には、■大な構成上の相違点はな()。
アドレス変換信号a/りとa/jが入力され、それ以外
のアドレス入力部A17−A/jには共通バス(9ンの
アドレス信号AO−A/、lがそれぞれ入力される。こ
こで、共通バス(ワンのアドレス信号AAtはmf3B
(最上位ピット)、同アドレス信゛号A(7はり、SB
(最下位ピット)であるためアドレス変換回路(10
)は1例えば6弘にのメモリ・アドレス空間を/Ak単
位でアドレス変換することになる。なお、このアドレス
変換回路(lO)が共通バス(テ)とRAM (j)と
の間に設けられている点を除き、この発明の実施例によ
るデータ処理装置と第1図に示されている従来装置との
間には、■大な構成上の相違点はな()。
゛アドレス変換のために予め指定されているビット変換
情報としては共通バス(9)のデータ信号DOとD/が
使用され、共通バス(?)のI10書込みストローブ信
号αWに同期して当該データ信号D0とD/がアドレス
変換回路(10)にセットされる。
情報としては共通バス(9)のデータ信号DOとD/が
使用され、共通バス(?)のI10書込みストローブ信
号αWに同期して当該データ信号D0とD/がアドレス
変換回路(10)にセットされる。
このビット変換情報のセットは第1図に示されているプ
ロセッサ(1)がRAM(よ)のメモリ診断実行終了後
に行なうものであるが、その詳細は後述する。
ロセッサ(1)がRAM(よ)のメモリ診断実行終了後
に行なうものであるが、その詳細は後述する。
第弘図は、第3図におけるRAM (gのメモリ・アド
レス空間を分割した例示図である。この第グ図において
は、RAM(よ)のメモリ・アドレス空間6&kを76
に単位に弘分割し、このよ5Kt、て分割したメモリ領
域をそれぞれ領域1.領域コ。
レス空間を分割した例示図である。この第グ図において
は、RAM(よ)のメモリ・アドレス空間6&kを76
に単位に弘分割し、このよ5Kt、て分割したメモリ領
域をそれぞれ領域1.領域コ。
領域Jおよび領域グとすることが示されている。
これらの領域lないし領域弘は、第3図におけるアドレ
ス変換回路(10)によってアドレス変換されるメモリ
・アドレス空間に対応している。
ス変換回路(10)によってアドレス変換されるメモリ
・アドレス空間に対応している。
第3図は、第3図におけるRAM (j)のアドレス入
力と第弘図におけるーメそり・アドレス空間の分割の関
係を表わす図である@ 次に上記したこの発明の一実施例であるデータ処理装置
の動作について説明する。ここで第ダ図に示されている
領域コの中で不良な記憶素子を検出した場合を例にとっ
て説明する。第6図は物理アドレスから論理アドレスへ
の変換を示す図である。データ処理装置の電源投入時に
実行するメモリ診断は、第6図(a)に示されて〜ζる
物理アドレスで指定された領域lないし領域弘を個別に
診断して使用不能領域の存否を検査する。この検査の結
果、領域コが使用不能であることが判明すると第1j3
に示されているプロセッサ(1)は第3図に示されてい
るアドレス変換回路(10)へ適当なビット変換情報を
セットし、第6図(b)に示されているように論理アド
レス0000−BFFF (/ 6進)に領域l、領領
域そして領域弘が順に割当てられるようにする。このよ
うにすることによってプロセッサ(1)はメモリアドレ
スoooo〜BFFF (/ A進)を連続したアドレ
ス空間としてアクセスすることができるようになる。
力と第弘図におけるーメそり・アドレス空間の分割の関
係を表わす図である@ 次に上記したこの発明の一実施例であるデータ処理装置
の動作について説明する。ここで第ダ図に示されている
領域コの中で不良な記憶素子を検出した場合を例にとっ
て説明する。第6図は物理アドレスから論理アドレスへ
の変換を示す図である。データ処理装置の電源投入時に
実行するメモリ診断は、第6図(a)に示されて〜ζる
物理アドレスで指定された領域lないし領域弘を個別に
診断して使用不能領域の存否を検査する。この検査の結
果、領域コが使用不能であることが判明すると第1j3
に示されているプロセッサ(1)は第3図に示されてい
るアドレス変換回路(10)へ適当なビット変換情報を
セットし、第6図(b)に示されているように論理アド
レス0000−BFFF (/ 6進)に領域l、領領
域そして領域弘が順に割当てられるようにする。このよ
うにすることによってプロセッサ(1)はメモリアドレ
スoooo〜BFFF (/ A進)を連続したアドレ
ス空間としてアクセスすることができるようになる。
第7図は、第6図に示されている領域ユが使用率IIC
であった場合のアドレス変換回路(10)のピット変換
を表わす図である。なお、こ−で、Hはr/J 、r
OJのいずれでも良℃・ことを指示するものである。こ
の第2図に示されているピット変換によって、プロセッ
サ(1)が領域コをアクセスしようとした場合には、領
域Jが、又、領域Jをアクセスしようとした場合に!家
、領域ダがそれぞれ使用されることになる。プロセッサ
(1)は、メモリ診断が終り、アドレス置換回路(10
)ヘビット変換情報をセットすると、フレキシブルディ
スクC3)からRAM (j)ヘゲログラム及びデータ
を転送する。但し、RAM (、t)の使用可能なメモ
1ノ・アドレス空間は0000〜BFFF (/ 6進
)であるから、予め転送すべきプログラム及びデータを
決めておき、それをRoM (2) K記憶する初期プ
ログラム・ローダにプログラムしておけば良い。例えば
、使用可能なメモリ・アドレス空間が0000〜.7F
FF(/ 6進〕の場合はある所定のプログラムlP、
けを転送し、同メモリ・アドレス空間が0OQO〜7F
FF (/ A進)の場合は上記プログラムlに加えて
、別異のプログラムユを転送するといった具合いKすれ
ば良い。
であった場合のアドレス変換回路(10)のピット変換
を表わす図である。なお、こ−で、Hはr/J 、r
OJのいずれでも良℃・ことを指示するものである。こ
の第2図に示されているピット変換によって、プロセッ
サ(1)が領域コをアクセスしようとした場合には、領
域Jが、又、領域Jをアクセスしようとした場合に!家
、領域ダがそれぞれ使用されることになる。プロセッサ
(1)は、メモリ診断が終り、アドレス置換回路(10
)ヘビット変換情報をセットすると、フレキシブルディ
スクC3)からRAM (j)ヘゲログラム及びデータ
を転送する。但し、RAM (、t)の使用可能なメモ
1ノ・アドレス空間は0000〜BFFF (/ 6進
)であるから、予め転送すべきプログラム及びデータを
決めておき、それをRoM (2) K記憶する初期プ
ログラム・ローダにプログラムしておけば良い。例えば
、使用可能なメモリ・アドレス空間が0000〜.7F
FF(/ 6進〕の場合はある所定のプログラムlP、
けを転送し、同メモリ・アドレス空間が0OQO〜7F
FF (/ A進)の場合は上記プログラムlに加えて
、別異のプログラムユを転送するといった具合いKすれ
ば良い。
第3図は、第3図に示されているアドレス変換回路(l
O)を使用する場合において、ROM(コ)が記憶する
メ七す診断ブロックと初期プログラム・ローダの処理手
順を示すフローチャート図である。
O)を使用する場合において、ROM(コ)が記憶する
メ七す診断ブロックと初期プログラム・ローダの処理手
順を示すフローチャート図である。
第5図に示されているフローチャー1・図の中で、メモ
リ診断プログラム実行中に■領域の使用状況を記憶する
処理があるが、この列の場合、■(,1)は現に診断中
であるため、その記憶先としては使用できないので、プ
ロセッサ(1)が内蔵する適当なレジスタを使5ように
すれば良い。
リ診断プログラム実行中に■領域の使用状況を記憶する
処理があるが、この列の場合、■(,1)は現に診断中
であるため、その記憶先としては使用できないので、プ
ロセッサ(1)が内蔵する適当なレジスタを使5ように
すれば良い。
なお、上記実施例の説明は、RAM (j)のメモリ・
アドレス空間を弘分割したものとしてなされたが、これ
に限らず、メモリ・アドレス空間のナイス、RAM (
jo)のハードウェア構成、RAM (!;)に格納す
るプログラムやデータの構造等を考慮して屓適な値で分
割すれば良い。又、ROM (コ)には、メモリ診断プ
ログラムおよび初期プログラム・ローダに加えて、外部
記憶接続回路(す、ディスプレイ接続回路(り)および
通信制御回路(す)に対する診断プログラムを記憶する
ようにし゛(も良い。
アドレス空間を弘分割したものとしてなされたが、これ
に限らず、メモリ・アドレス空間のナイス、RAM (
jo)のハードウェア構成、RAM (!;)に格納す
るプログラムやデータの構造等を考慮して屓適な値で分
割すれば良い。又、ROM (コ)には、メモリ診断プ
ログラムおよび初期プログラム・ローダに加えて、外部
記憶接続回路(す、ディスプレイ接続回路(り)および
通信制御回路(す)に対する診断プログラムを記憶する
ようにし゛(も良い。
この発明は、以上説明したよ5に、n分割した調領域を
分割領域毎に個別にメモリ診断し、使用不nCな領域を
擬似的に削除することによって、プロセッサからは連続
したメモリアドレスでアクセスすることができるよ5に
されたアドレス変換回路を備えたことにより、たとえ上
記メモリ診断において不良記憶素子が検出されたとして
も、その時点でデータ処理装置の動作を中断させること
なく、他の可能な記憶素子を使用することにより、容易
にデータ処理装置を作動させることができるという優れ
た効果を奏するものである。
分割領域毎に個別にメモリ診断し、使用不nCな領域を
擬似的に削除することによって、プロセッサからは連続
したメモリアドレスでアクセスすることができるよ5に
されたアドレス変換回路を備えたことにより、たとえ上
記メモリ診断において不良記憶素子が検出されたとして
も、その時点でデータ処理装置の動作を中断させること
なく、他の可能な記憶素子を使用することにより、容易
にデータ処理装置を作動させることができるという優れ
た効果を奏するものである。
第1図は従来のデータ処理装置の構成を示すブロック図
、第2図は第1図のデータ処理装置におけるROMに記
憶されているプログラムのフローチャート図、第3図は
この発明の一実施例装置におけるメモリ・アドレス変換
回路を示す図、第弘図はROM (j)のメモリアドレ
ス空間の分割図、第5図はRAM (r)のアドレス入
力と前記fga図のように分割されたメモリ・アドレス
空間との関係図、第6図は物理アドレスから論理アドレ
スへのアドレス変換図、第り図はアドレス変換回路(1
0)のビット変換図、第5図はこの発明の一実施例装置
におlるROMに記憶されているプログラムのフローチ
ャート図である。 図において、(1)・φプロセッサ、(2)・・ROM
、(J)・・フレキシブル・ディスク、(リ−・外部記
憶接続回路、(s)・・N頭、(g)・・通信制御回路
、(9ン・・共通バス、(10)−・アドレス変換回路
である。 なお、図中、同一符号は同一、又は和尚部分を示す。 幣3図 )$4図 竿5図 第8図 (前ベー=:V゛ら、唖く) 手続補正椙:C方式〕 昭和60乎2 リ 6日
、第2図は第1図のデータ処理装置におけるROMに記
憶されているプログラムのフローチャート図、第3図は
この発明の一実施例装置におけるメモリ・アドレス変換
回路を示す図、第弘図はROM (j)のメモリアドレ
ス空間の分割図、第5図はRAM (r)のアドレス入
力と前記fga図のように分割されたメモリ・アドレス
空間との関係図、第6図は物理アドレスから論理アドレ
スへのアドレス変換図、第り図はアドレス変換回路(1
0)のビット変換図、第5図はこの発明の一実施例装置
におlるROMに記憶されているプログラムのフローチ
ャート図である。 図において、(1)・φプロセッサ、(2)・・ROM
、(J)・・フレキシブル・ディスク、(リ−・外部記
憶接続回路、(s)・・N頭、(g)・・通信制御回路
、(9ン・・共通バス、(10)−・アドレス変換回路
である。 なお、図中、同一符号は同一、又は和尚部分を示す。 幣3図 )$4図 竿5図 第8図 (前ベー=:V゛ら、唖く) 手続補正椙:C方式〕 昭和60乎2 リ 6日
Claims (1)
- そのメモリ・アドレス空間が任意数の領域に分割されて
いる、プログラム及びデータを記憶するRAMと、前記
RAMに対する診断プログラムを記憶するROMと、前
記RAM及びROMに記憶されているプログラムを実行
するプロセッサとが共通バスによつて相互に接続されて
いるデータ処理装置において、前記RAMと前記共通バ
スとの間にアドレス変換回路を設け、電源投入時に前記
診断プログラムによつて前記RAMの分割された領域毎
に個別に診断を行ない、いずれかの領域に使用不能部分
が存在すると診断されたときには、前記アドレス変換回
路は前記共通バスからの所定の信号に基づいて、前記使
用不能領域を除くRAMのメモリ・アドレス空間につい
て連続したメモリ・アドレスを付するようにされるデー
タ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59178449A JPS6158063A (ja) | 1984-08-29 | 1984-08-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59178449A JPS6158063A (ja) | 1984-08-29 | 1984-08-29 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6158063A true JPS6158063A (ja) | 1986-03-25 |
Family
ID=16048710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59178449A Pending JPS6158063A (ja) | 1984-08-29 | 1984-08-29 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6158063A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6476341A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Memory managing unit |
US6367030B1 (en) | 1997-10-09 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Address conversion circuit and address conversion system with redundancy decision circuitry |
-
1984
- 1984-08-29 JP JP59178449A patent/JPS6158063A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6476341A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Memory managing unit |
US6367030B1 (en) | 1997-10-09 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Address conversion circuit and address conversion system with redundancy decision circuitry |
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