JPH02239352A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は記憶装置に関ずる。

〔従来の技術〕

従来、主記憶装置における情報の誤りは情報読出し時に
その読出した情報を元に判断され、実際に情報が必要と
される時でなければ、その情報の正常性は判断されない
方式となっていた。

（発明が解決しようとする課題） 上述した従来の情報記憶方式は、一旦記憶した情報はそ
の情報が実際に必要な時にならなければその情報の正常
性が判所されず、書込み処理が不正であっても、読出し
処理時にしか異常検出ができないため、異常発生時には
正しい書込みデータの生成が困九で、最適な復帰処理が
できないという欠点がある。

本発明の目的は、記憶ブロックの異常を早期に発見でき
る記ｍｓ置を提供づ゛ることにある。

〔課題を解決するための手段〕

本発明の記憶装置は、 内部データバスと、 誤り検出専用データバスと、 １番目（Ｉ−１．２．…，Ｍ）には（　１　−．１　）
＋　（Ｋ−１　）Ｍ　（Ｋ−１．２，・・・，Ｎ）のア
ドレスが割り付ｔノられ、内部データバスと接続されて
いるＭ個の記憶ブロックからなる記憶ブロック群と、と
、 内部データバスと誤り検出専用データバスとに接続され
、内部にデータ記憶部が設けられ、第１の誤り検出部制
御信号を入力すると、内部データバス上のデータをデー
タ記憶部に記憶し、第２の誤り検出部制御信号を入力す
ると、誤り検出専用データバス上のデータとデータ記憶
部に記憶されているデータとを比較し、一致しない場合
誤り検出信号を出力する誤り検出部と、 各記憶ブロックに対して独立にデータの書込みと読出し
のアクセスを行ない、記憶ブロックに対するアクセス要
求があると、該当ずる記憶ブロックに対して内部データ
バス上のデータを書込みまたは該当する記憶ブロックか
ら内部データバス上にデータを読出し、データ書込みの
場合はさらに書込みアドレスを内部に記憶するとともに
誤り検出部に第１の誤り検出部制御信号を出力し、また
記憶ブロックに対する今回のアクセスの対象が直前に自
込みが行なわれた記憶ブロックと異なる場合は該アクセ
スを実行するとともに、直前に書込みが行なわれたデー
タを記憶ブロックから誤り検出専用データバスに読出し
、第２の誤り検出部制御信号を誤り検出部に出力し、そ
の後誤り検出部から誤り検出信号を入力すると、データ
誤りが発生したことを外部に報告する記憶制御部とを有
する。

〔作用〕

したがって、記憶ブロックに対する通常アクセス機能を
低下させることなく、記憶ブ［】ツクの異常を早期に検
出できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の主記憶装置のブロック図、
第２図は記憶ブロックのアドレス割り付図、第３図は本
実施例の動作を示すタイミング図である。

主記憶装置は、記憶ブロック２．３，４．５と、記憶制
御部６と、誤り制御部７と、ゲート８と、内部データバ
ス９と、誤り検出専用データバスコ０とで構成され、ア
ドレスを含む外部制御信号バス１９と外部データバス２
０とに接続されている。記憶ブロック２〜５のアドレス
割り付けは第２図に示すようになっており、記憶ブロッ
ク２には０．４，８．・・・．４Ｎ−４．記憶ブロック
３には１，５．９．・・・，４Ｎ−３，記憶ブロック４
には２．６．１０．・・・．４Ｎ−２．記憶ブロック５
には３，７．１１．・・・，４Ｎ−１（Ｎは整数）のア
ドレスが割り付けられている。したがって、連続したア
ドレスをアクセスする際は、４個の記憶ブロック２．３
．４．５を順次アクセスすることになり、微少な時間内
での４個の記憶ブロック２．３．４．５へのアクセスは
ほぼ均等に行われる。

誤り検出部７は記憶ブロック２〜５と内部データバス９
と誤り検出専用データバス１０により接続され内部にデ
ータ記憶部を有しており、第１の誤り検出部制御信号１
５を記憶制御部６より入力ずると、データ記憶部に内部
データバス９上のデー夕を記憶し、第２の誤り検出部制
御信号１６を記憶制御部６より入力すると、誤り検出専
用データバスコ０上のデータと、データ記憶部に記憶さ
れている直前に書込みが行なわれた記憶ブロックのデー
タを比較し、一致しない場合、誤り検出信号１７を記憶
制御部６に出力する。記憶制御部６は、外部に対しては
外部制御信号バス９と接続され、記憶ブロック制御信号
１１．１２．１３．１４により各記憶ブロック２，３．
４．５に対して独立にデータの書込みと読出しのアクセ
スを行ない、記憶ブロックに対するアクセス要求がある
とゲートυ１御信号１８によりゲート８を聞き、該当す
る記憶ブロックに対して内部データバス９上のデータを
書込みまたは該当する記憶ブロックから内部データバス
９上にデータを読出し、データ書込みの場合はさらに、
書込みアドレスを内部に記憶するとともに誤り検出部７
に第１の誤り検出部制御信号１５を出力し、また記憶ブ
ロックに対する今回のアクセスの対象が直前に書込みが
行なわれた記憶ブロックと異なる場合は該アクセスを実
行するとともに、直前に書込みが行なわれたデータを記
憶ブロックから誤り検出専用データバス１０に読出し、
第２の誤り検出部制御部信号１６を誤り検出部７に出力
し、その後誤り検出部７から誤り検出信号１７を入力す
ると、データ誤りが発生したことを外部に報告する。

次に、本実施例の主記憶装Ｖｆ１１の動作を第３図のタ
イミング図により説明する。

第３図は外部からの要求によってアドレス０，１．２．
３へのデータの引込み、アドレス４，５．６へのデータ
読出しを行った場合のタイミング図である。

まず、外部制御信号バス１９にアドレスＯに対するデー
タ書込み要求が出されると、記憶制御部６はどの記憶ブ
ロックに対するアクセスかを判断し、記憶制御部６内に
設けられたアドレス記憶部にアドレスを記憶する。この
場合、アドレスが０なので、記憶ブロック２に対するア
クセスとなり、アドレスＯを記憶すると同時に、ゲート
制御信号１８によってゲート８を開き、外部データバス
２０と内部データバス９を接続し、記憶ブロック制御信
号１１によって記憶ブロック２に対しデータの書込み動
作を指示し、さらに第１の誤り検出部制御仁号１５を用
い誤り検出部７に対し、誤り検出部７内に設けられたデ
ータ記憶部に内部データバス９上のデータを記憶する指
示を与える。

次のアドレス１に対するデータ書込み要求についても同
様の制御が行なわれ、記憶ブロック３に対し、データの
書込みが行なわれる。この時同時に直前に書込みが行わ
れた記憶ブ［１ツク２の記憶制御部６に記憶されたアド
レス、この場合はアドレスＯに対し書込まれたデーウの
正常性を判断するため、記憶制御部６は読出し指示を記
憶ブロック２に与える（以降直前に書込みを行ったアド
レスに対し書込まれたデータの正常性を判断するために
読出しを実行するサイクルをベリファイリードサイクル
と記す）ａこの記憶ブロック２に対する続出しはベリフ
ァイリードυイクルのため、記憶ブロック２は誤り検出
専用データバス１０上にデータを出力する。この時誤り
検出部７は記憶制部６からの指示を第２の誤り検出制御
信号１６を通して受けとり、誤り検出専用データバスコ
０上のデータとすでに記憶してある直前に書込みが行わ
れた記憶ブロック２のデータを比較し、データが一致し
ない場合、誤りとして認識し、誤り検出信号１７を通し
てデータ誤りが発生したことを記憶制御部６に通知する
。記憶制御部６は、このデータ誤り検知通知を受けとる
と、直らに外部制御信号バス１９に対し、主記憶装置１
においてデータ誤りが発生したことを報告する。

その次のアドレス２に対するデータ書込み要求について
も同様の制御が行なわれ、記憶ブロック４に対しデータ
の書込みが行なわれ同時に記憶ブロック３に対しベリフ
ァイリードサイクルが実行される。

なお、本発明は一般の記憶装置にも適用できる。

〔発明の効果〕

以上説明したように本発明は、一定の間隔でアドレス割
り付けされた複数の記憶ブロックと、各々の記憶ブロッ
クを同時に、かつ独立に制御する記憶制御部と、記憶素
子の情報の誤りを検出する誤り検出部で記憶装置を構成
し、記憶ブロックに対して情報が書込まれた場合、次の
アクセスが同一記憶ブロックに連続しない時、他のブロ
ックに対し、次のアクセスを実行すると同時に直前に書
込みを行った記憶ブロックの同一アドレスから情報を読
出し、誤り検出部にてこの情報の正常性を確認すること
により、情報の信頼性が向上し記憶ブロックの異常を早
期に発見できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の主記憶装置のブロック図、
第２図は記憶ブロックのアドレス割り付図、第３図は本
実施例の動作を示すタイミング図である。 １・・・主記憶装置、 ２〜５・・・記憶ブロック、 ６・・・記憶制御部、 ７・・・誤り検出部、 ８・・・ゲート、 ９・・・内部データバス、 １ｏ・・・誤り検出専用データバス、 １１〜１４・・・記憶ブロック制御信号、１５・・・第
１の誤り検出部制御信号、１６・・・第２の誤り検出部
制御信号、１７・・・誤り検出信号、 １８・・・ゲート制Ｉｌｌ信号、 １９・・・外部制御信号バス、 ２０・・・外部データバス。

Claims (1)

1. 【特許請求の範囲】 １、内部データバスと、 誤り検出専用データバスと、 Ｉ番目（Ｉ＝１，２，…，Ｍ）には（Ｉ−１）＋（Ｋ−
   １）Ｍ（Ｋ＝１，２，…，Ｎ）のアドレスが割り付けら
   れ、内部データバスと接続されているＭ個の記憶ブロッ
   クからなる記憶ブロック群と、 内部データバスと誤り検出専用データバスとに接続され
   、内部にデータ記憶部が設けられ、第１の誤り検出部制
   御信号を入力すると、内部データバス上のデータをデー
   タ記憶部に記憶し、第２の誤り検出部制御信号を入力す
   ると、誤り検出専用データバス上のデータとデータ記憶
   部に記憶されているデータとを比較し、一致しない場合
   誤り検出信号を出力する誤り検出部と、 各記憶ブロックに対して独立にデータの書込みと読出し
   のアクセスを行ない、記憶ブロックに対するアクセス要
   求があると、該当する記憶ブロックに対して内部データ
   バス上のデータを書込みまたは該当する記憶ブロックか
   ら内部データバス上にデータを読出し、データ書込みの
   場合はさらに書込みアドレスを内部に記憶するとともに
   誤り検出部に第１の誤り検出部制御信号を出力し、また
   記憶ブロックに対する今回のアクセスの対象が直前に書
   込みが行なわれた記憶ブロックと異なる場合は該アクセ
   スを実行するとともに、直前に書込みが行なわれたデー
   タを記憶ブロックから誤り検出専用データバスに読出し
   、第２の誤り検出部制御信号を誤り検出部に出力し、そ
   の後誤り検出部から誤り検出信号を入力すると、データ
   誤りが発生したことを外部に報告する記憶制御部とを有
   する記憶装置。