JPH02239352A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH02239352A JPH02239352A JP1061171A JP6117189A JPH02239352A JP H02239352 A JPH02239352 A JP H02239352A JP 1061171 A JP1061171 A JP 1061171A JP 6117189 A JP6117189 A JP 6117189A JP H02239352 A JPH02239352 A JP H02239352A
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- data
- error detection
- storage
- data bus
- memory block
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 66
- 238000013500 data storage Methods 0.000 claims description 12
- 230000005856 abnormality Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は記憶装置に関ずる。
従来、主記憶装置における情報の誤りは情報読出し時に
その読出した情報を元に判断され、実際に情報が必要と
される時でなければ、その情報の正常性は判断されない
方式となっていた。
その読出した情報を元に判断され、実際に情報が必要と
される時でなければ、その情報の正常性は判断されない
方式となっていた。
(発明が解決しようとする課題)
上述した従来の情報記憶方式は、一旦記憶した情報はそ
の情報が実際に必要な時にならなければその情報の正常
性が判所されず、書込み処理が不正であっても、読出し
処理時にしか異常検出ができないため、異常発生時には
正しい書込みデータの生成が困九で、最適な復帰処理が
できないという欠点がある。
の情報が実際に必要な時にならなければその情報の正常
性が判所されず、書込み処理が不正であっても、読出し
処理時にしか異常検出ができないため、異常発生時には
正しい書込みデータの生成が困九で、最適な復帰処理が
できないという欠点がある。
本発明の目的は、記憶ブロックの異常を早期に発見でき
る記ms置を提供づ゛ることにある。
る記ms置を提供づ゛ることにある。
本発明の記憶装置は、
内部データバスと、
誤り検出専用データバスと、
1番目(I−1.2.…,M)には( 1 −.1 )
+ (K−1 )M (K−1.2,・・・,N)のア
ドレスが割り付tノられ、内部データバスと接続されて
いるM個の記憶ブロックからなる記憶ブロック群と、と
、 内部データバスと誤り検出専用データバスとに接続され
、内部にデータ記憶部が設けられ、第1の誤り検出部制
御信号を入力すると、内部データバス上のデータをデー
タ記憶部に記憶し、第2の誤り検出部制御信号を入力す
ると、誤り検出専用データバス上のデータとデータ記憶
部に記憶されているデータとを比較し、一致しない場合
誤り検出信号を出力する誤り検出部と、 各記憶ブロックに対して独立にデータの書込みと読出し
のアクセスを行ない、記憶ブロックに対するアクセス要
求があると、該当ずる記憶ブロックに対して内部データ
バス上のデータを書込みまたは該当する記憶ブロックか
ら内部データバス上にデータを読出し、データ書込みの
場合はさらに書込みアドレスを内部に記憶するとともに
誤り検出部に第1の誤り検出部制御信号を出力し、また
記憶ブロックに対する今回のアクセスの対象が直前に自
込みが行なわれた記憶ブロックと異なる場合は該アクセ
スを実行するとともに、直前に書込みが行なわれたデー
タを記憶ブロックから誤り検出専用データバスに読出し
、第2の誤り検出部制御信号を誤り検出部に出力し、そ
の後誤り検出部から誤り検出信号を入力すると、データ
誤りが発生したことを外部に報告する記憶制御部とを有
する。
+ (K−1 )M (K−1.2,・・・,N)のア
ドレスが割り付tノられ、内部データバスと接続されて
いるM個の記憶ブロックからなる記憶ブロック群と、と
、 内部データバスと誤り検出専用データバスとに接続され
、内部にデータ記憶部が設けられ、第1の誤り検出部制
御信号を入力すると、内部データバス上のデータをデー
タ記憶部に記憶し、第2の誤り検出部制御信号を入力す
ると、誤り検出専用データバス上のデータとデータ記憶
部に記憶されているデータとを比較し、一致しない場合
誤り検出信号を出力する誤り検出部と、 各記憶ブロックに対して独立にデータの書込みと読出し
のアクセスを行ない、記憶ブロックに対するアクセス要
求があると、該当ずる記憶ブロックに対して内部データ
バス上のデータを書込みまたは該当する記憶ブロックか
ら内部データバス上にデータを読出し、データ書込みの
場合はさらに書込みアドレスを内部に記憶するとともに
誤り検出部に第1の誤り検出部制御信号を出力し、また
記憶ブロックに対する今回のアクセスの対象が直前に自
込みが行なわれた記憶ブロックと異なる場合は該アクセ
スを実行するとともに、直前に書込みが行なわれたデー
タを記憶ブロックから誤り検出専用データバスに読出し
、第2の誤り検出部制御信号を誤り検出部に出力し、そ
の後誤り検出部から誤り検出信号を入力すると、データ
誤りが発生したことを外部に報告する記憶制御部とを有
する。
したがって、記憶ブロックに対する通常アクセス機能を
低下させることなく、記憶ブ[】ツクの異常を早期に検
出できる。
低下させることなく、記憶ブ[】ツクの異常を早期に検
出できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の主記憶装置のブロック図、
第2図は記憶ブロックのアドレス割り付図、第3図は本
実施例の動作を示すタイミング図である。
第2図は記憶ブロックのアドレス割り付図、第3図は本
実施例の動作を示すタイミング図である。
主記憶装置は、記憶ブロック2.3,4.5と、記憶制
御部6と、誤り制御部7と、ゲート8と、内部データバ
ス9と、誤り検出専用データバスコ0とで構成され、ア
ドレスを含む外部制御信号バス19と外部データバス2
0とに接続されている。記憶ブロック2〜5のアドレス
割り付けは第2図に示すようになっており、記憶ブロッ
ク2には0.4,8.・・・.4N−4.記憶ブロック
3には1,5.9.・・・,4N−3,記憶ブロック4
には2.6.10.・・・.4N−2.記憶ブロック5
には3,7.11.・・・,4N−1(Nは整数)のア
ドレスが割り付けられている。したがって、連続したア
ドレスをアクセスする際は、4個の記憶ブロック2.3
.4.5を順次アクセスすることになり、微少な時間内
での4個の記憶ブロック2.3.4.5へのアクセスは
ほぼ均等に行われる。
御部6と、誤り制御部7と、ゲート8と、内部データバ
ス9と、誤り検出専用データバスコ0とで構成され、ア
ドレスを含む外部制御信号バス19と外部データバス2
0とに接続されている。記憶ブロック2〜5のアドレス
割り付けは第2図に示すようになっており、記憶ブロッ
ク2には0.4,8.・・・.4N−4.記憶ブロック
3には1,5.9.・・・,4N−3,記憶ブロック4
には2.6.10.・・・.4N−2.記憶ブロック5
には3,7.11.・・・,4N−1(Nは整数)のア
ドレスが割り付けられている。したがって、連続したア
ドレスをアクセスする際は、4個の記憶ブロック2.3
.4.5を順次アクセスすることになり、微少な時間内
での4個の記憶ブロック2.3.4.5へのアクセスは
ほぼ均等に行われる。
誤り検出部7は記憶ブロック2〜5と内部データバス9
と誤り検出専用データバス10により接続され内部にデ
ータ記憶部を有しており、第1の誤り検出部制御信号1
5を記憶制御部6より入力ずると、データ記憶部に内部
データバス9上のデー夕を記憶し、第2の誤り検出部制
御信号16を記憶制御部6より入力すると、誤り検出専
用データバスコ0上のデータと、データ記憶部に記憶さ
れている直前に書込みが行なわれた記憶ブロックのデー
タを比較し、一致しない場合、誤り検出信号17を記憶
制御部6に出力する。記憶制御部6は、外部に対しては
外部制御信号バス9と接続され、記憶ブロック制御信号
11.12.13.14により各記憶ブロック2,3.
4.5に対して独立にデータの書込みと読出しのアクセ
スを行ない、記憶ブロックに対するアクセス要求がある
とゲートυ1御信号18によりゲート8を聞き、該当す
る記憶ブロックに対して内部データバス9上のデータを
書込みまたは該当する記憶ブロックから内部データバス
9上にデータを読出し、データ書込みの場合はさらに、
書込みアドレスを内部に記憶するとともに誤り検出部7
に第1の誤り検出部制御信号15を出力し、また記憶ブ
ロックに対する今回のアクセスの対象が直前に書込みが
行なわれた記憶ブロックと異なる場合は該アクセスを実
行するとともに、直前に書込みが行なわれたデータを記
憶ブロックから誤り検出専用データバス10に読出し、
第2の誤り検出部制御部信号16を誤り検出部7に出力
し、その後誤り検出部7から誤り検出信号17を入力す
ると、データ誤りが発生したことを外部に報告する。
と誤り検出専用データバス10により接続され内部にデ
ータ記憶部を有しており、第1の誤り検出部制御信号1
5を記憶制御部6より入力ずると、データ記憶部に内部
データバス9上のデー夕を記憶し、第2の誤り検出部制
御信号16を記憶制御部6より入力すると、誤り検出専
用データバスコ0上のデータと、データ記憶部に記憶さ
れている直前に書込みが行なわれた記憶ブロックのデー
タを比較し、一致しない場合、誤り検出信号17を記憶
制御部6に出力する。記憶制御部6は、外部に対しては
外部制御信号バス9と接続され、記憶ブロック制御信号
11.12.13.14により各記憶ブロック2,3.
4.5に対して独立にデータの書込みと読出しのアクセ
スを行ない、記憶ブロックに対するアクセス要求がある
とゲートυ1御信号18によりゲート8を聞き、該当す
る記憶ブロックに対して内部データバス9上のデータを
書込みまたは該当する記憶ブロックから内部データバス
9上にデータを読出し、データ書込みの場合はさらに、
書込みアドレスを内部に記憶するとともに誤り検出部7
に第1の誤り検出部制御信号15を出力し、また記憶ブ
ロックに対する今回のアクセスの対象が直前に書込みが
行なわれた記憶ブロックと異なる場合は該アクセスを実
行するとともに、直前に書込みが行なわれたデータを記
憶ブロックから誤り検出専用データバス10に読出し、
第2の誤り検出部制御部信号16を誤り検出部7に出力
し、その後誤り検出部7から誤り検出信号17を入力す
ると、データ誤りが発生したことを外部に報告する。
次に、本実施例の主記憶装Vf11の動作を第3図のタ
イミング図により説明する。
イミング図により説明する。
第3図は外部からの要求によってアドレス0,1.2.
3へのデータの引込み、アドレス4,5.6へのデータ
読出しを行った場合のタイミング図である。
3へのデータの引込み、アドレス4,5.6へのデータ
読出しを行った場合のタイミング図である。
まず、外部制御信号バス19にアドレスOに対するデー
タ書込み要求が出されると、記憶制御部6はどの記憶ブ
ロックに対するアクセスかを判断し、記憶制御部6内に
設けられたアドレス記憶部にアドレスを記憶する。この
場合、アドレスが0なので、記憶ブロック2に対するア
クセスとなり、アドレスOを記憶すると同時に、ゲート
制御信号18によってゲート8を開き、外部データバス
20と内部データバス9を接続し、記憶ブロック制御信
号11によって記憶ブロック2に対しデータの書込み動
作を指示し、さらに第1の誤り検出部制御仁号15を用
い誤り検出部7に対し、誤り検出部7内に設けられたデ
ータ記憶部に内部データバス9上のデータを記憶する指
示を与える。
タ書込み要求が出されると、記憶制御部6はどの記憶ブ
ロックに対するアクセスかを判断し、記憶制御部6内に
設けられたアドレス記憶部にアドレスを記憶する。この
場合、アドレスが0なので、記憶ブロック2に対するア
クセスとなり、アドレスOを記憶すると同時に、ゲート
制御信号18によってゲート8を開き、外部データバス
20と内部データバス9を接続し、記憶ブロック制御信
号11によって記憶ブロック2に対しデータの書込み動
作を指示し、さらに第1の誤り検出部制御仁号15を用
い誤り検出部7に対し、誤り検出部7内に設けられたデ
ータ記憶部に内部データバス9上のデータを記憶する指
示を与える。
次のアドレス1に対するデータ書込み要求についても同
様の制御が行なわれ、記憶ブロック3に対し、データの
書込みが行なわれる。この時同時に直前に書込みが行わ
れた記憶ブ[1ツク2の記憶制御部6に記憶されたアド
レス、この場合はアドレスOに対し書込まれたデーウの
正常性を判断するため、記憶制御部6は読出し指示を記
憶ブロック2に与える(以降直前に書込みを行ったアド
レスに対し書込まれたデータの正常性を判断するために
読出しを実行するサイクルをベリファイリードサイクル
と記す)aこの記憶ブロック2に対する続出しはベリフ
ァイリードυイクルのため、記憶ブロック2は誤り検出
専用データバス10上にデータを出力する。この時誤り
検出部7は記憶制部6からの指示を第2の誤り検出制御
信号16を通して受けとり、誤り検出専用データバスコ
0上のデータとすでに記憶してある直前に書込みが行わ
れた記憶ブロック2のデータを比較し、データが一致し
ない場合、誤りとして認識し、誤り検出信号17を通し
てデータ誤りが発生したことを記憶制御部6に通知する
。記憶制御部6は、このデータ誤り検知通知を受けとる
と、直らに外部制御信号バス19に対し、主記憶装置1
においてデータ誤りが発生したことを報告する。
様の制御が行なわれ、記憶ブロック3に対し、データの
書込みが行なわれる。この時同時に直前に書込みが行わ
れた記憶ブ[1ツク2の記憶制御部6に記憶されたアド
レス、この場合はアドレスOに対し書込まれたデーウの
正常性を判断するため、記憶制御部6は読出し指示を記
憶ブロック2に与える(以降直前に書込みを行ったアド
レスに対し書込まれたデータの正常性を判断するために
読出しを実行するサイクルをベリファイリードサイクル
と記す)aこの記憶ブロック2に対する続出しはベリフ
ァイリードυイクルのため、記憶ブロック2は誤り検出
専用データバス10上にデータを出力する。この時誤り
検出部7は記憶制部6からの指示を第2の誤り検出制御
信号16を通して受けとり、誤り検出専用データバスコ
0上のデータとすでに記憶してある直前に書込みが行わ
れた記憶ブロック2のデータを比較し、データが一致し
ない場合、誤りとして認識し、誤り検出信号17を通し
てデータ誤りが発生したことを記憶制御部6に通知する
。記憶制御部6は、このデータ誤り検知通知を受けとる
と、直らに外部制御信号バス19に対し、主記憶装置1
においてデータ誤りが発生したことを報告する。
その次のアドレス2に対するデータ書込み要求について
も同様の制御が行なわれ、記憶ブロック4に対しデータ
の書込みが行なわれ同時に記憶ブロック3に対しベリフ
ァイリードサイクルが実行される。
も同様の制御が行なわれ、記憶ブロック4に対しデータ
の書込みが行なわれ同時に記憶ブロック3に対しベリフ
ァイリードサイクルが実行される。
なお、本発明は一般の記憶装置にも適用できる。
以上説明したように本発明は、一定の間隔でアドレス割
り付けされた複数の記憶ブロックと、各々の記憶ブロッ
クを同時に、かつ独立に制御する記憶制御部と、記憶素
子の情報の誤りを検出する誤り検出部で記憶装置を構成
し、記憶ブロックに対して情報が書込まれた場合、次の
アクセスが同一記憶ブロックに連続しない時、他のブロ
ックに対し、次のアクセスを実行すると同時に直前に書
込みを行った記憶ブロックの同一アドレスから情報を読
出し、誤り検出部にてこの情報の正常性を確認すること
により、情報の信頼性が向上し記憶ブロックの異常を早
期に発見できる効果がある。
り付けされた複数の記憶ブロックと、各々の記憶ブロッ
クを同時に、かつ独立に制御する記憶制御部と、記憶素
子の情報の誤りを検出する誤り検出部で記憶装置を構成
し、記憶ブロックに対して情報が書込まれた場合、次の
アクセスが同一記憶ブロックに連続しない時、他のブロ
ックに対し、次のアクセスを実行すると同時に直前に書
込みを行った記憶ブロックの同一アドレスから情報を読
出し、誤り検出部にてこの情報の正常性を確認すること
により、情報の信頼性が向上し記憶ブロックの異常を早
期に発見できる効果がある。
第1図は本発明の一実施例の主記憶装置のブロック図、
第2図は記憶ブロックのアドレス割り付図、第3図は本
実施例の動作を示すタイミング図である。 1・・・主記憶装置、 2〜5・・・記憶ブロック、 6・・・記憶制御部、 7・・・誤り検出部、 8・・・ゲート、 9・・・内部データバス、 1o・・・誤り検出専用データバス、 11〜14・・・記憶ブロック制御信号、15・・・第
1の誤り検出部制御信号、16・・・第2の誤り検出部
制御信号、17・・・誤り検出信号、 18・・・ゲート制Ill信号、 19・・・外部制御信号バス、 20・・・外部データバス。
第2図は記憶ブロックのアドレス割り付図、第3図は本
実施例の動作を示すタイミング図である。 1・・・主記憶装置、 2〜5・・・記憶ブロック、 6・・・記憶制御部、 7・・・誤り検出部、 8・・・ゲート、 9・・・内部データバス、 1o・・・誤り検出専用データバス、 11〜14・・・記憶ブロック制御信号、15・・・第
1の誤り検出部制御信号、16・・・第2の誤り検出部
制御信号、17・・・誤り検出信号、 18・・・ゲート制Ill信号、 19・・・外部制御信号バス、 20・・・外部データバス。
Claims (1)
- 【特許請求の範囲】 1、内部データバスと、 誤り検出専用データバスと、 I番目(I=1,2,…,M)には(I−1)+(K−
1)M(K=1,2,…,N)のアドレスが割り付けら
れ、内部データバスと接続されているM個の記憶ブロッ
クからなる記憶ブロック群と、 内部データバスと誤り検出専用データバスとに接続され
、内部にデータ記憶部が設けられ、第1の誤り検出部制
御信号を入力すると、内部データバス上のデータをデー
タ記憶部に記憶し、第2の誤り検出部制御信号を入力す
ると、誤り検出専用データバス上のデータとデータ記憶
部に記憶されているデータとを比較し、一致しない場合
誤り検出信号を出力する誤り検出部と、 各記憶ブロックに対して独立にデータの書込みと読出し
のアクセスを行ない、記憶ブロックに対するアクセス要
求があると、該当する記憶ブロックに対して内部データ
バス上のデータを書込みまたは該当する記憶ブロックか
ら内部データバス上にデータを読出し、データ書込みの
場合はさらに書込みアドレスを内部に記憶するとともに
誤り検出部に第1の誤り検出部制御信号を出力し、また
記憶ブロックに対する今回のアクセスの対象が直前に書
込みが行なわれた記憶ブロックと異なる場合は該アクセ
スを実行するとともに、直前に書込みが行なわれたデー
タを記憶ブロックから誤り検出専用データバスに読出し
、第2の誤り検出部制御信号を誤り検出部に出力し、そ
の後誤り検出部から誤り検出信号を入力すると、データ
誤りが発生したことを外部に報告する記憶制御部とを有
する記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1061171A JPH02239352A (ja) | 1989-03-13 | 1989-03-13 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1061171A JPH02239352A (ja) | 1989-03-13 | 1989-03-13 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02239352A true JPH02239352A (ja) | 1990-09-21 |
Family
ID=13163429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1061171A Pending JPH02239352A (ja) | 1989-03-13 | 1989-03-13 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02239352A (ja) |
-
1989
- 1989-03-13 JP JP1061171A patent/JPH02239352A/ja active Pending
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