JPS61134857A - 多重化記憶装置 - Google Patents
多重化記憶装置Info
- Publication number
- JPS61134857A JPS61134857A JP59256895A JP25689584A JPS61134857A JP S61134857 A JPS61134857 A JP S61134857A JP 59256895 A JP59256895 A JP 59256895A JP 25689584 A JP25689584 A JP 25689584A JP S61134857 A JPS61134857 A JP S61134857A
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- Japan
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- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は９例えば情報処理装置におけるキャッシュ・メ
モリ等の多重化による記憶データ制御方式に係り、アク
セスの効率化および保守／試験の容易化を可能にした多
重化記憶装置に関するものである。
モリ等の多重化による記憶データ制御方式に係り、アク
セスの効率化および保守／試験の容易化を可能にした多
重化記憶装置に関するものである。
第４図に従来方式による二重化記憶装置の例を示す。
メモリは、第０ブロツク２０および第１ブロツク２１に
よって二重化され、書き込みデータＷＤは９両ブロック
に同じ内容のものが供給される。
よって二重化され、書き込みデータＷＤは９両ブロック
に同じ内容のものが供給される。
記憶しているデータの読み出しは、フリップフロップ２
６の状態によって、セレクタ２２により選択される。即
ち、読み出しデータは、セレクタ２２の選択により、ブ
ロック２０または２１の一方のものが有効となり、レジ
スタ２３にセットされる。この読み出しデータに、エラ
ー検出回路２４によってエラーがあることが検出された
場合、排他的論理和回路２５を介してフリップフロップ
２６の状態を反転させる。これにより、セレクタ２２を
切り替え、再試行によって、他方のブロックからの読み
出しを行う。それ以降も同様にエラーが発生する毎に、
ブロック２０．２１を交互に切り替えて、正しいデータ
を読み出すようにされる。
６の状態によって、セレクタ２２により選択される。即
ち、読み出しデータは、セレクタ２２の選択により、ブ
ロック２０または２１の一方のものが有効となり、レジ
スタ２３にセットされる。この読み出しデータに、エラ
ー検出回路２４によってエラーがあることが検出された
場合、排他的論理和回路２５を介してフリップフロップ
２６の状態を反転させる。これにより、セレクタ２２を
切り替え、再試行によって、他方のブロックからの読み
出しを行う。それ以降も同様にエラーが発生する毎に、
ブロック２０．２１を交互に切り替えて、正しいデータ
を読み出すようにされる。
上記従来の方式によれば、エラーが発生する毎にブロッ
クが切り替わり９例えばブロック毎の性能評価を行うよ
うな装置試験のとき不便であり。
クが切り替わり９例えばブロック毎の性能評価を行うよ
うな装置試験のとき不便であり。
また障害調査のとき、不良メモリ素子を検出するのが困
難であるという問題がある。さらに９通常の動作時にお
いて、エラーが発生した場合、ブロック切り替え後に再
試行する必要があり、その再試行の時間が無駄であると
いう問題がある。
難であるという問題がある。さらに９通常の動作時にお
いて、エラーが発生した場合、ブロック切り替え後に再
試行する必要があり、その再試行の時間が無駄であると
いう問題がある。
〔問題点を解決するための手段〕
本発明は上記問題点の解決を図り、外部から特定のブロ
ックを優先的に指示できるようにすると共に２通常動作
およびテスト動作の指示を可能とし、特にテスト動作を
指示するテストモードのときには、読み出し時にエラー
が検出されても、他のブロックへ切り替えることなく、
試験および保守を効率的に行うことができるようにして
いる。
ックを優先的に指示できるようにすると共に２通常動作
およびテスト動作の指示を可能とし、特にテスト動作を
指示するテストモードのときには、読み出し時にエラー
が検出されても、他のブロックへ切り替えることなく、
試験および保守を効率的に行うことができるようにして
いる。
また２通常動作モードにおけるエラーが発生した場合の
再試行時間を短縮可能にしている。即ち。
再試行時間を短縮可能にしている。即ち。
本発明の多重化記憶装置は、情報を蓄えるメモリを複数
ブロック備え、該複数ブロックのメモリに対して同一の
内容を書き込み、その読み出しを行う多重化記憶装置に
おいて、上記複数ブロックからの読み出しデータをそれ
ぞれチェックする複数のエラー検出回路と、上記各ブロ
ックに対する優先選択順位を与える優先信号と通常動作
またはテ １スト動作を示す動作モード信
号とに基づいて上記複数ブロックからそれぞれ読み出さ
れたデータ内から１つのブロックのものを選択するセレ
クト回路とを備え、上記セレクト回路は、上記動作モー
ド信号が通常動作を示すとき、上記優先信号と上記エラ
ー検出回路によるチェック結果とによって上記複数ブロ
ックのメモリから正しい１ブロツクの読み出しデータを
選択し、上記動作モード信号がテスト動作を示すとき、
上記エラー検出回路によるチェック結果の良否によらず
上記優先信号によって指示された最優先ブロックからの
読み出しデータを選択するよう構成されていることを特
徴としている。以下１図面を参照しつつ、実施例に従っ
て説明する。
ブロック備え、該複数ブロックのメモリに対して同一の
内容を書き込み、その読み出しを行う多重化記憶装置に
おいて、上記複数ブロックからの読み出しデータをそれ
ぞれチェックする複数のエラー検出回路と、上記各ブロ
ックに対する優先選択順位を与える優先信号と通常動作
またはテ １スト動作を示す動作モード信
号とに基づいて上記複数ブロックからそれぞれ読み出さ
れたデータ内から１つのブロックのものを選択するセレ
クト回路とを備え、上記セレクト回路は、上記動作モー
ド信号が通常動作を示すとき、上記優先信号と上記エラ
ー検出回路によるチェック結果とによって上記複数ブロ
ックのメモリから正しい１ブロツクの読み出しデータを
選択し、上記動作モード信号がテスト動作を示すとき、
上記エラー検出回路によるチェック結果の良否によらず
上記優先信号によって指示された最優先ブロックからの
読み出しデータを選択するよう構成されていることを特
徴としている。以下１図面を参照しつつ、実施例に従っ
て説明する。
第１図は本発明の一実施例構成ブロック図、第２図は第
１図図示エラー検出回路の例、第３図は第１図図示セレ
クタの例を示す。
１図図示エラー検出回路の例、第３図は第１図図示セレ
クタの例を示す。
第１図に示した例では、メモリを第０ブロツクｌＯおよ
び第１ブロツク１１により二重化している。従来技術と
同様に、書き込みデータＷＤは。
び第１ブロツク１１により二重化している。従来技術と
同様に、書き込みデータＷＤは。
両ブロックに同じ内容のものが供給される。読み出しの
とき、第０ブロツク１０からパリティピットを含むデー
タＢＫＯＲＤ（０〜４．Ｐ）が読み出され、第１ブロツ
ク１１から同様なデータＢＫＩＲＤ（０〜４．Ｐ）が読
み出される。
とき、第０ブロツク１０からパリティピットを含むデー
タＢＫＯＲＤ（０〜４．Ｐ）が読み出され、第１ブロツ
ク１１から同様なデータＢＫＩＲＤ（０〜４．Ｐ）が読
み出される。
エラー検出回路１２．１３は、いわゆるパリティチェッ
カである。例えば、第２図図示のように。
カである。例えば、第２図図示のように。
簡単な排他的論理和の回路により構成され、エラー検出
回路１２は、第０ブロツク１０からの読み出しデータＢ
ＫＯＲＤ（０〜４．Ｐ）のパリティが正常であるとき、
出力信号ＢＫＯを１”にし、パリティエラーがあると出
力信号ＢＫＯを“０”にする。エラー検出回路１３も同
様に、第１ブロツク１１から読み出したデータが正常な
とき信号ＢＫ１を“１″にし、パリティエラーがあると
）言分ＢＫＩを“０”にする。もちろん９本発明の実施
にあたってパリティ以外のエラー検出を行ってもよい。
回路１２は、第０ブロツク１０からの読み出しデータＢ
ＫＯＲＤ（０〜４．Ｐ）のパリティが正常であるとき、
出力信号ＢＫＯを１”にし、パリティエラーがあると出
力信号ＢＫＯを“０”にする。エラー検出回路１３も同
様に、第１ブロツク１１から読み出したデータが正常な
とき信号ＢＫ１を“１″にし、パリティエラーがあると
）言分ＢＫＩを“０”にする。もちろん９本発明の実施
にあたってパリティ以外のエラー検出を行ってもよい。
優先回路１４は２例えばフリップフロップで構成され、
第０ブロツク１０を優先的に選択するか。
第０ブロツク１０を優先的に選択するか。
第１ブロツク１１を優先的に選択するかについての情報
を保持する。第０ブロツク１０を優先するとき優先信号
ＰＯをｌ″にし、また第１プロッり１１を優先するとき
優先信号Ｐ１を“１”にする。
を保持する。第０ブロツク１０を優先するとき優先信号
ＰＯをｌ″にし、また第１プロッり１１を優先するとき
優先信号Ｐ１を“１”にする。
動作モード回路１５も９例えばフリップフロップで構成
され、ｉ！！ｌ常動作またはテスト動作のモードを指示
する。テストモードのとき、出力信号ＴＥＳＴ ＯＮ
−ｈ＜ ” １ ”となり２通常モードのとき、出力信
号ＴＥＳＴ ＯＦＦが“１”になる。
され、ｉ！！ｌ常動作またはテスト動作のモードを指示
する。テストモードのとき、出力信号ＴＥＳＴ ＯＮ
−ｈ＜ ” １ ”となり２通常モードのとき、出力信
号ＴＥＳＴ ＯＦＦが“１”になる。
優先回路１４および動作モード回路１５のフリップフロ
ップは９例えばサービスプロセッサ（ＳＶＰ）１６等の
外部装置から、その内容のリード／ライトが可能になっ
ている。
ップは９例えばサービスプロセッサ（ＳＶＰ）１６等の
外部装置から、その内容のリード／ライトが可能になっ
ている。
セレクタ１７は、第Ｏブロック１０からの読み出しデー
タＢＷＯＲＤ（０〜４．Ｐ）または第１ブロツク１１か
らの読み出しデータＢＫＩＲＤ（０〜４゜Ｐ）のいずれ
かを選択する回路である。例えば。
タＢＷＯＲＤ（０〜４．Ｐ）または第１ブロツク１１か
らの読み出しデータＢＫＩＲＤ（０〜４゜Ｐ）のいずれ
かを選択する回路である。例えば。
第３図に示すように構成される。第３図において。
ＡＩないしＡ６はアンド回路、０１はオア回路を表す。
レジスタ１８は、セレクタ１７によって選択された読み
出しデータＲＤが格納される出力レジスタである。
出しデータＲＤが格納される出力レジスタである。
次に２本実施例の動作について説明する。以下の動作の
説明では、優先回路１４が、第Ｏブロック１０を優先的
に選択することを指示しているものとする。このとき優
先信号ＰＯは“１″であり。
説明では、優先回路１４が、第Ｏブロック１０を優先的
に選択することを指示しているものとする。このとき優
先信号ＰＯは“１″であり。
信号Ｐ１は０″である。なお、第１ブロツク１１が優先
する場合にも動作原理は同様である。
する場合にも動作原理は同様である。
（ｉ）通常動作のモードの場合。
通常動作のモードの場合には、動作モード回路１５の出
力信号ＴＥＳＴ ＯＮは“０”であり、出力信号ＴＦ！
ＳＴ ＯＦＦは１”である。従って、セレクタ１７にお
ける第３図図示アンド回路Ａ１およびＡ２の出力は抑止
される。また、優先信号Ｐ１は０”であるため、アンド
回路Ａ５およびＡ６の出力は抑止される。
力信号ＴＥＳＴ ＯＮは“０”であり、出力信号ＴＦ！
ＳＴ ＯＦＦは１”である。従って、セレクタ１７にお
ける第３図図示アンド回路Ａ１およびＡ２の出力は抑止
される。また、優先信号Ｐ１は０”であるため、アンド
回路Ａ５およびＡ６の出力は抑止される。
そして、第Ｏブロック１０の読み出しデータＢＩＷＯＲ
Ｄにパリティエラーがなければ、信号ＢＫＯが１”にな
るので、読み出しデータＢＫＯＲＤが、アンド回路Ａ３
およびオア回路０１を経て出力される。一方、第０ブロ
ツク１０の読み出しデータにエラーがあり、第１ブロツ
ク１１の読み出しデータが正常であれば、第１ブロツク
１１からの読み出しデータＢＫＩＲＤが、アンド回路Ａ
４およびオア回路０１を経て出力される。両プロッタ１
０．１１からの読み出しデータが、共にエラーであれば
、オア回路０１からの出力データは。
Ｄにパリティエラーがなければ、信号ＢＫＯが１”にな
るので、読み出しデータＢＫＯＲＤが、アンド回路Ａ３
およびオア回路０１を経て出力される。一方、第０ブロ
ツク１０の読み出しデータにエラーがあり、第１ブロツ
ク１１の読み出しデータが正常であれば、第１ブロツク
１１からの読み出しデータＢＫＩＲＤが、アンド回路Ａ
４およびオア回路０１を経て出力される。両プロッタ１
０．１１からの読み出しデータが、共にエラーであれば
、オア回路０１からの出力データは。
“Ｏ“に固定される。
（１１）テスト動作のモードの場合。
テスト動作のモードの場合には、動作モード回路１５の
出力信号Ｔ［！ＳＴ ＯＦＦは“０”であるため。
出力信号Ｔ［！ＳＴ ＯＦＦは“０”であるため。
第３図図示アンド回路Ａ３ないしＡ６の出力は抑止され
る。そして、第０ブロツク１０が優先指定されているも
のとすると、信号ＰＯが“１”であるため、アンド回路
Ａ１を経由し、エラーの有無にかかわらず、第０ブロツ
ク１０からの読み出しデータ１３ＷＯＲＤが、常に出力
される。なお、第１ブロツク１１が優先指定されていれ
ば、アンド回路Ａ２を経て、第１ブロツク１１からの読
み出しデータＢＫＩＲＤが、常に出力されることとなる
。
る。そして、第０ブロツク１０が優先指定されているも
のとすると、信号ＰＯが“１”であるため、アンド回路
Ａ１を経由し、エラーの有無にかかわらず、第０ブロツ
ク１０からの読み出しデータ１３ＷＯＲＤが、常に出力
される。なお、第１ブロツク１１が優先指定されていれ
ば、アンド回路Ａ２を経て、第１ブロツク１１からの読
み出しデータＢＫＩＲＤが、常に出力されることとなる
。
上記実施例では、ブロックを二重化している場合につい
て説明したが、３以上のブロックによる多重化の場合に
も、同様に構成できることは明らかである。
て説明したが、３以上のブロックによる多重化の場合に
も、同様に構成できることは明らかである。
以上説明した如く１本発明によれば、優先指定と動作モ
ードの指定とによって、テスト動作のモードの場合には
、ブロックを固定した読み出しが可能になり２通常の動
作モードでは、指定した優先順に従って、正常なデータ
を読み出すことが可能になる。従って、ブロック内のメ
モリ試験等が容易になり、試験や保守を効率的に行うこ
とができるようになる。また通常動作におけるアクセス
再試行が不要となり、性能が向上する。
ードの指定とによって、テスト動作のモードの場合には
、ブロックを固定した読み出しが可能になり２通常の動
作モードでは、指定した優先順に従って、正常なデータ
を読み出すことが可能になる。従って、ブロック内のメ
モリ試験等が容易になり、試験や保守を効率的に行うこ
とができるようになる。また通常動作におけるアクセス
再試行が不要となり、性能が向上する。
第１図は本発明の一実施例構成ブロック図、第２図は第
１図図示エラー検出回路の例、第３図は第１図図示セレ
クタの例、第４図は従来方式による二重化記憶装置の例
を示す。 図中、１０および１１はブロック、１２および１３はエ
ラー検出回路、１４は優先回路、１５は動作モード回路
、１６はサービスプロセッサ、１７はセレクタ、１８は
レジスタを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） Ｄ 牙２図
１図図示エラー検出回路の例、第３図は第１図図示セレ
クタの例、第４図は従来方式による二重化記憶装置の例
を示す。 図中、１０および１１はブロック、１２および１３はエ
ラー検出回路、１４は優先回路、１５は動作モード回路
、１６はサービスプロセッサ、１７はセレクタ、１８は
レジスタを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） Ｄ 牙２図
Claims (1)
- 情報を蓄えるメモリを複数ブロック備え、該複数ブロッ
クのメモリに対して同一の内容を書き込み、その読み出
しを行う多重化記憶装置において、上記複数ブロックか
らの読み出しデータをそれぞれチェックする複数のエラ
ー検出回路と、上記各ブロックに対する優先選択順位を
与える優先信号と通常動作またはテスト動作を示す動作
モード信号とに基づいて上記複数ブロックからそれぞれ
読み出されたデータ内から１つのブロックのものを選択
するセレクト回路とを備え、上記セレクト回路は、上記
動作モード信号が通常動作を示すとき、上記優先信号と
上記エラー検出回路によるチェック結果とによって上記
複数ブロックのメモリから正しい１ブロックの読み出し
データを選択し、上記動作モード信号がテスト動作を示
すとき、上記エラー検出回路によるチェック結果の良否
によらず上記優先信号によって指示された最優先ブロッ
クからの読み出しデータを選択するよう構成されている
ことを特徴とする多重化記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256895A JPS61134857A (ja) | 1984-12-05 | 1984-12-05 | 多重化記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256895A JPS61134857A (ja) | 1984-12-05 | 1984-12-05 | 多重化記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134857A true JPS61134857A (ja) | 1986-06-21 |
Family
ID=17298891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256895A Pending JPS61134857A (ja) | 1984-12-05 | 1984-12-05 | 多重化記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012169114A1 (ja) * | 2011-06-10 | 2012-12-13 | 日本電気株式会社 | 半導体記憶装置、その制御方法、及び制御プログラムが格納された非一時的なコンピュータ可読媒体 |
-
1984
- 1984-12-05 JP JP59256895A patent/JPS61134857A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012169114A1 (ja) * | 2011-06-10 | 2012-12-13 | 日本電気株式会社 | 半導体記憶装置、その制御方法、及び制御プログラムが格納された非一時的なコンピュータ可読媒体 |
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