JPH07160586A - メモリ監視方法及びメモリ監視回路 - Google Patents
メモリ監視方法及びメモリ監視回路Info
- Publication number
- JPH07160586A JPH07160586A JP5339025A JP33902593A JPH07160586A JP H07160586 A JPH07160586 A JP H07160586A JP 5339025 A JP5339025 A JP 5339025A JP 33902593 A JP33902593 A JP 33902593A JP H07160586 A JPH07160586 A JP H07160586A
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- Japan
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- memory
- control signal
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 メモリに格納されたデータの複数ビットの誤
りを検出する。 【構成】 データラッチ回路２はメモリ１に書き込まれ
るデータＤｉｎを保持する。リードパルス生成回路３
は、ライト制御信号Ｗの終了、すなわちデータＤｉｎの
メモリ１への書き込みが終了した時点でリード制御信号
Ｒａを生成する。この信号Ｒａの出力に伴い論理積回路
４からはリード制御信号Ｒｂが出力される。この信号Ｒ
ｂが入力されたメモリ１は格納しているデータをデータ
Ｄｏｕｔとして出力する。比較回路５は、データラッチ
回路２からのデータＤｒとメモリ１からのデータＤｏｕ
ｔの全ビットを比較し、これらが一致しないときはデー
タが異常であると判断してエラー信号ＥＲＲを出力す
る。
りを検出する。 【構成】 データラッチ回路２はメモリ１に書き込まれ
るデータＤｉｎを保持する。リードパルス生成回路３
は、ライト制御信号Ｗの終了、すなわちデータＤｉｎの
メモリ１への書き込みが終了した時点でリード制御信号
Ｒａを生成する。この信号Ｒａの出力に伴い論理積回路
４からはリード制御信号Ｒｂが出力される。この信号Ｒ
ｂが入力されたメモリ１は格納しているデータをデータ
Ｄｏｕｔとして出力する。比較回路５は、データラッチ
回路２からのデータＤｒとメモリ１からのデータＤｏｕ
ｔの全ビットを比較し、これらが一致しないときはデー
タが異常であると判断してエラー信号ＥＲＲを出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えばマイクロプロセ
ッサ回路のメモリに格納されたデータをチェックするメ
モリ監視方法及びメモリ監視回路に関し、特にデータの
複数ビットの誤りを検出することができるメモリ監視方
法及びメモリ監視回路に関する。
ッサ回路のメモリに格納されたデータをチェックするメ
モリ監視方法及びメモリ監視回路に関し、特にデータの
複数ビットの誤りを検出することができるメモリ監視方
法及びメモリ監視回路に関する。
【０００２】
【従来の技術】従来より例えばマイクロプロセッサ回路
のメモリに格納されたデータが正常かどうかをチェック
するメモリ監視回路として、パリティチェックによる方
式が知られている。
のメモリに格納されたデータが正常かどうかをチェック
するメモリ監視回路として、パリティチェックによる方
式が知られている。
【０００３】図３はパリティチェックによる従来のメモ
リ監視回路のブロック図である。１１はメモリ、１２は
メモリ１１に入力される書込データＤｉｎからパリティ
情報を生成するパリティ生成回路、１３はこのパリティ
情報を記憶するパリティ用メモリである。１４はパリテ
ィチェック回路であり、パリティ用メモリ１３に記憶さ
れたパリティ情報とメモリ１１から読み出された読出デ
ータＤｏｕｔからメモリ１１に格納されたデータをチェ
ックし、異常と判断したときにエラー信号ＥＲＲを出力
する。また、Ｗはデータ書き込みのためのライト制御信
号、Ｒはデータ読み出しのためのリード制御信号であ
る。
リ監視回路のブロック図である。１１はメモリ、１２は
メモリ１１に入力される書込データＤｉｎからパリティ
情報を生成するパリティ生成回路、１３はこのパリティ
情報を記憶するパリティ用メモリである。１４はパリテ
ィチェック回路であり、パリティ用メモリ１３に記憶さ
れたパリティ情報とメモリ１１から読み出された読出デ
ータＤｏｕｔからメモリ１１に格納されたデータをチェ
ックし、異常と判断したときにエラー信号ＥＲＲを出力
する。また、Ｗはデータ書き込みのためのライト制御信
号、Ｒはデータ読み出しのためのリード制御信号であ
る。
【０００４】次に、このようなメモリ監視回路の動作を
説明する。メモリ１１にデータを書き込むときは、ライ
ト制御信号Ｗを「Ｌ」にして書込データＤｉｎをメモリ
１１に入力することにより、データＤｉｎがメモリ１１
に格納される。一方、同様にライト制御信号Ｗ及び書込
データＤｉｎが入力されるパリティ生成回路１２は書込
データＤｉｎから１ビットのパリティ情報を生成してパ
リティ用メモリ１３に出力し、パリティ用メモリ１３は
このパリティ情報を記憶する。
説明する。メモリ１１にデータを書き込むときは、ライ
ト制御信号Ｗを「Ｌ」にして書込データＤｉｎをメモリ
１１に入力することにより、データＤｉｎがメモリ１１
に格納される。一方、同様にライト制御信号Ｗ及び書込
データＤｉｎが入力されるパリティ生成回路１２は書込
データＤｉｎから１ビットのパリティ情報を生成してパ
リティ用メモリ１３に出力し、パリティ用メモリ１３は
このパリティ情報を記憶する。
【０００５】次いで、メモリ１１からデータを読み出す
ときは、リード制御信号Ｒを「Ｌ」にすることにより、
メモリ１１に格納されているデータが読出データＤｏｕ
ｔとして出力される。同時に、リード制御信号Ｒが入力
されたパリティ用メモリ１３からはパリティ情報が出力
される。そして、パリティチェック回路１４は、読出デ
ータＤｏｕｔとパリティ情報から演算を行いメモリ１１
に格納されたデータが正常かどうかを判断する。
ときは、リード制御信号Ｒを「Ｌ」にすることにより、
メモリ１１に格納されているデータが読出データＤｏｕ
ｔとして出力される。同時に、リード制御信号Ｒが入力
されたパリティ用メモリ１３からはパリティ情報が出力
される。そして、パリティチェック回路１４は、読出デ
ータＤｏｕｔとパリティ情報から演算を行いメモリ１１
に格納されたデータが正常かどうかを判断する。
【０００６】
【発明が解決しようとする課題】従来のメモリ監視回路
は以上のようにパリティチェックによってデータの正常
・異常を判断しているが、これはビット「１」又は
「０」の総数がパリティ情報を含めて偶数又は奇数であ
ることに基づいており、例えば偶数パリティであればビ
ットの数が偶数のときに正常と判断するので、データが
２ビット以上誤ったときに偶数となって正常と判断して
しまうことがあり、複数ビットの誤りを検出できないと
いう問題点があった。本発明は、上記課題を解決するた
めに、メモリに格納されたデータの複数ビットの誤りを
検出することができるメモリ監視方法及びメモリ監視回
路を提供することを目的とする。
は以上のようにパリティチェックによってデータの正常
・異常を判断しているが、これはビット「１」又は
「０」の総数がパリティ情報を含めて偶数又は奇数であ
ることに基づいており、例えば偶数パリティであればビ
ットの数が偶数のときに正常と判断するので、データが
２ビット以上誤ったときに偶数となって正常と判断して
しまうことがあり、複数ビットの誤りを検出できないと
いう問題点があった。本発明は、上記課題を解決するた
めに、メモリに格納されたデータの複数ビットの誤りを
検出することができるメモリ監視方法及びメモリ監視回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、メモリに書き
込まれるデータをメモリとは別に保持し、データのメモ
リへの書き込みが終了したタイミングでメモリからデー
タを読み出し、保持されたデータとメモリから読み出さ
れたデータを比較することを特徴とする。
込まれるデータをメモリとは別に保持し、データのメモ
リへの書き込みが終了したタイミングでメモリからデー
タを読み出し、保持されたデータとメモリから読み出さ
れたデータを比較することを特徴とする。
【０００８】また、データ書き込みのためのライト制御
信号が入力されるとデータを格納し、データ読み出しの
ためのリード制御信号が入力されると格納されたデータ
を出力するメモリと、このメモリに書き込まれるデータ
を保持するデータラッチ回路と、ライト制御信号の終了
を検出してリード制御信号をメモリに出力するリードパ
ルス生成回路と、データラッチ回路により保持されたデ
ータとリードパルス生成回路から出力されたリード制御
信号に応じてメモリから出力されたデータを比較して一
致しないときにエラー信号を出力する比較回路とを有す
るものである。
信号が入力されるとデータを格納し、データ読み出しの
ためのリード制御信号が入力されると格納されたデータ
を出力するメモリと、このメモリに書き込まれるデータ
を保持するデータラッチ回路と、ライト制御信号の終了
を検出してリード制御信号をメモリに出力するリードパ
ルス生成回路と、データラッチ回路により保持されたデ
ータとリードパルス生成回路から出力されたリード制御
信号に応じてメモリから出力されたデータを比較して一
致しないときにエラー信号を出力する比較回路とを有す
るものである。
【０００９】
【作用】本発明によれば、メモリに書き込まれるデータ
をメモリとは別に保持し、書き込みが終了したタイミン
グでメモリからデータを読み出し、保持されたデータと
メモリから読み出されたデータを比較することにより、
メモリに格納されたデータのチェックが行われる。
をメモリとは別に保持し、書き込みが終了したタイミン
グでメモリからデータを読み出し、保持されたデータと
メモリから読み出されたデータを比較することにより、
メモリに格納されたデータのチェックが行われる。
【００１０】また、データラッチ回路によってメモリに
書き込まれるデータが保持され、リードパルス生成回路
からライト制御信号の終了に伴いリード制御信号が出力
される。そして、比較回路によってデータラッチ回路で
保持されたデータとリードパルス生成回路から出力され
たリード制御信号に応じてメモリから出力されたデータ
が比較され、これらが一致しないときにエラー信号が出
力される。
書き込まれるデータが保持され、リードパルス生成回路
からライト制御信号の終了に伴いリード制御信号が出力
される。そして、比較回路によってデータラッチ回路で
保持されたデータとリードパルス生成回路から出力され
たリード制御信号に応じてメモリから出力されたデータ
が比較され、これらが一致しないときにエラー信号が出
力される。
【００１１】
【実施例】図１は本発明の１実施例を示すメモリ監視回
路のブロック図、図２はこのメモリ監視回路の動作を説
明するタイミングチャート図であり、図３と同一のもの
には同一の符号を付してある。
路のブロック図、図２はこのメモリ監視回路の動作を説
明するタイミングチャート図であり、図３と同一のもの
には同一の符号を付してある。
【００１２】１は図３の例のメモリ１１と同様のメモ
リ、２はメモリ１に入力される書込データＤｉｎを保持
するデータラッチ回路、３はライト制御信号Ｗの終了を
検出してリード制御信号Ｒａを生成するリードパルス生
成回路、４はリード制御信号ＲとＲａの論理積をとって
リード制御信号Ｒｂを出力する論理積回路である。ま
た、５は比較回路であり、書込データＤｉｎが保持され
た結果データラッチ回路２から出力されたデータＤｒと
論理積回路４から出力されたリード制御信号Ｒｂに応じ
てメモリ１から出力されたデータＤｏｕｔを比較し、こ
れらが一致しないときにエラー信号ＥＲＲを出力する。
リ、２はメモリ１に入力される書込データＤｉｎを保持
するデータラッチ回路、３はライト制御信号Ｗの終了を
検出してリード制御信号Ｒａを生成するリードパルス生
成回路、４はリード制御信号ＲとＲａの論理積をとって
リード制御信号Ｒｂを出力する論理積回路である。ま
た、５は比較回路であり、書込データＤｉｎが保持され
た結果データラッチ回路２から出力されたデータＤｒと
論理積回路４から出力されたリード制御信号Ｒｂに応じ
てメモリ１から出力されたデータＤｏｕｔを比較し、こ
れらが一致しないときにエラー信号ＥＲＲを出力する。
【００１３】次に、このようなメモリ監視回路の動作を
説明する。メモリ１にデータを書き込むときは、図２
（ａ）に示すようにライト制御信号Ｗを「Ｌ」にして図
２（ｂ）に示すように書込データＤｉｎをメモリ１に入
力することにより、データＤｉｎがメモリ１に格納され
る。そして、データラッチ回路２は、ライト制御信号Ｗ
が立ち上がるタイミングで書込データＤｉｎを保持す
る。これによりデータラッチ回路２から出力されるの
が、図２（ｃ）に示すデータＤｒである。
説明する。メモリ１にデータを書き込むときは、図２
（ａ）に示すようにライト制御信号Ｗを「Ｌ」にして図
２（ｂ）に示すように書込データＤｉｎをメモリ１に入
力することにより、データＤｉｎがメモリ１に格納され
る。そして、データラッチ回路２は、ライト制御信号Ｗ
が立ち上がるタイミングで書込データＤｉｎを保持す
る。これによりデータラッチ回路２から出力されるの
が、図２（ｃ）に示すデータＤｒである。
【００１４】次いで、リードパルス生成回路３は、ライ
ト制御信号Ｗの終了、すなわちライト制御信号Ｗが
「Ｈ」となってデータＤｉｎのメモリ１への書き込みが
終了したタイミングで、図２（ｄ）に示すようなリード
制御信号Ｒａを生成する。今、リード制御信号Ｒは読み
出し動作でないことから「Ｈ」であり、リード制御信号
Ｒａが「Ｌ」になったことにより、論理積回路４の出力
であるリード制御信号Ｒｂはリード制御信号Ｒａと同様
に「Ｌ」となる。
ト制御信号Ｗの終了、すなわちライト制御信号Ｗが
「Ｈ」となってデータＤｉｎのメモリ１への書き込みが
終了したタイミングで、図２（ｄ）に示すようなリード
制御信号Ｒａを生成する。今、リード制御信号Ｒは読み
出し動作でないことから「Ｈ」であり、リード制御信号
Ｒａが「Ｌ」になったことにより、論理積回路４の出力
であるリード制御信号Ｒｂはリード制御信号Ｒａと同様
に「Ｌ」となる。
【００１５】このリード制御信号Ｒｂが入力されたメモ
リ１は、格納しているデータを図２（ｅ）に示すように
読出データＤｏｕｔとして出力する。次に、比較回路５
は、データラッチ回路２から出力されたデータＤｒとメ
モリ１から出力されたデータＤｏｕｔの全ビットを比較
する。
リ１は、格納しているデータを図２（ｅ）に示すように
読出データＤｏｕｔとして出力する。次に、比較回路５
は、データラッチ回路２から出力されたデータＤｒとメ
モリ１から出力されたデータＤｏｕｔの全ビットを比較
する。
【００１６】そして、これらが一致すればメモリ１に格
納されたデータは正常であると判断し、またこれらが一
致しないときはデータが異常であると判断して図２
（ｆ）のようにエラー信号ＥＲＲを「Ｌ」にする。この
ようにして、データ書き込み時に書込データＤｉｎに等
しいデータＤｒとメモリ１から出力された読出データＤ
ｏｕｔの全ビットを比較するので、メモリ１に格納され
たデータの複数ビットの誤りを検出することができる。
納されたデータは正常であると判断し、またこれらが一
致しないときはデータが異常であると判断して図２
（ｆ）のようにエラー信号ＥＲＲを「Ｌ」にする。この
ようにして、データ書き込み時に書込データＤｉｎに等
しいデータＤｒとメモリ１から出力された読出データＤ
ｏｕｔの全ビットを比較するので、メモリ１に格納され
たデータの複数ビットの誤りを検出することができる。
【００１７】なお、本実施例ではメモリ１に入力するリ
ード制御信号Ｒｂを生成する回路として論理積回路４を
用いたが、リード制御信号Ｒ又はＲａが出力されたとき
にリード制御信号Ｒｂを出力する回路であれば論理積回
路でなくても良い。
ード制御信号Ｒｂを生成する回路として論理積回路４を
用いたが、リード制御信号Ｒ又はＲａが出力されたとき
にリード制御信号Ｒｂを出力する回路であれば論理積回
路でなくても良い。
【００１８】
【発明の効果】本発明によれば、メモリに書き込まれる
データをメモリとは別に保持し、書き込みが終了したタ
イミングでメモリからデータを読み出し、保持されたデ
ータとメモリから読み出されたデータを比較することに
より、データ書き込み時に全ビットのデータチェックが
行われるので、メモリに格納されたデータの複数ビット
の誤りを検出することができ、メモリ監視の信頼性を向
上させることができる。
データをメモリとは別に保持し、書き込みが終了したタ
イミングでメモリからデータを読み出し、保持されたデ
ータとメモリから読み出されたデータを比較することに
より、データ書き込み時に全ビットのデータチェックが
行われるので、メモリに格納されたデータの複数ビット
の誤りを検出することができ、メモリ監視の信頼性を向
上させることができる。
【００１９】また、データラッチ回路、リードパルス生
成回路、比較回路を設けることにより、メモリに格納さ
れたデータの全ビットのチェックを実現することができ
る。また、メモリからのデータの読み出し及びデータの
比較はハードウェアで行うため、ソフトウェア処理では
特に意識する必要がない。
成回路、比較回路を設けることにより、メモリに格納さ
れたデータの全ビットのチェックを実現することができ
る。また、メモリからのデータの読み出し及びデータの
比較はハードウェアで行うため、ソフトウェア処理では
特に意識する必要がない。
【図１】本発明の１実施例を示すメモリ監視回路のブロ
ック図である。
ック図である。
【図２】図１のメモリ監視回路の動作を説明するタイミ
ングチャート図である。
ングチャート図である。
【図３】従来のメモリ監視回路のブロック図である。
１ メモリ ２ データラッチ回路 ３ リードパルス生成回路 ４ 論理積回路 ５ 比較回路
Claims (2)
- 【請求項１】 メモリに書き込まれるデータをメモリと
は別に保持し、 前記データのメモリへの書き込みが終了したタイミング
でメモリから前記データを読み出し、 保持されたデータとメモリから読み出されたデータを比
較することを特徴とするメモリ監視方法。 - 【請求項２】 データ書き込みのためのライト制御信号
が入力されるとデータを格納し、データ読み出しのため
のリード制御信号が入力されると格納されたデータを出
力するメモリと、 このメモリに書き込まれるデータを保持するデータラッ
チ回路と、 前記ライト制御信号の終了を検出してリード制御信号を
メモリに出力するリードパルス生成回路と、 前記データラッチ回路によって保持されたデータとリー
ドパルス生成回路から出力されたリード制御信号に応じ
てメモリから出力されたデータを比較して一致しないと
きにエラー信号を出力する比較回路とを有することを特
徴とするメモリ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5339025A JPH07160586A (ja) | 1993-12-03 | 1993-12-03 | メモリ監視方法及びメモリ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5339025A JPH07160586A (ja) | 1993-12-03 | 1993-12-03 | メモリ監視方法及びメモリ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07160586A true JPH07160586A (ja) | 1995-06-23 |
Family
ID=18323563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5339025A Pending JPH07160586A (ja) | 1993-12-03 | 1993-12-03 | メモリ監視方法及びメモリ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07160586A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826400A (ja) * | 1981-08-07 | 1983-02-16 | Nec Corp | ストアチエツク機能付き記憶素子 |
| JPH03214328A (ja) * | 1990-01-19 | 1991-09-19 | Fujitsu Ltd | メモリテスト方式 |
-
1993
- 1993-12-03 JP JP5339025A patent/JPH07160586A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826400A (ja) * | 1981-08-07 | 1983-02-16 | Nec Corp | ストアチエツク機能付き記憶素子 |
| JPH03214328A (ja) * | 1990-01-19 | 1991-09-19 | Fujitsu Ltd | メモリテスト方式 |
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