JPH11203860A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11203860A JPH11203860A JP168898A JP168898A JPH11203860A JP H11203860 A JPH11203860 A JP H11203860A JP 168898 A JP168898 A JP 168898A JP 168898 A JP168898 A JP 168898A JP H11203860 A JPH11203860 A JP H11203860A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 簡単な処理で所望のデータを高速に取得する
ことができるバースト転送可能な半導体記憶装置を提供
する。 【解決手段】 複数バイトのデータの書き込み及び読み
出しが並列に行えるメモリセルアレイと、入力されるデ
ータを一時的に保持し、複数バイトのデータ毎に並列に
出力する第１のデータ保持回路と、メモリセルアレイか
ら並列に読み出されたデータを一時的に保持し、時系列
に出力する第２のデータ保持回路と、外部から入力され
る複数バイトのデータの先頭アドレスを保持するアドレ
ス保持回路と、クロックのカウント結果を出力するカウ
ンタと、メモリセルアレイに書き込む複数バイトのデー
タの順序、及びメモリセルアレイから読み出した複数バ
イトのデータの順序を並び替える順序切替回路と、複数
バイトのデータの書き込み動作及び読み出し動作を制御
する制御回路とを有する構成とする。
ことができるバースト転送可能な半導体記憶装置を提供
する。 【解決手段】 複数バイトのデータの書き込み及び読み
出しが並列に行えるメモリセルアレイと、入力されるデ
ータを一時的に保持し、複数バイトのデータ毎に並列に
出力する第１のデータ保持回路と、メモリセルアレイか
ら並列に読み出されたデータを一時的に保持し、時系列
に出力する第２のデータ保持回路と、外部から入力され
る複数バイトのデータの先頭アドレスを保持するアドレ
ス保持回路と、クロックのカウント結果を出力するカウ
ンタと、メモリセルアレイに書き込む複数バイトのデー
タの順序、及びメモリセルアレイから読み出した複数バ
イトのデータの順序を並び替える順序切替回路と、複数
バイトのデータの書き込み動作及び読み出し動作を制御
する制御回路とを有する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は高速にデータの書き
込み／読み出しができる半導体記憶装置に関し、特にデ
ータのバースト転送が可能な半導体記憶装置に関するも
のである。
込み／読み出しができる半導体記憶装置に関し、特にデ
ータのバースト転送が可能な半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】近年、飛躍的に高速化したＣＰＵと、速
度の改善が少ないＤＲＡＭとの速度差が問題になってい
る。このため、高速なＣＰＵを用いるコンピュータシス
テムでは、ＤＲＡＭ等から構成される主記憶装置に比べ
て小容量であっても高速なキャッシュメモリをＣＰＵ内
または外付けで接続し、その速度差の影響を吸収する手
法が採られている。
度の改善が少ないＤＲＡＭとの速度差が問題になってい
る。このため、高速なＣＰＵを用いるコンピュータシス
テムでは、ＤＲＡＭ等から構成される主記憶装置に比べ
て小容量であっても高速なキャッシュメモリをＣＰＵ内
または外付けで接続し、その速度差の影響を吸収する手
法が採られている。
【０００３】キャッシュメモリには、主記憶装置に格納
されているデータの一部がコピーされている。このコピ
ーデータは連続したアドレスに対応する複数のデータか
らなるブロック毎に格納される。
されているデータの一部がコピーされている。このコピ
ーデータは連続したアドレスに対応する複数のデータか
らなるブロック毎に格納される。
【０００４】ＣＰＵは、通常、キャッシュメモリに対し
てアクセスし、データの読み出し時にキャッシュメモリ
内に所望のデータが無いときは、主記憶装置から所望の
データをキャッシュメモリにコピーする。このとき、キ
ャッシュメモリ内に空きメモリ領域がない場合は、必要
度の少ないデータを主記憶装置にコピーすることで空き
メモリ領域を確保する。
てアクセスし、データの読み出し時にキャッシュメモリ
内に所望のデータが無いときは、主記憶装置から所望の
データをキャッシュメモリにコピーする。このとき、キ
ャッシュメモリ内に空きメモリ領域がない場合は、必要
度の少ないデータを主記憶装置にコピーすることで空き
メモリ領域を確保する。
【０００５】したがって、コンピュータシステムの主記
憶装置となる半導体記憶装置には、キャッシュメモリに
対して、連続したアドレスに対応するデータ列を高速に
入出力することができる機能が要求される。このような
要求に応えるため、例えば、先頭アドレスを指定するの
みで、それに続く複数のデータからなるデータ列を、外
部から入力される基準クロックに同期して入出力するこ
とができる半導体記憶装置がある（例えば、シンクロナ
スＤＲＡＭや高速ＳＲＡＭ）。なお、このようなデータ
転送の方法をバースト転送と呼ぶ。また、バースト転送
されるデータ列の長さをバースト長と呼ぶ。
憶装置となる半導体記憶装置には、キャッシュメモリに
対して、連続したアドレスに対応するデータ列を高速に
入出力することができる機能が要求される。このような
要求に応えるため、例えば、先頭アドレスを指定するの
みで、それに続く複数のデータからなるデータ列を、外
部から入力される基準クロックに同期して入出力するこ
とができる半導体記憶装置がある（例えば、シンクロナ
スＤＲＡＭや高速ＳＲＡＭ）。なお、このようなデータ
転送の方法をバースト転送と呼ぶ。また、バースト転送
されるデータ列の長さをバースト長と呼ぶ。
【０００６】通常、汎用ＤＲＡＭ（ファストページモー
ドを持つＤＲＡＭ）は、１つのデータの転送が終了して
から、次のデータの転送を行うため、データの入出力に
は高速なものでも２０ｎｓ（５０ＭＨｚ）程度の時間が
かかる。一方、シンクロナスＤＲＡＭでは、１つのデー
タの読み出し／書き込みに要する時間は汎用ＤＲＡＭと
ほぼ同一であるが、内部の処理を多重化して複数のデー
タを同時に読み書きすることにより、見かけ上のデータ
転送時間を短縮し、データの入出力を１００ＭＨｚ以上
の速度で行っている。このようなシンクロナスＤＲＡＭ
のデータの入出力周波数、すなわち基準クロックの周波
数はバースト転送周波数と呼ばれる。
ドを持つＤＲＡＭ）は、１つのデータの転送が終了して
から、次のデータの転送を行うため、データの入出力に
は高速なものでも２０ｎｓ（５０ＭＨｚ）程度の時間が
かかる。一方、シンクロナスＤＲＡＭでは、１つのデー
タの読み出し／書き込みに要する時間は汎用ＤＲＡＭと
ほぼ同一であるが、内部の処理を多重化して複数のデー
タを同時に読み書きすることにより、見かけ上のデータ
転送時間を短縮し、データの入出力を１００ＭＨｚ以上
の速度で行っている。このようなシンクロナスＤＲＡＭ
のデータの入出力周波数、すなわち基準クロックの周波
数はバースト転送周波数と呼ばれる。
【０００７】ところで、半導体記憶装置の内部処理を多
重化してデータの入出力を高速化する方式としてプリフ
ェッチ方式がある。
重化してデータの入出力を高速化する方式としてプリフ
ェッチ方式がある。
【０００８】プリフェッチ方式は、複数のデータに対し
て同一の処理を並列に実行する方式である。但し、複数
のデータを同時に得ることはできないため、順次入力さ
れるデータが並列処理数だけ内部にラッチされた時点
で、同一の処理を並列に行う。なお、並列処理数分のデ
ータをラッチするためには、並列処理数と同じだけの基
準クロック数が必要となる。
て同一の処理を並列に実行する方式である。但し、複数
のデータを同時に得ることはできないため、順次入力さ
れるデータが並列処理数だけ内部にラッチされた時点
で、同一の処理を並列に行う。なお、並列処理数分のデ
ータをラッチするためには、並列処理数と同じだけの基
準クロック数が必要となる。
【０００９】
【発明が解決しようとする課題】上記したようなプリフ
ェッチ方式の従来の半導体記憶装置では、例えば、デー
タをｎバイト単位でバースト転送する場合、先頭アドレ
スの下位ビットとクロックのカウント結果とを加算する
ことで、ｎバイト単位のデータの読み書きを行ってい
る。
ェッチ方式の従来の半導体記憶装置では、例えば、デー
タをｎバイト単位でバースト転送する場合、先頭アドレ
スの下位ビットとクロックのカウント結果とを加算する
ことで、ｎバイト単位のデータの読み書きを行ってい
る。
【００１０】この場合、連続して読み書きすることがで
きるデータは指定された先頭アドレスから始まるｎバイ
トのデータとなる。すなわち、データＤ０〜Ｄｎ（ｎ：
正数）を、例えば４バイト読み出す場合、先頭アドレス
としてＤ０を指定すれば、読み出すデータはＤ０〜Ｄ
３、先頭アドレスとしてＤ１を指定すれば、読み出すデ
ータはＤ１〜Ｄ４、同様に先頭アドレスとしてＤｋ
（ｋ：０〜ｎ−３）を指定すれば、読み出すデータはＤ
ｋ〜Ｄｋ＋３となる。
きるデータは指定された先頭アドレスから始まるｎバイ
トのデータとなる。すなわち、データＤ０〜Ｄｎ（ｎ：
正数）を、例えば４バイト読み出す場合、先頭アドレス
としてＤ０を指定すれば、読み出すデータはＤ０〜Ｄ
３、先頭アドレスとしてＤ１を指定すれば、読み出すデ
ータはＤ１〜Ｄ４、同様に先頭アドレスとしてＤｋ
（ｋ：０〜ｎ−３）を指定すれば、読み出すデータはＤ
ｋ〜Ｄｋ＋３となる。
【００１１】今、データを格納するメモリセルアレイが
４つのブロックから構成され、同一のワード線に接続さ
れていると仮定すると、例えば、データＤ０〜Ｄ３を読
み出す場合は、同一のワード線を指定するのみで読み出
すことができる。しかしながら、データＤ１〜Ｄ４を読
み出す場合は、データＤ１〜Ｄ３を読み出すためのワー
ド線とデータＤ４を読み出すためのワード線が異なるた
め、データＤ１〜Ｄ３を読み出した後にワード線を切り
替える処理が必要になる。この場合、データＤ１〜Ｄ３
を読み出すためのワード線を非活性化状態にした後、デ
ータＤ４が格納されたメモリセルに繋がるワード線を選
択し、そのメモリセルに繋がるビット線のプリチャージ
状態を停止し、その後、センスアンプで読み出し／書き
込み可能になるようにワード線を活性化するという一連
の動作が必要になる。したがって、ワード線の切り替え
処理はデータＤ１〜Ｄ３の読み出し処理に比べて時間が
かかるため、ＣＰＵはその間ウエイト（wait）処理等を
行う必要があり、データの読み出し処理が複雑になって
しまう問題があった。
４つのブロックから構成され、同一のワード線に接続さ
れていると仮定すると、例えば、データＤ０〜Ｄ３を読
み出す場合は、同一のワード線を指定するのみで読み出
すことができる。しかしながら、データＤ１〜Ｄ４を読
み出す場合は、データＤ１〜Ｄ３を読み出すためのワー
ド線とデータＤ４を読み出すためのワード線が異なるた
め、データＤ１〜Ｄ３を読み出した後にワード線を切り
替える処理が必要になる。この場合、データＤ１〜Ｄ３
を読み出すためのワード線を非活性化状態にした後、デ
ータＤ４が格納されたメモリセルに繋がるワード線を選
択し、そのメモリセルに繋がるビット線のプリチャージ
状態を停止し、その後、センスアンプで読み出し／書き
込み可能になるようにワード線を活性化するという一連
の動作が必要になる。したがって、ワード線の切り替え
処理はデータＤ１〜Ｄ３の読み出し処理に比べて時間が
かかるため、ＣＰＵはその間ウエイト（wait）処理等を
行う必要があり、データの読み出し処理が複雑になって
しまう問題があった。
【００１２】また、連続してデータを入出力する場合、
ワード線の切り替えに要する時間で、連続するデータの
時間間隔が決まってしまうため、高速動作を阻害する要
因となっていた。
ワード線の切り替えに要する時間で、連続するデータの
時間間隔が決まってしまうため、高速動作を阻害する要
因となっていた。
【００１３】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、簡単な
処理で所望のデータを高速に取得することができるバー
スト転送可能な半導体記憶装置を提供することを目的と
する。
る問題点を解決するためになされたものであり、簡単な
処理で所望のデータを高速に取得することができるバー
スト転送可能な半導体記憶装置を提供することを目的と
する。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体記憶装置は、外部から入力されるクロッ
クに同期してデータを入出力し、該データの書き込み、
及び読み出しを複数バイト単位で同時に行う半導体記憶
装置であって、前記複数バイトのデータの書き込み及び
読み出しを並列にかつ同時に行うことが可能なメモリセ
ルアレイと、前記クロックに同期して時系列に入力され
るデータを一時的に保持し、前記複数バイトのデータ毎
に並列に出力する第１のデータ保持回路と、前記メモリ
セルアレイから並列に読み出された前記複数バイトのデ
ータを一時的に保持し、前記クロックに同期して時系列
に出力する第２のデータ保持回路と、外部から入力され
る前記複数バイトのデータに対応するアドレスのうち、
先頭アドレスを保持するアドレス保持回路と、前記クロ
ックのカウント結果を出力するカウンタと、前記先頭ア
ドレスの下位ビットを用いて、前記メモリセルアレイに
書き込む前記複数バイトのデータの順序、及び前記メモ
リセルアレイから読み出した前記複数バイトのデータの
順序を並び替える順序切替回路と、前記複数バイトのデ
ータの書き込み動作及び読み出し動作を制御する制御回
路と、を有するものである。
本発明の半導体記憶装置は、外部から入力されるクロッ
クに同期してデータを入出力し、該データの書き込み、
及び読み出しを複数バイト単位で同時に行う半導体記憶
装置であって、前記複数バイトのデータの書き込み及び
読み出しを並列にかつ同時に行うことが可能なメモリセ
ルアレイと、前記クロックに同期して時系列に入力され
るデータを一時的に保持し、前記複数バイトのデータ毎
に並列に出力する第１のデータ保持回路と、前記メモリ
セルアレイから並列に読み出された前記複数バイトのデ
ータを一時的に保持し、前記クロックに同期して時系列
に出力する第２のデータ保持回路と、外部から入力され
る前記複数バイトのデータに対応するアドレスのうち、
先頭アドレスを保持するアドレス保持回路と、前記クロ
ックのカウント結果を出力するカウンタと、前記先頭ア
ドレスの下位ビットを用いて、前記メモリセルアレイに
書き込む前記複数バイトのデータの順序、及び前記メモ
リセルアレイから読み出した前記複数バイトのデータの
順序を並び替える順序切替回路と、前記複数バイトのデ
ータの書き込み動作及び読み出し動作を制御する制御回
路と、を有するものである。
【００１５】このとき、前記順序切替回路は、前記バイ
ト数をｍとしたとき、前記先頭アドレスの下位ｌｏｇ2
ｍビットと前記カウンタの出力との排他的論理和に基づ
いて前記複数バイトのデータの出力順序をそれぞれ決定
してもよく、入出力経路が予め設定された、複数の切替
用スイッチからなる複数のパターンのスイッチ網を備
え、前記先頭アドレスの下位ビットのデコード結果で前
記複数のパターンのうちの一つが選択される構成でもよ
い。
ト数をｍとしたとき、前記先頭アドレスの下位ｌｏｇ2
ｍビットと前記カウンタの出力との排他的論理和に基づ
いて前記複数バイトのデータの出力順序をそれぞれ決定
してもよく、入出力経路が予め設定された、複数の切替
用スイッチからなる複数のパターンのスイッチ網を備
え、前記先頭アドレスの下位ビットのデコード結果で前
記複数のパターンのうちの一つが選択される構成でもよ
い。
【００１６】また、前記制御回路は、前記第２のデータ
保持回路で前記データを保持している間に、次に前記メ
モリセルアレイから読み出した複数バイトのデータを前
記順序切替回路に出力してもよく、前記メモリセルアレ
イから読み出した前記複数バイトのデータをそれぞれ一
時的に保持するデータバッファをさらに有し、前記制御
回路は、前記順序切替回路で前記複数バイトのデータの
順序の並び替えを行っている間に、次に前記メモリセル
アレイから読み出した複数バイトのデータをそれぞれ前
記データバッファに保持させてもよい。
保持回路で前記データを保持している間に、次に前記メ
モリセルアレイから読み出した複数バイトのデータを前
記順序切替回路に出力してもよく、前記メモリセルアレ
イから読み出した前記複数バイトのデータをそれぞれ一
時的に保持するデータバッファをさらに有し、前記制御
回路は、前記順序切替回路で前記複数バイトのデータの
順序の並び替えを行っている間に、次に前記メモリセル
アレイから読み出した複数バイトのデータをそれぞれ前
記データバッファに保持させてもよい。
【００１７】また、本発明の半導体記憶装置の他の構成
は、外部から入力されるクロックに同期してデータを入
出力し、該データの書き込み、及び読み出しを複数バイ
ト単位で同時に行う半導体記憶装置であって、前記複数
バイトのデータの書き込み及び読み出しを並列にかつ同
時に行うことが可能なメモリセルアレイと、前記クロッ
クに同期して時系列に入力されるデータを一時的に保持
し、前記複数バイトのデータ毎に並列に出力する第１の
データ保持回路と、前記メモリセルアレイから並列に読
み出された前記複数バイトのデータを一時的に保持し、
前記クロックに同期して時系列に出力する第２のデータ
保持回路と、外部から入力される前記複数バイトのデー
タに対応するアドレスのうち、先頭アドレスを保持する
アドレス保持回路と、前記クロックのカウント結果を出
力するカウンタと、前記先頭アドレスの下位ビットと前
記カウンタの出力とに基づいて、前記メモリセルアレイ
に書き込む前記複数バイトのデータの順序を並び替える
順序切替回路と、前記先頭アドレスの下位ビットを用い
て、前記第２のデータ保持回路に、前記メモリセルアレ
イから読み出した前記複数バイトのデータの順序を並び
替えさせる制御信号を出力する順序制御回路と、前記複
数バイトのデータの書き込み動作及び読み出し動作を制
御する制御回路と、を有するものである。
は、外部から入力されるクロックに同期してデータを入
出力し、該データの書き込み、及び読み出しを複数バイ
ト単位で同時に行う半導体記憶装置であって、前記複数
バイトのデータの書き込み及び読み出しを並列にかつ同
時に行うことが可能なメモリセルアレイと、前記クロッ
クに同期して時系列に入力されるデータを一時的に保持
し、前記複数バイトのデータ毎に並列に出力する第１の
データ保持回路と、前記メモリセルアレイから並列に読
み出された前記複数バイトのデータを一時的に保持し、
前記クロックに同期して時系列に出力する第２のデータ
保持回路と、外部から入力される前記複数バイトのデー
タに対応するアドレスのうち、先頭アドレスを保持する
アドレス保持回路と、前記クロックのカウント結果を出
力するカウンタと、前記先頭アドレスの下位ビットと前
記カウンタの出力とに基づいて、前記メモリセルアレイ
に書き込む前記複数バイトのデータの順序を並び替える
順序切替回路と、前記先頭アドレスの下位ビットを用い
て、前記第２のデータ保持回路に、前記メモリセルアレ
イから読み出した前記複数バイトのデータの順序を並び
替えさせる制御信号を出力する順序制御回路と、前記複
数バイトのデータの書き込み動作及び読み出し動作を制
御する制御回路と、を有するものである。
【００１８】このとき、前記順序切替回路、及び前記順
序制御回路は、前記バイト数をｍとしたとき、前記先頭
アドレスの下位ｌｏｇ2ｍビットと前記カウンタの出力
との排他的論理和を算出し、該算出結果に基づいて前記
複数バイトのデータの出力順序をそれぞれ決定してもよ
く、入出力経路が予め設定された、複数の切替用スイッ
チからなる複数のパターンのスイッチ網を備え、前記先
頭アドレスの下位ビットのデコード結果で前記複数のパ
ターンのうちの一つが選択される構成でもよい。
序制御回路は、前記バイト数をｍとしたとき、前記先頭
アドレスの下位ｌｏｇ2ｍビットと前記カウンタの出力
との排他的論理和を算出し、該算出結果に基づいて前記
複数バイトのデータの出力順序をそれぞれ決定してもよ
く、入出力経路が予め設定された、複数の切替用スイッ
チからなる複数のパターンのスイッチ網を備え、前記先
頭アドレスの下位ビットのデコード結果で前記複数のパ
ターンのうちの一つが選択される構成でもよい。
【００１９】また、前記メモリセルアレイから読み出し
た前記複数バイトのデータをそれぞれ一時的に保持する
データバッファをさらに有し、前記制御回路は、前記第
２のデータ保持回路で前記複数バイトのデータの順序の
並び替えを行っている間に、次に前記メモリセルアレイ
から読み出した複数バイトのデータをそれぞれ前記デー
タバッファに保持させてもよい。
た前記複数バイトのデータをそれぞれ一時的に保持する
データバッファをさらに有し、前記制御回路は、前記第
２のデータ保持回路で前記複数バイトのデータの順序の
並び替えを行っている間に、次に前記メモリセルアレイ
から読み出した複数バイトのデータをそれぞれ前記デー
タバッファに保持させてもよい。
【００２０】上記のように構成された半導体記憶装置
は、順序切替回路によって、メモリセルアレイに書き込
む複数バイトのデータの順序、及びメモリセルアレイか
ら読み出した複数バイトのデータの順序を並び替えるこ
とで、ＣＰＵはアドレスの下位ビットで指定した所望の
データから高速に取り込むことができる。
は、順序切替回路によって、メモリセルアレイに書き込
む複数バイトのデータの順序、及びメモリセルアレイか
ら読み出した複数バイトのデータの順序を並び替えるこ
とで、ＣＰＵはアドレスの下位ビットで指定した所望の
データから高速に取り込むことができる。
【００２１】また、このとき、先頭アドレスの下位ｌｏ
ｇ2ｍビットとカウンタの出力との排他的論理和の算出
結果に基づいて複数バイトのデータの出力順序をそれぞ
れ決定することで、簡単な処理で複数バイトのデータの
順序を決定することができる。
ｇ2ｍビットとカウンタの出力との排他的論理和の算出
結果に基づいて複数バイトのデータの出力順序をそれぞ
れ決定することで、簡単な処理で複数バイトのデータの
順序を決定することができる。
【００２２】さらに、複数バイトのデータの順序の並び
替えを行っている間に、次にメモリセルアレイから読み
出した複数バイトのデータをそれぞれデータバッファに
保持させることで、半導体記憶装置からデータを間断な
く出力することができるため、ＣＰＵはウエイト処理等
を行う必要がない。
替えを行っている間に、次にメモリセルアレイから読み
出した複数バイトのデータをそれぞれデータバッファに
保持させることで、半導体記憶装置からデータを間断な
く出力することができるため、ＣＰＵはウエイト処理等
を行う必要がない。
【００２３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２４】なお、以下では、データを４バイト単位で
バースト転送するプリフェッチ方式の半導体記憶装置を
例にして説明する。しかしながら、バースト転送のバイ
ト数は４バイトに限る必要はなく、他のバイト数（２i
バイト：ｉは１以上の正数）であってもよい。
バースト転送するプリフェッチ方式の半導体記憶装置を
例にして説明する。しかしながら、バースト転送のバイ
ト数は４バイトに限る必要はなく、他のバイト数（２i
バイト：ｉは１以上の正数）であってもよい。
【００２５】（第１実施例）図１は本発明の半導体記憶
装置の第１実施例の構成を示すブロック図である。
装置の第１実施例の構成を示すブロック図である。
【００２６】図１において、本実施例の半導体記憶装置
は、データの書き込み／読み出しを４バイト単位（Ａ〜
Ｄ）で行うことができる複数のメモリセルからなるメモ
リセルアレイ１と、データの書き込み／読み出し行う先
頭アドレスのビット（Ａ０−Ａｙ）のうち、下位２ビッ
トを除く中位ビット（Ａ２−Ａｘ）が不図示の外部バス
を介して入力される第１のアドレスバッファ１３と、デ
ータの書き込み／読み出し行う先頭アドレスのビットの
うち、上位ビット（Ａｘ−Ａｘ+ｙ）が入力される第２
のアドレスバッファ１２と、データの書き込み、読み出
し行う先頭アドレスのビットのうち、下位２ビット（Ａ
０、Ａ１）が入力される第３のアドレスバッファ１０
と、第２のアドレスバッファ１２から出力されるアドレ
スの上位ビット（Ａｘ−Ａｘ+ｙ）をデコードし、デー
タの書き込み／読み出しを行うメモリセルに繋がるビッ
ト線を選択するためのカラムデコーダ２と、第１のアド
レスバッファ１３から出力されるアドレスの中位ビット
（Ａ２−Ａｘ）をデコードし、データの書き込み／読み
出しを行うメモリセルに繋がるワード線を選択するため
のロウデコーダ３と、外部バスを介して入力される連続
データＤ０〜Ｄｎ（ｎ：正数、Ｄ０〜Ｄｎは時系列に入
力される）を基準クロックＣＬＫに同期してそれぞれラ
ッチし、４バイト単位のパラレルデータとして出力する
書込み用保持回路４と、第３のアドレスバッファ１０か
ら出力されるアドレスの下位２ビット（Ａ０、Ａ１）を
デコードするデコーダ１１と、メモリセルアレイ１にデ
ータを４バイト単位で書込むライト（write）アンプ７
と、メモリセルアレイ１に書き込まれたデータを４バイ
ト単位で読み出すセンスアンプ８と、メモリセルアレイ
１から読み出されたデータを増幅するデータバッファ９
と、メモリセルアレイ１から読み出された４バイトのデ
ータを基準クロックＣＬＫに同期してそれぞれラッチ
し、連続データとして出力する（時系列に出力する）読
出し用保持回路５と、データの書き込み動作及び読み出
し動作を切り替えるための制御信号を生成する読み出し
書き込み制御回路１４と、基準クロックＣＬＫのカウン
ト結果を出力するカウンタ１５と、デコーダ１１の出力
及びカウンタ１５のカウント結果に基づき入力された４
バイトのデータの順序を並び替えるための順序切替回路
６とによって構成されている。
は、データの書き込み／読み出しを４バイト単位（Ａ〜
Ｄ）で行うことができる複数のメモリセルからなるメモ
リセルアレイ１と、データの書き込み／読み出し行う先
頭アドレスのビット（Ａ０−Ａｙ）のうち、下位２ビッ
トを除く中位ビット（Ａ２−Ａｘ）が不図示の外部バス
を介して入力される第１のアドレスバッファ１３と、デ
ータの書き込み／読み出し行う先頭アドレスのビットの
うち、上位ビット（Ａｘ−Ａｘ+ｙ）が入力される第２
のアドレスバッファ１２と、データの書き込み、読み出
し行う先頭アドレスのビットのうち、下位２ビット（Ａ
０、Ａ１）が入力される第３のアドレスバッファ１０
と、第２のアドレスバッファ１２から出力されるアドレ
スの上位ビット（Ａｘ−Ａｘ+ｙ）をデコードし、デー
タの書き込み／読み出しを行うメモリセルに繋がるビッ
ト線を選択するためのカラムデコーダ２と、第１のアド
レスバッファ１３から出力されるアドレスの中位ビット
（Ａ２−Ａｘ）をデコードし、データの書き込み／読み
出しを行うメモリセルに繋がるワード線を選択するため
のロウデコーダ３と、外部バスを介して入力される連続
データＤ０〜Ｄｎ（ｎ：正数、Ｄ０〜Ｄｎは時系列に入
力される）を基準クロックＣＬＫに同期してそれぞれラ
ッチし、４バイト単位のパラレルデータとして出力する
書込み用保持回路４と、第３のアドレスバッファ１０か
ら出力されるアドレスの下位２ビット（Ａ０、Ａ１）を
デコードするデコーダ１１と、メモリセルアレイ１にデ
ータを４バイト単位で書込むライト（write）アンプ７
と、メモリセルアレイ１に書き込まれたデータを４バイ
ト単位で読み出すセンスアンプ８と、メモリセルアレイ
１から読み出されたデータを増幅するデータバッファ９
と、メモリセルアレイ１から読み出された４バイトのデ
ータを基準クロックＣＬＫに同期してそれぞれラッチ
し、連続データとして出力する（時系列に出力する）読
出し用保持回路５と、データの書き込み動作及び読み出
し動作を切り替えるための制御信号を生成する読み出し
書き込み制御回路１４と、基準クロックＣＬＫのカウン
ト結果を出力するカウンタ１５と、デコーダ１１の出力
及びカウンタ１５のカウント結果に基づき入力された４
バイトのデータの順序を並び替えるための順序切替回路
６とによって構成されている。
【００２７】なお、カウンタ１５は基準クロックＣＬＫ
をカウントし、０〜３のカウント値のデコード結果、及
びこれに読出し書込み制御回路１４から出力される信号
線１本を加えた５本の信号線を書込み保持回路４等へ出
力する。
をカウントし、０〜３のカウント値のデコード結果、及
びこれに読出し書込み制御回路１４から出力される信号
線１本を加えた５本の信号線を書込み保持回路４等へ出
力する。
【００２８】また、上記説明では、データを一旦書込み
用保持回路４で保持したのち、順序切替回路６でデータ
の並び替えを行う構成を示しているが、書き込み用保持
回路４でデータを保持しているときに、保持するレジス
タ（不図示）の位置を順序切替回路６で指定し、４バイ
トのデータの保持が終了したら、書込み用保持回路４の
出力をライトアンプ７に直接出力するようにしてもよ
い。このようにすることで、少ないクロック数でメモリ
セルアレイ１にデータを書き込むことができる。
用保持回路４で保持したのち、順序切替回路６でデータ
の並び替えを行う構成を示しているが、書き込み用保持
回路４でデータを保持しているときに、保持するレジス
タ（不図示）の位置を順序切替回路６で指定し、４バイ
トのデータの保持が終了したら、書込み用保持回路４の
出力をライトアンプ７に直接出力するようにしてもよ
い。このようにすることで、少ないクロック数でメモリ
セルアレイ１にデータを書き込むことができる。
【００２９】このような構成において、データＤ０〜Ｄ
ｎは不図示の外部バスを介して基準クロックＣＬＫに同
期して入力される。入力されたデータＤ０〜Ｄｎは、書
込み用保持回路４によって４バイトのパラレルデータに
変換され、順序切替回路６に入力される。順序切替回路
６は、データを書き込む先頭アドレスの下位２ビット
（Ａ０、Ａ１）のデコード結果とカウンタ１５の出力に
基づき、入力された４バイトのデータの順序を並び替え
る。順序切替回路６から出力されたデータはライトアン
プ７に入力され、カラムデコーダ２及びロウデコーダ３
によって指定されたメモリセルに４バイト単位で同時に
書き込まれる。
ｎは不図示の外部バスを介して基準クロックＣＬＫに同
期して入力される。入力されたデータＤ０〜Ｄｎは、書
込み用保持回路４によって４バイトのパラレルデータに
変換され、順序切替回路６に入力される。順序切替回路
６は、データを書き込む先頭アドレスの下位２ビット
（Ａ０、Ａ１）のデコード結果とカウンタ１５の出力に
基づき、入力された４バイトのデータの順序を並び替え
る。順序切替回路６から出力されたデータはライトアン
プ７に入力され、カラムデコーダ２及びロウデコーダ３
によって指定されたメモリセルに４バイト単位で同時に
書き込まれる。
【００３０】一方、メモリセルアレイ１に格納されたデ
ータはセンスアンプ８によって４バイト単位で読み出さ
れて一旦保持され、データバッファ９で増幅して出力さ
れる。データバッファ９から出力されたデータは順序切
替回路６に入力され、順序切替回路６は、読み出すデー
タの先頭アドレスの下位２ビット（Ａ０、Ａ１）のデコ
ード結果とカウンタ１５の出力に基づき、４バイトのデ
ータの順序を並び替える。順序切替回路６から出力され
たデータは読出し用保持回路５に入力され、読出し用保
持回路５は入力されたデータを基準クロックＣＬＫに同
期して順次出力する。
ータはセンスアンプ８によって４バイト単位で読み出さ
れて一旦保持され、データバッファ９で増幅して出力さ
れる。データバッファ９から出力されたデータは順序切
替回路６に入力され、順序切替回路６は、読み出すデー
タの先頭アドレスの下位２ビット（Ａ０、Ａ１）のデコ
ード結果とカウンタ１５の出力に基づき、４バイトのデ
ータの順序を並び替える。順序切替回路６から出力され
たデータは読出し用保持回路５に入力され、読出し用保
持回路５は入力されたデータを基準クロックＣＬＫに同
期して順次出力する。
【００３１】なお、読み出し書き込み制御回路１４は、
順序切替回路６で４バイトのデータの順序を並び替えて
いる間に、次のデータをセンスアンプ８を用いてメモリ
セルアレイ１から読み出させておく。読み出したデータ
はセンスアンプ８に保持させる。
順序切替回路６で４バイトのデータの順序を並び替えて
いる間に、次のデータをセンスアンプ８を用いてメモリ
セルアレイ１から読み出させておく。読み出したデータ
はセンスアンプ８に保持させる。
【００３２】次に、図１に示した順序切替回路６の動作
について図１及び図２を用いて説明する。
について図１及び図２を用いて説明する。
【００３３】図２は図１に示した順序切替回路の処理内
容を示す図である。
容を示す図である。
【００３４】本実施例の半導体記憶装置が有する順序切
替回路６は、入力された先頭アドレスの下位２ビット
（Ａ０、Ａ１）とカウンタ１５の出力との排他的論理和
（ＥＸＯＲ）を求め、その論理演算の結果にしたがって
入力された４バイトのデータの順序を並び替える。
替回路６は、入力された先頭アドレスの下位２ビット
（Ａ０、Ａ１）とカウンタ１５の出力との排他的論理和
（ＥＸＯＲ）を求め、その論理演算の結果にしたがって
入力された４バイトのデータの順序を並び替える。
【００３５】例えば、順序切替回路６に入力されるデー
タ（４バイト）をＤ０〜Ｄ３とすると、図２に示すよう
に、アドレスの下位２ビット（Ａ０、Ａ１）が（０、
０）のとき、データＤ０〜Ｄ３は、カウンタ１５の出力
に伴って、Ｄ０、Ｄ１、Ｄ３、Ｄ３の順に出力される。
タ（４バイト）をＤ０〜Ｄ３とすると、図２に示すよう
に、アドレスの下位２ビット（Ａ０、Ａ１）が（０、
０）のとき、データＤ０〜Ｄ３は、カウンタ１５の出力
に伴って、Ｄ０、Ｄ１、Ｄ３、Ｄ３の順に出力される。
【００３６】また、アドレスの下位２ビット（Ａ０、Ａ
１）が（０、１）のとき、データＤ０〜Ｄ３は、カウン
タ１５の出力に伴って、Ｄ１、Ｄ０、Ｄ３、Ｄ２の順に
出力される。
１）が（０、１）のとき、データＤ０〜Ｄ３は、カウン
タ１５の出力に伴って、Ｄ１、Ｄ０、Ｄ３、Ｄ２の順に
出力される。
【００３７】アドレスの下位２ビット（Ａ０、Ａ１）が
（１、０）のとき、データＤ０〜Ｄ３は、カウンタ１５
の出力に伴って、Ｄ２、Ｄ３、Ｄ０、Ｄ１の順に出力さ
れる。
（１、０）のとき、データＤ０〜Ｄ３は、カウンタ１５
の出力に伴って、Ｄ２、Ｄ３、Ｄ０、Ｄ１の順に出力さ
れる。
【００３８】さらに、アドレスの下位２ビット（Ａ０、
Ａ１）が（１、１）のとき、データＤ０〜Ｄ３は、カウ
ンタ１５の出力に伴って、Ｄ３、Ｄ２、Ｄ１、Ｄ０の順
に出力される。
Ａ１）が（１、１）のとき、データＤ０〜Ｄ３は、カウ
ンタ１５の出力に伴って、Ｄ３、Ｄ２、Ｄ１、Ｄ０の順
に出力される。
【００３９】すなわち、本実施例の半導体記憶装置で
は、同時に書き込む４バイトのデータは、先頭アドレス
の下位２ビット（Ａ０，Ａ１）にもとづき、必ず図２で
指定されたアドレスに書き込まれる。いま、メモリセル
アレイ１の領域「Ａ」に０番地、４番地、８番地の順に
アドレスが割り付けられており、同様にして、領域
「Ｂ」に１番地、５番地、９番地の順に、領域「Ｃ」に
２番地、６番地、１０番地の順に、領域「Ｄ」に３番
地、７番地、１１番地の順にアドレスが割り付けられて
いるとする。ここで、先頭アドレスの下位２ビット（Ａ
０，Ａ１）として（１，０）（＝２番地）が指定される
と、メモリセルアレイ１の領域「Ｃ」にはデータＤ２が
格納され、領域「Ｄ」にはデータＤ３が格納され、領域
「Ａ」にはデータＤ０が格納され、領域「Ｂ」にはデー
タＤ１がそれぞれ格納される。このように、いかなる順
にデータが入力されても、そのアドレスに対応した位置
にデータを並び替えて格納することができる。
は、同時に書き込む４バイトのデータは、先頭アドレス
の下位２ビット（Ａ０，Ａ１）にもとづき、必ず図２で
指定されたアドレスに書き込まれる。いま、メモリセル
アレイ１の領域「Ａ」に０番地、４番地、８番地の順に
アドレスが割り付けられており、同様にして、領域
「Ｂ」に１番地、５番地、９番地の順に、領域「Ｃ」に
２番地、６番地、１０番地の順に、領域「Ｄ」に３番
地、７番地、１１番地の順にアドレスが割り付けられて
いるとする。ここで、先頭アドレスの下位２ビット（Ａ
０，Ａ１）として（１，０）（＝２番地）が指定される
と、メモリセルアレイ１の領域「Ｃ」にはデータＤ２が
格納され、領域「Ｄ」にはデータＤ３が格納され、領域
「Ａ」にはデータＤ０が格納され、領域「Ｂ」にはデー
タＤ１がそれぞれ格納される。このように、いかなる順
にデータが入力されても、そのアドレスに対応した位置
にデータを並び替えて格納することができる。
【００４０】また、データを読み出す場合は、例えば、
先頭アドレスの下位２ビット（Ａ０，Ａ１）として
（１，１）（＝３番地）が指定されると、メモリセルア
レイ１の領域「Ｄ」に格納されているデータＤ３が最初
に出力され、続いて領域「Ｃ」のデータＤ２、領域
「Ｂ」のデータＤ１、領域「Ａ」のデータＤ０の順に出
力される。このように、いかなるアドレスが指定されて
も、そのアドレスに対応した位置のデータを最初に出力
することができる。
先頭アドレスの下位２ビット（Ａ０，Ａ１）として
（１，１）（＝３番地）が指定されると、メモリセルア
レイ１の領域「Ｄ」に格納されているデータＤ３が最初
に出力され、続いて領域「Ｃ」のデータＤ２、領域
「Ｂ」のデータＤ１、領域「Ａ」のデータＤ０の順に出
力される。このように、いかなるアドレスが指定されて
も、そのアドレスに対応した位置のデータを最初に出力
することができる。
【００４１】なお、同時に読み書きするデータの数をｍ
とした場合、順序切替回路６は先頭アドレスの下位ｌｏ
ｇ2ｍビットとカウンタ１５の出力との排他的論理和を
求めることで、出力するデータの順番を決定する。
とした場合、順序切替回路６は先頭アドレスの下位ｌｏ
ｇ2ｍビットとカウンタ１５の出力との排他的論理和を
求めることで、出力するデータの順番を決定する。
【００４２】このような半導体記憶装置に格納されたデ
ータＤ０〜Ｄｎを、例えば、不図示のＣＰＵで４バイト
単位で読み出す場合、同時に読み出すことができるデー
タの組み合わせは、Ｄ０〜Ｄ３、Ｄ４〜Ｄ７、…、Ｄｎ
−３〜Ｄｎのように固定されてしまう。但し、同時に読
み出すことができるデータは、ワード線の切替処理が不
要な組み合わせとする。
ータＤ０〜Ｄｎを、例えば、不図示のＣＰＵで４バイト
単位で読み出す場合、同時に読み出すことができるデー
タの組み合わせは、Ｄ０〜Ｄ３、Ｄ４〜Ｄ７、…、Ｄｎ
−３〜Ｄｎのように固定されてしまう。但し、同時に読
み出すことができるデータは、ワード線の切替処理が不
要な組み合わせとする。
【００４３】しかしながら、上述したように本実施例の
半導体記憶装置では、順序切替回路６でデータの順序を
並び替えて読出し用保持回路５でデータを保持している
間に、次に出力するデータをセンスアンプ８に格納して
いるため、ＣＰＵは基準クロックＣＬＫに同期して間断
なくデータを取り込むことができる。すなわち、ＣＰＵ
はウエイト処理等を行うことなく、データを取り込むこ
とができるため、外部バスの自由度が向上する。
半導体記憶装置では、順序切替回路６でデータの順序を
並び替えて読出し用保持回路５でデータを保持している
間に、次に出力するデータをセンスアンプ８に格納して
いるため、ＣＰＵは基準クロックＣＬＫに同期して間断
なくデータを取り込むことができる。すなわち、ＣＰＵ
はウエイト処理等を行うことなく、データを取り込むこ
とができるため、外部バスの自由度が向上する。
【００４４】また、順序切替回路６は簡単な論理演算で
データの出力順序を並び替えているため、バースト転送
するデータのバイト数が増加したとしても高速に処理す
ることができる。
データの出力順序を並び替えているため、バースト転送
するデータのバイト数が増加したとしても高速に処理す
ることができる。
【００４５】ところで、順序切替回路６は、図３に示す
ように、入出力経路が予め設定された複数の切替用スイ
ッチ１７からなる複数パターンのスイッチ網を設け、ア
ドレスの下位２ビットのデコード結果によって複数パタ
ーンのうちの一つが選択される構成にしてもよい。この
とき、順序切替回路６はカウンタ１５から出力されるク
ロックＣＬＫのカウント値が不要になる。なお、各スイ
ッチ網は、データの出力順が上述したアドレスの下位２
ビットとカウンタ１５の出力の排他的論理和によって決
定される場合と同様になるように各切替用スイッチ１７
の接続を行う。
ように、入出力経路が予め設定された複数の切替用スイ
ッチ１７からなる複数パターンのスイッチ網を設け、ア
ドレスの下位２ビットのデコード結果によって複数パタ
ーンのうちの一つが選択される構成にしてもよい。この
とき、順序切替回路６はカウンタ１５から出力されるク
ロックＣＬＫのカウント値が不要になる。なお、各スイ
ッチ網は、データの出力順が上述したアドレスの下位２
ビットとカウンタ１５の出力の排他的論理和によって決
定される場合と同様になるように各切替用スイッチ１７
の接続を行う。
【００４６】このような構成の場合、切替用スイッチ１
７の数はｍ2個必要になり、同時に読み書きするバイト
数が増えるに伴い、その数は指数関数的に増加する。し
かしながら、本実施例のように書き込み系と読み出し系
とで順序切替回路６を共用すれば回路面積の増加を抑え
ることができる。なお、切替用スイッチ１７は、トラン
ジスタ１つで構成してもよく、トランスファゲートや論
理ゲート等によって構成してもよい。
７の数はｍ2個必要になり、同時に読み書きするバイト
数が増えるに伴い、その数は指数関数的に増加する。し
かしながら、本実施例のように書き込み系と読み出し系
とで順序切替回路６を共用すれば回路面積の増加を抑え
ることができる。なお、切替用スイッチ１７は、トラン
ジスタ１つで構成してもよく、トランスファゲートや論
理ゲート等によって構成してもよい。
【００４７】また、本実施例では、センスアンプ８で読
み出して、保持したデータをデータバッファ９で単に出
力する例で説明しているが、データバッファ９でデータ
を一時的に保存してもよい。この場合、読み出したデー
タの並び替えを順序切替回路６で行っている間に、次の
ワード線につながるメモリセルのデータの読み出し準備
ができるので、読み出し時間に余裕ができる。
み出して、保持したデータをデータバッファ９で単に出
力する例で説明しているが、データバッファ９でデータ
を一時的に保存してもよい。この場合、読み出したデー
タの並び替えを順序切替回路６で行っている間に、次の
ワード線につながるメモリセルのデータの読み出し準備
ができるので、読み出し時間に余裕ができる。
【００４８】なお、本実施例の構成では、例えばデータ
Ｄ３のみＣＰＵで必要とする場合でもデータＤ０〜Ｄ２
が同時に出力される。ＣＰＵはこれらのデータについて
無視してもよいし、ＣＰＵに内蔵された１次キャッシュ
メモリにコピーしてもよい。
Ｄ３のみＣＰＵで必要とする場合でもデータＤ０〜Ｄ２
が同時に出力される。ＣＰＵはこれらのデータについて
無視してもよいし、ＣＰＵに内蔵された１次キャッシュ
メモリにコピーしてもよい。
【００４９】（第２実施例）次に本発明の半導体記憶装
置の第２実施例について図面を参照して説明する。
置の第２実施例について図面を参照して説明する。
【００５０】図４は本発明の半導体記憶装置の第２実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【００５１】図４に示すように、本実施例の半導体記憶
装置は、データの読み出し時にそのデータの順序を並び
替えるための順序制御回路１６を独立して備えている点
で第１実施例と異なっている。その他の構成は第１実施
例と同様であるため、その説明は省略する。
装置は、データの読み出し時にそのデータの順序を並び
替えるための順序制御回路１６を独立して備えている点
で第１実施例と異なっている。その他の構成は第１実施
例と同様であるため、その説明は省略する。
【００５２】本実施例の半導体記憶装置では、データバ
ッファ９で保持され、出力されるデータが読出し用保持
回路５に入力される。順序制御回路１６は、読出し用保
持回路５から順序を並び替えたデータを出力させるため
の制御信号を出力する。また、カウンタ１５から出力さ
れる基準クロックＣＬＫのカウント結果は、順序切替回
路６と順序制御回路１６とにそれぞれ入力される。な
お、順序制御回路１６は図３に示した順序切替回路と同
様の構成で実現できる。
ッファ９で保持され、出力されるデータが読出し用保持
回路５に入力される。順序制御回路１６は、読出し用保
持回路５から順序を並び替えたデータを出力させるため
の制御信号を出力する。また、カウンタ１５から出力さ
れる基準クロックＣＬＫのカウント結果は、順序切替回
路６と順序制御回路１６とにそれぞれ入力される。な
お、順序制御回路１６は図３に示した順序切替回路と同
様の構成で実現できる。
【００５３】このようにすることで、同時に読み書きす
るデータの数（バイト数）が増えた場合に大きな面積が
必要となる順序切替回路のチップ面積を小さく抑えるこ
とができる。
るデータの数（バイト数）が増えた場合に大きな面積が
必要となる順序切替回路のチップ面積を小さく抑えるこ
とができる。
【００５４】さらに、本実施例では、読み出し系のライ
ン中に順序切替回路を構成するトランジスタなどを配置
していないため、最小の配線間隔で回路設計を行うこと
ができる。このため、チップ面積を小さくできるととも
に、配線による遅延を増加させることがない。
ン中に順序切替回路を構成するトランジスタなどを配置
していないため、最小の配線間隔で回路設計を行うこと
ができる。このため、チップ面積を小さくできるととも
に、配線による遅延を増加させることがない。
【００５５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５６】順序切替回路によって、メモリセルアレイ
に書き込む複数バイトのデータの順序、及びメモリセル
アレイから読み出した複数バイトのデータの順序を並び
替えることで、ＣＰＵはアドレスの下位ビットで指定し
た所望のデータから高速に取り込むことができる。ま
た、データの読み出しと書き込みとで、同じ回路を用い
てデータの並び替えを行っているため、回路規模が低減
される。
に書き込む複数バイトのデータの順序、及びメモリセル
アレイから読み出した複数バイトのデータの順序を並び
替えることで、ＣＰＵはアドレスの下位ビットで指定し
た所望のデータから高速に取り込むことができる。ま
た、データの読み出しと書き込みとで、同じ回路を用い
てデータの並び替えを行っているため、回路規模が低減
される。
【００５７】また、このとき、先頭アドレスの下位ｌｏ
ｇ2ｍビットとカウンタの出力との排他的論理和の算出
結果に基づいて複数バイトのデータの出力順序をそれぞ
れ決定することで、簡単な処理で複数バイトのデータの
順序を決定することができる。
ｇ2ｍビットとカウンタの出力との排他的論理和の算出
結果に基づいて複数バイトのデータの出力順序をそれぞ
れ決定することで、簡単な処理で複数バイトのデータの
順序を決定することができる。
【００５８】さらに、複数バイトのデータの順序の並び
替えを行っている間に、次にメモリセルアレイから読み
出した複数バイトのデータをそれぞれデータバッファに
保持させることで、半導体記憶装置からデータを間断な
く出力することができる。したがって、ＣＰＵはウエイ
ト処理等を行うことなくデータを取り込むことができる
ため外部バスの自由度が向上する。
替えを行っている間に、次にメモリセルアレイから読み
出した複数バイトのデータをそれぞれデータバッファに
保持させることで、半導体記憶装置からデータを間断な
く出力することができる。したがって、ＣＰＵはウエイ
ト処理等を行うことなくデータを取り込むことができる
ため外部バスの自由度が向上する。
【００５９】さらに、データを書き込むときにそのデー
タの順序を並び替える順序切替回路と、データを読み出
すときにそのデータの順序を並び替えるための順序制御
回路とを有することで、同時に読み書きするデータの数
が増えた場合に大きな面積が必要となる順序切替回路の
チップ面積を小さく抑えることができる。
タの順序を並び替える順序切替回路と、データを読み出
すときにそのデータの順序を並び替えるための順序制御
回路とを有することで、同時に読み書きするデータの数
が増えた場合に大きな面積が必要となる順序切替回路の
チップ面積を小さく抑えることができる。
【図１】本発明の半導体記憶装置の第１実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】図１に示した順序切替回路の処理内容を示す図
である。
である。
【図３】図１に示した順序切替回路の他の構成例を示す
ブロック図である。
ブロック図である。
【図４】本発明の半導体記憶装置の第２実施例の構成を
示すブロック図である。
示すブロック図である。
１ メモリセルアレイ ２ カラムデコーダ ３ ロウデコーダ ４ 書込み用保持回路 ５ 読出し用保持回路 ６ 順序保持回路 ７ ライトアンプ ８ センスアンプ ９ データバッファ １０ 第３のアドレスバッファ １１ デコーダ １２ 第２のアドレスバッファ １３ 第１のアドレスバッファ １４ 読出し書込み制御回路 １５ カウンタ １６ 順序制御回路 １７ 切替用スイッチ
Claims (9)
- 【請求項１】 外部から入力されるクロックに同期して
データを入出力し、該データの書き込み、及び読み出し
を複数バイト単位で同時に行う半導体記憶装置であっ
て、 前記複数バイトのデータの書き込み及び読み出しを並列
にかつ同時に行うことが可能なメモリセルアレイと、 前記クロックに同期して時系列に入力されるデータを一
時的に保持し、前記複数バイトのデータ毎に並列に出力
する第１のデータ保持回路と、 前記メモリセルアレイから並列に読み出された前記複数
バイトのデータを一時的に保持し、前記クロックに同期
して時系列に出力する第２のデータ保持回路と、 外部から入力される前記複数バイトのデータに対応する
アドレスのうち、先頭アドレスを保持するアドレス保持
回路と、 前記クロックのカウント結果を出力するカウンタと、 前記先頭アドレスの下位ビットを用いて、前記メモリセ
ルアレイに書き込む前記複数バイトのデータの順序、及
び前記メモリセルアレイから読み出した前記複数バイト
のデータの順序を並び替える順序切替回路と、 前記複数バイトのデータの書き込み動作及び読み出し動
作を制御する制御回路と、を有する半導体記憶装置。 - 【請求項２】 前記順序切替回路は、 前記バイト数をｍとしたとき、 前記先頭アドレスの下位ｌｏｇ2ｍビットと前記カウン
タの出力との排他的論理和に基づいて前記複数バイトの
データの出力順序をそれぞれ決定する請求項１記載の半
導体記憶装置。 - 【請求項３】 前記順序切替回路は、 入出力経路が予め設定された、複数の切替用スイッチか
らなる複数のパターンのスイッチ網を備え、 前記先頭アドレスの下位ビットのデコード結果で前記複
数のパターンのうちの一つが選択される請求項１または
２記載の半導体記憶装置。 - 【請求項４】 前記制御回路は、 前記第２のデータ保持回路で前記データを保持している
間に、次に前記メモリセルアレイから読み出した複数バ
イトのデータを前記順序切替回路に出力する請求項１乃
至３のいずれか１項記載の半導体記憶装置。 - 【請求項５】 前記メモリセルアレイから読み出した前
記複数バイトのデータをそれぞれ一時的に保持するデー
タバッファをさらに有し、 前記制御回路は、 前記順序切替回路で前記複数バイトのデータの順序の並
び替えを行っている間に、次に前記メモリセルアレイか
ら読み出した複数バイトのデータをそれぞれ前記データ
バッファに保持させる請求項１乃至３のいずれか１項記
載の半導体記憶装置。 - 【請求項６】 外部から入力されるクロックに同期して
データを入出力し、該データの書き込み、及び読み出し
を複数バイト単位で同時に行う半導体記憶装置であっ
て、 前記複数バイトのデータの書き込み及び読み出しを並列
にかつ同時に行うことが可能なメモリセルアレイと、 前記クロックに同期して時系列に入力されるデータを一
時的に保持し、前記複数バイトのデータ毎に並列に出力
する第１のデータ保持回路と、 前記メモリセルアレイから並列に読み出された前記複数
バイトのデータを一時的に保持し、前記クロックに同期
して時系列に出力する第２のデータ保持回路と、 外部から入力される前記複数バイトのデータに対応する
アドレスのうち、先頭アドレスを保持するアドレス保持
回路と、 前記クロックのカウント結果を出力するカウンタと、 前記先頭アドレスの下位ビットと前記カウンタの出力と
に基づいて、前記メモリセルアレイに書き込む前記複数
バイトのデータの順序を並び替える順序切替回路と、 前記先頭アドレスの下位ビットを用いて、前記第２のデ
ータ保持回路に、前記メモリセルアレイから読み出した
前記複数バイトのデータの順序を並び替えさせる制御信
号を出力する順序制御回路と、 前記複数バイトのデータの書き込み動作及び読み出し動
作を制御する制御回路と、を有する半導体記憶装置。 - 【請求項７】 前記順序切替回路、及び前記順序制御回
路は、 前記バイト数をｍとしたとき、 前記先頭アドレスの下位ｌｏｇ2ｍビットと前記カウン
タの出力との排他的論理和を算出し、該算出結果に基づ
いて前記複数バイトのデータの出力順序をそれぞれ決定
する請求項６記載の半導体記憶装置。 - 【請求項８】 前記順序切替回路、及び前記順序制御回
路は、 入出力経路が予め設定された、複数の切替用スイッチか
らなる複数のパターンのスイッチ網をそれぞれ備え、 前記先頭アドレスの下位ビットのデコード結果で前記複
数のパターンのうちの一つが選択される請求項６または
７記載の半導体記憶装置。 - 【請求項９】 前記メモリセルアレイから読み出した前
記複数バイトのデータをそれぞれ一時的に保持するデー
タバッファをさらに有し、 前記制御回路は、 前記第２のデータ保持回路で前記複数バイトのデータの
順序の並び替えを行っている間に、次に前記メモリセル
アレイから読み出した複数バイトのデータをそれぞれ前
記データバッファに保持させる請求項６乃至８のいずれ
か１項記載の半導体記憶装置。
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| KR1019990000174A KR100328330B1 (ko) | 1998-01-07 | 1999-01-07 | 버스트 전송용 데이터 시퀀스를 변화시키는 것이 가능한 |
| DE19900365A DE19900365A1 (de) | 1998-01-07 | 1999-01-07 | Hochgeschwindigkeits-Halbleiterspeichervorrichtung, die eine Datensequenz für eine Burst-Übertragung ändern kann |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015102A1 (en) * | 2001-08-07 | 2003-02-20 | Sharp Kabushiki Kaisha | Synchronous semiconductor storage device module and its control method, information device |
| US6910087B2 (en) * | 2002-06-10 | 2005-06-21 | Lsi Logic Corporation | Dynamic command buffer for a slave device on a data bus |
| KR100753698B1 (ko) | 2005-01-18 | 2007-08-30 | 인피니언 테크놀로지스 아게 | 메모리 디바이스 및 데이터 교환 방법 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6427196B1 (en) * | 1999-08-31 | 2002-07-30 | Intel Corporation | SRAM controller for parallel processor architecture including address and command queue and arbiter |
| US6606704B1 (en) * | 1999-08-31 | 2003-08-12 | Intel Corporation | Parallel multithreaded processor with plural microengines executing multiple threads each microengine having loadable microcode |
| US6668317B1 (en) * | 1999-08-31 | 2003-12-23 | Intel Corporation | Microengine for parallel processor architecture |
| US6983350B1 (en) * | 1999-08-31 | 2006-01-03 | Intel Corporation | SDRAM controller for parallel processor architecture |
| WO2001016702A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
| US6532509B1 (en) | 1999-12-22 | 2003-03-11 | Intel Corporation | Arbitrating command requests in a parallel multi-threaded processing system |
| US6694380B1 (en) | 1999-12-27 | 2004-02-17 | Intel Corporation | Mapping requests from a processing unit that uses memory-mapped input-output space |
| US6625654B1 (en) * | 1999-12-28 | 2003-09-23 | Intel Corporation | Thread signaling in multi-threaded network processor |
| US6307789B1 (en) * | 1999-12-28 | 2001-10-23 | Intel Corporation | Scratchpad memory |
| US6631430B1 (en) * | 1999-12-28 | 2003-10-07 | Intel Corporation | Optimizations to receive packet status from fifo bus |
| US6661794B1 (en) | 1999-12-29 | 2003-12-09 | Intel Corporation | Method and apparatus for gigabit packet assignment for multithreaded packet processing |
| US6584522B1 (en) * | 1999-12-30 | 2003-06-24 | Intel Corporation | Communication between processors |
| US6631462B1 (en) * | 2000-01-05 | 2003-10-07 | Intel Corporation | Memory shared between processing threads |
| US7681018B2 (en) | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
| US6868476B2 (en) * | 2001-08-27 | 2005-03-15 | Intel Corporation | Software controlled content addressable memory in a general purpose execution datapath |
| US7126952B2 (en) * | 2001-09-28 | 2006-10-24 | Intel Corporation | Multiprotocol decapsulation/encapsulation control structure and packet protocol conversion method |
| JP3851865B2 (ja) | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| US7895239B2 (en) | 2002-01-04 | 2011-02-22 | Intel Corporation | Queue arrays in network devices |
| US6934951B2 (en) * | 2002-01-17 | 2005-08-23 | Intel Corporation | Parallel processor with functional pipeline providing programming engines by supporting multiple contexts and critical section |
| JP2003280982A (ja) * | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | 多次元メモリのデータ転送装置及び多次元メモリのデータ転送プログラム、並びに多次元メモリのデータ転送方法 |
| US7471688B2 (en) * | 2002-06-18 | 2008-12-30 | Intel Corporation | Scheduling system for transmission of cells to ATM virtual circuits and DSL ports |
| KR100484161B1 (ko) * | 2002-09-13 | 2005-04-19 | 삼성전자주식회사 | 데이터를 워드 단위 또는 바이트 단위로 로드하고 워드단위로 저장하는 장치 및 방법 |
| US7433307B2 (en) * | 2002-11-05 | 2008-10-07 | Intel Corporation | Flow control in a network environment |
| JP4314057B2 (ja) * | 2003-04-18 | 2009-08-12 | サンディスク コーポレイション | 不揮発性半導体記憶装置および電子装置 |
| US7213099B2 (en) * | 2003-12-30 | 2007-05-01 | Intel Corporation | Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches |
| JP4820566B2 (ja) * | 2005-03-25 | 2011-11-24 | パナソニック株式会社 | メモリアクセス制御回路 |
| WO2007113757A2 (en) * | 2006-04-04 | 2007-10-11 | Koninklijke Philips Electronics N.V. | System and method for supporting a hot-word-first request policy for a multi-heirarchical memory system |
| CN107368440B (zh) * | 2017-07-06 | 2021-06-18 | 沈阳理工大学 | 一种同位控制猝发总线的控制方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713860B2 (ja) | 1988-11-25 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| US5255378A (en) * | 1989-04-05 | 1993-10-19 | Intel Corporation | Method of transferring burst data in a microprocessor |
| US5131083A (en) | 1989-04-05 | 1992-07-14 | Intel Corporation | Method of transferring burst data in a microprocessor |
| JPH04184791A (ja) | 1990-11-20 | 1992-07-01 | Nec Corp | 半導体メモリ |
| JP3992757B2 (ja) * | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
| JPH06124585A (ja) * | 1991-09-04 | 1994-05-06 | Citizen Watch Co Ltd | 半導体メモリ装置とその書込読出し方法 |
| JPH06111561A (ja) | 1992-09-25 | 1994-04-22 | Nec Corp | 半導体メモリ装置 |
| JP2812154B2 (ja) * | 1993-07-27 | 1998-10-22 | 日本電気株式会社 | 半導体記憶装置 |
| JPH08129882A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| JP2817685B2 (ja) | 1995-11-29 | 1998-10-30 | 日本電気株式会社 | 半導体メモリ |
| US5715476A (en) * | 1995-12-29 | 1998-02-03 | Intel Corporation | Method and apparatus for controlling linear and toggle mode burst access sequences using toggle mode increment logic |
| KR100247923B1 (ko) | 1997-01-29 | 2000-03-15 | 윤종용 | 스위치신호발생기및이를이용한고속동기형sram |
| JPH10290582A (ja) | 1997-04-15 | 1998-10-27 | Nikon Corp | 振動アクチュエータ |
| US5903496A (en) * | 1997-06-25 | 1999-05-11 | Intel Corporation | Synchronous page-mode non-volatile memory with burst order circuitry |
| US5973989A (en) * | 1997-08-22 | 1999-10-26 | Micron Technology, Inc. | Method and apparatus for transmitting and receiving data at both the rising edge and the falling edge of a clock signal |
-
1998
- 1998-01-07 JP JP168898A patent/JPH11203860A/ja active Pending
-
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015102A1 (en) * | 2001-08-07 | 2003-02-20 | Sharp Kabushiki Kaisha | Synchronous semiconductor storage device module and its control method, information device |
| US6910087B2 (en) * | 2002-06-10 | 2005-06-21 | Lsi Logic Corporation | Dynamic command buffer for a slave device on a data bus |
| KR100753698B1 (ko) | 2005-01-18 | 2007-08-30 | 인피니언 테크놀로지스 아게 | 메모리 디바이스 및 데이터 교환 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100328330B1 (ko) | 2002-03-12 |
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