CN107368440B - 一种同位控制猝发总线的控制方法 - Google Patents
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Abstract
一种同位控制猝发总线的控制方法,使总设备时钟信号clkD与数据信号同地点发出,同方向传输,同地点接收,其中CPU中央处理器和MEM存储器的时钟根据传送方向选择***时钟clkS或设备时钟clkD。减少总线控制信号与数据信号传输的路径差以及时间差,提高猝发传送主频。设计分为:总线无操作或结束猝发操作、总线写操作、总线读操作,且分别由EN,WR两条单向使能信号控制,其四个状态分别为:“00”、“01”、“10”、“11”,根据不同控制状态执行不同操作,选择不同时钟,始终保持总线控制信号与数据信号同地点发出,同方向传输,同地点接收。本发明用硬件实现了一种同位控制猝发总线。
Description
技术领域
本发明属于猝发总线的技术领域,具体来说,涉及一种同位控制猝发总线的控制方法。
技术背景
经典猝发总线的写操作:写控制信号和数据信号同在CPU处产生,同在Mem处接收,即同源同方向同路径传输。写信号(WR)上升沿驱使Mem锁存数据总线(DB)上的数据到DB锁存器,写正确的条件是,WR上升沿处,DB上的数据是有效的。记数据传输时间是TLD,写信号传输时间是TLWR,它们之间的,由于路径差产生的时间差是ΔT。为确保写正确,要求WR上升沿,必须处在数据稳定区内,并留有宽于正负ΔT的裕度。若忽略Mem将DB锁存Mem单元的需要时间,从总线角度看,允许的最大写主频低于1/(2ΔT)。
经典猝发总线的读操作:读控制信号RD在CPU处产生,Mem获得RD信号为低后发出数据信号,CPU在数据信号耗时TL传输L距离并稳定后锁存数据信号并撤销RD信号。控制信号和数据信号处于异位。读正确的条件是,CPU锁存时,DB上的数据是有效的。控制源信号经TL时间传送到Mem存储器,Mem存储器产生数据源,再经过TL时间送到CPU。为确保读正确,要求RD必须处在数据稳定区内。从总线角度看,允许的最大读主频低于1/(2TL)。
发明内容
本发明设计一种同位控制猝发总线的控制方法,提高猝发传送速度。
采用的技术方案是:
一种同位控制猝发总线的控制方法,通过改变猝发读写信号的产生位置,使读写控制信号clk与数据信号data同地点发出,同方向传输,同地点接收,其中:
发生在CPU(中央处理器)端的clk和data分别记为clkC,dataC。
发生在MEM(存储器)端的clk和data分别记为clkM,dataM。
传输中的clk和data分别记为clkD,dataD。
设置CPU端地址计数器(CAC),地址寄存器(AUC),MEM端的地址计数器(MAC),并且由CPU端给CAC、MAC、AUC赋值,当CAC等于AUC时,使EN为低电平,传输完毕,控制信号清零,即完成一次猝发传送。
CPU端及MEM端的后续地址分别由CAC、MAC经+1计数产生,产生clkM和dataM,在clkC的下跳沿,CAC加一,在clkM的下跳沿,MAC加一。
执行写操作时,clkC下跳沿,CPU数据memC的CAC号单元的内容memC[CAC]放到数据总线DB上,在clkM的上升沿把dataM锁存到MEM的存储器的MAC号单元memM[MAC]。
执行读操作时,clkM下降沿,memM[MAC]放到数据总线DB上,成为dataM,经TL时间,MEM端的clkM和dataM传送至CPU端,成为clkC和dataC,在clkC的上升沿把dataC锁存到memC[MAC]。
其优点在于:
不考虑CPU(中央处理器)内部和MEM(存储器)内部的传输时间,也不考虑猝发操作时首地址设定所需的时间,仅研究总线传输动作及其所需时间。提高猝发传送速度。
附图说明
图1示出了本发明一种同位控制猝发总线信号原理图写操作。
图2示出了本发明一种同位控制猝发总线信号原理图读操作。
图3示出了本发明一种同位控制猝发总线理想时序图。
具体实施方式
动态信号,在每个时钟都发生变化。静态信号,在一次猝发传送过程中不变化。
如图1,2所示,各个名称对应的意义:
clkS/clkC/clkD/clkM,***时钟/处理器时钟/设备时钟/存储器时钟,是动态信号。
swC/swM,处理器/存储器时钟选择开关,有两个状态,“on”通,“off”断。swC是on时,swM是off,***时钟clkS驱动CPU时钟clkC,clkC驱动MEM时钟clkM。swC是off时,swM是on,***时钟clkS驱动MEM时钟clkM,clkM驱动CPU时钟clkC。
EN、WR,单向使能线,静态信号,有四个状态分别是:“00”,“01”,“10”,“11”。
DB,数据总线,双向动态信号,传输地址和数据,长度L,传输耗时TL。
memC,CPU的存储器。memM,MEM的存储器。
CAC/MAC,处理器/存储器的地址计数器。
AUC地址上限寄存器。
如图3所示,各个状态对应的操作:
EN=0,WR=0时,保持当前状态或结束猝发传送。
EN=0,WR=1时,首地址写,CPU传送首地址到CAC,并经DB传送给MAC,CPU传送末地址到AUC。
EN=1,WR=0时,写操作,swC处于on状态,swM处于off状态,使得clkS驱动clkC,clkC驱动clkD,clkD驱动clkM。CPU数据memC[CAC]放到数据总线DB上,成为dataC,经TL时间,CPU端的clkC和dataC传送至MEM端,成为clkM和dataM,在clkM的上升沿把dataM锁存到MEM的存储器memM[MAC]。
EN=1,WR=1时,读操作,swC处于off状态,swM处于on状态,使得clkS驱动clkM,clkM驱动clkD,clkD驱动clkC。clkM下跳沿,memM[MAC]放到数据总线DB上,成为dataM,经TL时间,MEM端的clkM和dataM传送至CPU端,成为clkC和dataC,在clkC的上升沿把dataC锁存到memC[MAC]数据。
EN=1时,CPU端的后续地址在clkC的下跳沿,由CAC加一产生。MEM端的后续地址在clkM的下跳沿,由MAC加一产生。在CAC=AUC时,本次猝发传输完毕,控制信号清零,即EN=0,WR=0。
本发明公开了一种同位控制猝发总线,使总设备时钟信号clkD与数据信号同地点发出,同方向传输,同地点接收,其中CPU(中央处理器)和MEM(存储器)的时钟根据传送方向选择***时钟(clkS)或设备时钟(clkD)。减少总线控制信号与数据信号传输的路径差以及时间差,提高猝发传送主频。设计分为:总线无操作或结束猝发操作、总线写操作、总线读操作,且分别由EN,WR两条单线使能信号控制,其四个状态分别为:“00”、“01”、“10”、“11”,根据不同控制状态执行不同操作,选择不同时钟,始终保持总线控制信号与数据信号同地点发出,同方向传输,同地点接收。本发明用FPGA硬件实现了一种同位控制猝发总线。
Claims (1)
1.一种同位控制猝发总线的控制方法,包括CPU和存储器MEM,其特征在于包括下列步骤:始终使设备时钟信号clk与数据信号data同地点发出,同方向传输,同地点接收,用于CPU和MEM之间耗时TL传输L距离的数据传输;
发生在CPU端的clk和data分别记为clkC,dataC;
发生在MEM存储器端的clk和data分别记为clkM,dataM;
传输中的clk和data分别记为clkD,dataD;
设置CPU端地址计数器CAC,地址寄存器AUC,MEM端的地址计数器MAC,CPU端给CAC,AUC赋值,EN为低电平时,EN=0,并在EN=0时用写信号WR上升沿给MAC赋值,当CAC等于AUC时,使EN为低电平,传输完毕,控制信号清零,即完成一次猝发传送;
CPU端及MEM端的后续地址分别由CAC、MAC经+1计数产生,产生clkM和dataM,在clkC的下跳沿,CAC加一,在clkM的下跳沿,MAC加一;
执行写操作时,clkC下跳沿,CPU数据memC的CAC号单元memC[CAC]的内容放到数据总线DB上,memC[CAC]是CPU数据memC的CAC号单元,在clkM的上升沿把dataM锁存到MEM的存储器的MAC号单元memM[MAC];
执行读操作时,clkM下降沿,memM[MAC]放到数据总线DB上,成为dataM,经TL时间,MEM端的clkM和dataM传送至CPU端,成为clkC和dataC,在clkC的上升沿把dataC锁存到memC[MAC];
CPU和MEM的时钟根据需要由CPU通过EN,WR信号来选择:EN、WR,单向使能线,静态信号,有四个状态分别是:“00”,“01”,“10”, “11” ;
CPU向MEM传输时,CPU令EN=1,WR=0,使得CPU端选取***时钟clkS产生clkC,同时产生clkD,clkD在耗时TL传输L距离后成为clkM;
MEM向CPU传输时,CPU令EN=1,WR=1,使得MEM端选取***时钟clkS产生clkM,同时产生clkD,clkD在耗时TL传输L距离后成为clkC;
EN=0,WR=0时,保持当前状态或结束猝发传送;
EN=0,WR=1时,首地址写,CPU传送首地址到CAC,并经DB传送给MAC,CPU传送末地址到AUC;
swC和swM,分别为处理器/存储器时钟选择开关,各有两个状态,“on”通,“off” 断;
EN=1,WR=0时,写操作,swC处于on状态,swM处于off状态,使得clkS驱动clkC,clkC驱动clkD,clkD驱动clkM;CPU数据memC[CAC]放到数据总线DB上,成为dataC,经TL时间,CPU端的clkC和dataC传送至MEM端,成为clkM和dataM,在clkM的上升沿把dataM锁存到MEM的存储器memM[MAC];
EN=1,WR=1时,读操作,swC处于off状态,swM处于on状态,使得clkS驱动clkM,clkM驱动clkD,clkD驱动clkC;clkM下跳沿,memM[MAC]放到数据总线DB上,成为dataM,经TL时间,MEM端的clkM和dataM传送至CPU端,成为clkC和dataC,在clkC的上升沿把dataC锁存到memC[MAC]数据;
EN=1时,CPU端的后续地址在clkC的下跳沿,由CAC加一产生;MEM端的后续地址在clkM的下跳沿,由MAC加一产生;在CAC=AUC时,本次猝发传输完毕,控制信号清零,即EN=0,WR=0。
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