JP4820566B2 - メモリアクセス制御回路 - Google Patents
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Description
データ処理装置によるメモリに対するアクセスを制御するメモリアクセス制御回路であって、
前記メモリは、独立して動作させることが可能な複数個のメモリバンクを有し、クロック信号に同期してデータをバースト転送することが可能な同期型メモリであり、
前記メモリに対するデータ転送要求を前記データ処理装置から受け付けるとともに、受け付けたデータ転送要求を、データ転送量が一度にバースト転送されるデータ量で、一度に転送されるデータが単一のメモリバンク内のデータである複数のデータ転送要求に分割するバースト転送長単位転送要求分割部と、
前記バースト転送長単位転送要求分割部が分割したメモリバンク毎のデータ転送要求を並び替え、各メモリバンクに対するデータ転送要求を1つずつ含む全てのメモリバンクへのデータ転送要求を1つのセットとして、複数の新たなデータ転送要求を生成する転送要求組み立て部と、
前記新たなデータ転送要求に基づいて、前記メモリと前記データ処理装置との間のデータ転送を制御するデータ転送制御部と、
を備えたことを特徴とする。
請求項1のメモリアクセス制御回路であって、
前記転送要求組み立て部は、データ転送要求を組み合わせる際に、何れかのメモリバンクに対するデータ転送要求が不足している場合には、不足したデータ転送要求を生成して組み合わせるように構成されていることを特徴とする。
請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、
前記バースト転送長単位転送要求分割部、および転送要求組み立て部は、少なくともそれぞれ2つ以上設けられ、
さらに、各転送要求組み立て部が生成したデータ転送要求の実行順序を決定する実行順序決定部を備え、
前記データ転送制御部は、前記実行順序決定部が決定した順序でデータ転送を制御するように構成されていることを特徴とする。
請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部によってデータ転送要求が受け付けられるデータ処理装置とは互いに異なるデータ処理装置から前記メモリに対するデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリが有するメモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
前記転送要求組み立て部が生成したデータ転送要求、および前記全メモリバンク単位転送要求分割部が生成したデータ転送要求の実行順序を決定する実行順序決定部とを備え、
前記データ転送制御部は、前記実行順序決定部が決定した順序でデータ転送を制御するように構成されていることを特徴とする。
請求項3および請求項4のうちの何れか1項のメモリアクセス制御回路であって、
前記実行順序決定部は、データ処理装置から与えられた回数情報が示す回数だけ連続して、当該データ処理装置のデータ転送要求が実行されるように実行順序を決定するように構成されていることを特徴とする。
請求項3および請求項4のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部と同じデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
データ転送が終了していないデータ転送要求がいくつあるかを示す転送状況情報が入力され、前記転送状況情報が示すデータ転送待ちのデータ転送要求の数が所定数よりも少ない場合には、前記全メモリバンク単位転送要求分割部が生成したデータ転送要求を実行順序決定部に出力し、データ転送待ちのデータ転送要求の数が所定数よりも多い場合には、前記転送要求組み立て部が生成したデータ転送要求を実行順序決定部に出力する選択部とを備え、
前記実行順序決定部は、入力されたデータ転送要求の実行順序を決定する一方、前記転送状況情報を出力するように構成されていることを特徴とする。
請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部と同じデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
前記データ処理装置がデータ転送要求を出力してからどれくらいの転送要求時間内にデータ転送が開始されるべきかを示す転送要求時間情報が前記データ処理装置から入力され、前記転送要求時間情報が示す転送要求時間が所定の時間よりも短い場合には、前記全メモリバンク単位転送要求分割部が生成したデータ転送要求を実行順序決定部に出力し、前記転送要求時間が所定の時間よりも長い場合には、前記転送要求組み立て部が生成したデータ転送要求を実行順序決定部に出力する選択部と、
を備えたことを特徴とする。
請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部と同じデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
前記データ処理装置が出力する選択情報に基づいて、前記全メモリバンク単位転送要求分割部が生成したデータ転送要求、および前記転送要求組み立て部が生成したデータ転送要求の何れか一方を選択的に出力する選択部と、
を備えたことを特徴とする。
(データ処理システムの構成)
図1は、本発明の実施形態1に係るメモリアクセス制御回路100(MAC)が用いられたデータ処理システムの構成を示すブロック図である。このデータ処理システムは、同図に示すように、メモリアクセス制御回路100、メモリ200、および複数のリクエスタ300(データ処理装置)を備えて構成され、各リクエスタ300は、バス400を介してメモリアクセス制御回路100と接続されている。そして、各リクエスタ300が処理するデータは、メモリ200に格納されてアクセスされるようになっている。すなわち、このデータ処理システムでは、1つのメモリ200の格納領域を複数のリクエスタ300で共有する、いわゆるユニファイドメモリアクセスシステムが構成されている。
上記メモリアクセス制御回路100の構成についてさらに詳しく説明する。
上記のように構成されたメモリアクセス制御回路100の動作をメモリ200に画像の1ライン分に相当する連続データの16ワード分が、図3(1)に示すように、4ワード単位でバンクA、B、C、Dの順に格納されている場合を例に説明する。
なお、実施形態1では、1つのリクエスタ300に対してのみ、リクエスト分割ブロック111が設けられている例を説明したが、例えば図5に示すように複数のリクエスタ300に対して、リクエスト分割ブロック111を設けるようにメモリアクセス制御回路100を構成してもよい。
また、実施形態1の装置において、リクエスタ300から入力された転送回数情報に応じて、複数のアクセス要求をまとめて処理(データ転送)するようにしてもよい。
リクエスト調停部120で調停の状況(データ転送待ちをしているアクセス要求の数)に応じて、アクセス要求の分割方法を変更するメモリアクセス制御回路の例を説明する。
リクエスト調停部120の調停の状況に応じてアクセス要求の分割方法を変更するのではなく、リクエスタ300から与えられた転送要求時間信号が示す転送要求時間(データ処理装置がデータ転送要求を出力してからデータ転送が開始されるべき時間)に応じて、アクセス要求の分割方法を変更するようにしてもよい。具体的には図9に示すように、リクエスタ300が出力する前記転送要求時間信号が入力されるように、リクエスト分割ブロック611を構成する。
また、リクエスタ300から出力された分割要求信号に応じて、アクセス要求の分割方法を変更するようにしてもよい。具体的には、図10に示すようにリクエスタ300から入力された分割要求信号に応じて、全バンク単位リクエスト分割部112で生成したアクセス要求、およびリクエスト分割ブロック111で生成したアクセス要求のうちの何れかを選択的に出力するようにリクエスト選択部611cを構成すればよい。
110 リクエスト分割部
111 リクエスト分割ブロック
111a バースト転送長単位リクエスト分割部
111b リクエスト組み立て部
112 全バンク単位リクエスト分割部
120 リクエスト調停部
130 アクセス制御部
200 メモリ
300 リクエスタ
400 バス
500 メモリアクセス制御回路
510 リクエスト分割部
511 リクエスト分割ブロック
520 リクエスト調停部
600 メモリアクセス制御回路
610 リクエスト分割部
611 リクエスト分割ブロック
611c リクエスト選択部
620 リクエスト調停部
Claims (8)
- データ処理装置によるメモリに対するアクセスを制御するメモリアクセス制御回路であって、
前記メモリは、独立して動作させることが可能な複数個のメモリバンクを有し、クロック信号に同期してデータをバースト転送することが可能な同期型メモリであり、
前記メモリに対するデータ転送要求を前記データ処理装置から受け付けるとともに、受け付けたデータ転送要求を、データ転送量が一度にバースト転送されるデータ量で、一度に転送されるデータが単一のメモリバンク内のデータである複数のデータ転送要求に分割するバースト転送長単位転送要求分割部と、
前記バースト転送長単位転送要求分割部が分割したメモリバンク毎のデータ転送要求を並び替え、各メモリバンクに対するデータ転送要求を1つずつ含む全てのメモリバンクへのデータ転送要求を1つのセットとして、複数の新たなデータ転送要求を生成する転送要求組み立て部と、
前記新たなデータ転送要求に基づいて、前記メモリと前記データ処理装置との間のデータ転送を制御するデータ転送制御部と、
を備えたことを特徴とするメモリアクセス制御回路。 - 請求項1のメモリアクセス制御回路であって、
前記転送要求組み立て部は、データ転送要求を組み合わせる際に、何れかのメモリバンクに対するデータ転送要求が不足している場合には、不足したデータ転送要求を生成して組み合わせるように構成されていることを特徴とするメモリアクセス制御回路。 - 請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、
前記バースト転送長単位転送要求分割部、および転送要求組み立て部は、少なくともそれぞれ2つ以上設けられ、
さらに、各転送要求組み立て部が生成したデータ転送要求の実行順序を決定する実行順序決定部を備え、
前記データ転送制御部は、前記実行順序決定部が決定した順序でデータ転送を制御するように構成されていることを特徴とするメモリアクセス制御回路。 - 請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部によってデータ転送要求が受け付けられるデータ処理装置とは互いに異なるデータ処理装置から前記メモリに対するデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリが有するメモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
前記転送要求組み立て部が生成したデータ転送要求、および前記全メモリバンク単位転送要求分割部が生成したデータ転送要求の実行順序を決定する実行順序決定部とを備え、
前記データ転送制御部は、前記実行順序決定部が決定した順序でデータ転送を制御するように構成されていることを特徴とするメモリアクセス制御回路。 - 請求項3および請求項4のうちの何れか1項のメモリアクセス制御回路であって、
前記実行順序決定部は、データ処理装置から与えられた回数情報が示す回数だけ連続して、当該データ処理装置のデータ転送要求が実行されるように実行順序を決定するように構成されていることを特徴とするメモリアクセス制御回路。 - 請求項3および請求項4のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部と同じデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
データ転送が終了していないデータ転送要求がいくつあるかを示す転送状況情報が入力され、前記転送状況情報が示すデータ転送待ちのデータ転送要求の数が所定数よりも少ない場合には、前記全メモリバンク単位転送要求分割部が生成したデータ転送要求を実行順序決定部に出力し、データ転送待ちのデータ転送要求の数が所定数よりも多い場合には、前記転送要求組み立て部が生成したデータ転送要求を実行順序決定部に出力する選択部とを備え、
前記実行順序決定部は、入力されたデータ転送要求の実行順序を決定する一方、前記転送状況情報を出力するように構成されていることを特徴とするメモリアクセス制御回路。 - 請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部と同じデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
前記データ処理装置がデータ転送要求を出力してからどれくらいの転送要求時間内にデータ転送が開始されるべきかを示す転送要求時間情報が前記データ処理装置から入力され、前記転送要求時間情報が示す転送要求時間が所定の時間よりも短い場合には、前記全メモリバンク単位転送要求分割部が生成したデータ転送要求を実行順序決定部に出力し、前記転送要求時間が所定の時間よりも長い場合には、前記転送要求組み立て部が生成したデータ転送要求を実行順序決定部に出力する選択部と、
を備えたことを特徴とするメモリアクセス制御回路。 - 請求項1および請求項2のうちの何れか1項のメモリアクセス制御回路であって、さらに、
前記バースト転送長単位転送要求分割部と同じデータ転送要求を受け付けるとともに、受け付けたデータ転送要求を、データ転送量が、一度にバースト転送されるデータ量と前記メモリバンクの数との乗算値であるデータ転送要求に分割して複数の新たなデータ転送要求を生成する全メモリバンク単位転送要求分割部と、
前記データ処理装置が出力する選択情報に基づいて、前記全メモリバンク単位転送要求分割部が生成したデータ転送要求、および前記転送要求組み立て部が生成したデータ転送要求の何れか一方を選択的に出力する選択部と、
を備えたことを特徴とするメモリアクセス制御回路。
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