JP2817685B2

JP2817685B2 - 半導体メモリ

Info

Publication number: JP2817685B2
Application number: JP7311238A
Authority: JP
Inventors: 真盛藤田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-11-29
Filing date: 1995-11-29
Publication date: 1998-10-30
Anticipated expiration: 2015-11-29
Also published as: US5805504A; JPH09153278A; TW314626B; KR100225189B1; KR970029843A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリに関
し、特にバースト転送モードを持つ半導体メモリに関す
る。

【０００２】

【従来の技術】近年、ＣＰＵと主記憶に用いるＤＲＡＭ
との速度差が問題となっている。飛躍的に高速化したＣ
ＰＵの要求に対して、速度の改善が少ないＤＲＡＭが応
えられない。このため、高速なＣＰＵを使うコンピュー
タシステムでは、主記憶に比較して少量ではあるが高速
なキャッシュメモリをＣＰＵチップ内または外付けで接
続し、この速度差を吸収する。

【０００３】このキャッシュメモリは主記憶の内、一部
のデータのコピーを持っている。このデータのコピーは
連続したアドレスを持つ複数のデータを単位ブロックと
し、この単位ブロックを仮想記憶システムにおいてペー
ジと呼ぶ。ＣＰＵは通常、キャッシュメモリに対してア
クセスを行う。読出し時、キャッシュメモリ内に所望す
るデータが無いときには主記憶から新たに所望するデー
タをキャッシュメモリにコピーする。この際、キャシュ
メモリ内に空き領域がない場合には、必要度の少ないデ
ータを主記憶にコピーすることにより領域を解放する。
この際、コピーはページ単位で行われる。

【０００４】このため、このようなシステムの主記憶を
構成するメモリ素子には、キャッシュメモリに対し連続
したアドレスを持つデータ列を高速に入出力できる機能
を持つことが要求される。このため、先頭アドレスを指
定するのみで、これを含むデータ列を外部から入力され
る基準クロック信号に同期して入出力する方法がある。
これをバースト転送といい、１つのアドレスを指定する
ことによって入出力されるデータ列の長さをバースト長
と呼ぶ。バースト転送を行うメモリの典型的な例として
シンクロナスＤＲＡＭがある。

【０００５】通常、汎用ＤＲＡＭ（ファストページモー
ドを持つＤＲＡＭ）は一つのデータ処理が終了してか
ら、次のデータ処理を行うので、データの入出力は高速
なもので２０ｎｓ（５０ＭＨｚ）程度である。シンクロ
ナスＤＲＡＭでは、１つのデータの処理に掛かる時間は
基本的には汎用ＤＲＡＭと同一であるが、内部の処理を
多重化し、複数のデータを同時に内部処理することによ
り、１データ当たりの見かけ上の処理時間を短縮し、入
出力を高速化し１００ＭＨｚ以上の速度を得る。この時
のデータ入出力の周波数、つまり基準クロックの周波数
をバースト転送周波数という。

【０００６】ただし、シンクロナスＤＲＡＭも、１つの
データに注目すれば、内部処理時間は汎用ＤＲＡＭと基
本的に同一である。従って、読出し指示のコマンド入力
から、データ出力までは通常複数の基準クロック周期を
要する。同様に、書込みコマンドからメモリセルにデー
タが書き込まれるまでも通常複数の基準クロック周期を
要する。

【０００７】読出し指示のコマンド入力のクロックか
ら、出力データが外部に出るまでの基準クロックのクロ
ック数を／ＣＡＳ（カスバー）レイテンシと呼ぶ。シン
クロナスＤＲＡＭでは、通常モードレジスタと呼ばれる
動作条件設定用の記憶回路を持ち、外部から入力される
モードレジスタセットコマンドにより、／ＣＡＳレイテ
ンシ等を設定できる。／ＣＡＳレイテンシが設定できる
ようになっているのは、そのシンクロナスＤＲＡＭの最
高バースト転送周波数の基準クロックで他の回路または
基板配線が動作しないために、シンクロナスＤＲＡＭの
バースト転送周波数、つまり基準クロックの周波数を下
げて使用する場合、基準クロック周期と／ＣＡＳレイテ
ンシの関係がアドレスアクセス時間を満足する範囲で、
／ＣＡＳレイテンシを低く設定することによって、１番
目のデータの出力までの時間を短くできるからである。
つまり、基準クロック周波数が低い場合には、／ＣＡＳ
レイテンシを大きく設定する必要性がなく、逆に、アド
レスアクセス時間一定の条件下で、最高バースト転送周
波数を高めるためには、／ＣＡＳレイテンシを大きく設
定する必要がある。

【０００８】一方、書込み時には、チップ外部から見た
場合／ＣＡＳレイテンシは、動作には関与しない、なぜ
なら書込みコマンドを入力した時点で、データ書込みが
行われることが確定し、内部で処理が行われるのみであ
って、いつまでにデータの書込み処理が終了しなければ
いけないかは、次の読出し処理が始まる時間にのみ制限
されるからである。

【０００９】しかし、／ＣＡＳレイテンシが大きくな
り、基準クロック周波数が高くなる場合には、書込みの
内部処理に要する基準クロックサイクル数が増加するこ
とになる。

【００１０】内部処理の多重化の従来の技術として、パ
イプライン方式とプリフェッチ方式とがある。

【００１１】図６は、従来の半導体メモリにおけるパイ
プライン方式の書込み動作例を示すタイミング図であ
る。ステージ数は３であり、バースト長は４の書込みを
２回行う例である。

【００１２】パイプライン方式は、内部の一連の処理を
いくつかのステージに分割し、１つのデータに関する情
報を各ステージで基準クロックに従い順次処理する。こ
の従来例では、内部カラムアドレスＹＡＤＤを生成する
第１のステージ、ＹＡＤＤをプリデコードしてＰＹＡＤ
Ｄ信号を生成する第２ステージ、ＰＹＡＤＤで指定され
るカラムアドレスのデータを内部データバスＩＯＢＵＳ
からメモリセルＣＥＬＬに書き込む第３のステージで構
成されている。

【００１３】つまり、基準クロックＩＣＬＫのＴ１にお
けるエッジに同期し、サイクルＴ１〜Ｔ２において、内
部カラムアドレスＹＡＤＤ信号を生成するための第１の
ステージで処理された第１のデータのカラムアドレスＡ
ａ０は、基準クロックＩＣＬＫのＴ２におけるエッジに
同期し、サイクルＴ２〜Ｔ３において第２のステージで
処理され、内部プリデコードカラムアドレスＰＹＡＤＤ
信号を生成する。それと同時に第２のデータのカラムア
ドレスＡａ１はＴ２における基準クロックＩＣＬＫのエ
ッジに同期し、第１のステージで処理される。各ステー
ジは並列に同時に行われるため、ステージ数分のデータ
が並列処理されることになる。各ステージはそれぞれ基
準クロックＩＣＬＫにより制御されているので、複数の
データに関する情報が１つのステージに同時に存在する
ことは無く、結果として、各データは内部で衝突するこ
と無くＩＣＬＫに同期してメモリセルにデータが書き込
まれる。

【００１４】図７は従来の半導体メモリにおけるプリ
フェッチ方式の書込み動作例を示す波形図である。並列
数（プリフェッチ数）は２、バースト長は４の書込みを
２回行う例である。

【００１５】プリフェッチ方式は、データの内部処理の
経路を複数設け、複数のデータに対し同一の処理を実質
的に同時に行う。ただし、外部入力データは同時には得
られないので、順次入力されるデータが、並列数だけ内
部にラッチされた時点で、シリアル−パラレル変換を行
い、以降の書込み処理を並列に行う。ここで、変換前の
データを並列数分だけラッチするためには、変換後の並
列数と同じだけの基準クロック数を要する。従って、シ
リアル−パラレル変換後の処理は並列数と同じだけの基
準クロック数で行えば、間断無く入力されるデータを全
てメモリセルに書き込むことができる。

【００１６】図７では、基準クロックＣＬＫのＴ１にお
けるエッジで、外部アドレスＡＤＤおよび、データＤａ
０のラッチを行い、Ｔ２でデータＤａ１のラッチを行っ
ている。その後、ＩＯＢＵＳ以降の処理をＤａ０，Ｄａ
１について、並列して書込み処理を行っている。そして
結局、Ｔ１からＴ３の基準クロック２サイクルで、メモ
リセルへの２ビット並列の書込みを行っている。

【００１７】図８は、この２ビットのプリフェッチを行
うシリアル−パラレル変換機能を持つ従来の半導体メモ
リにおけるデータインバッファの例を示す回路図であ
る。これは、入力選択部ＩＳＥＬ，データラッチ部ＤＬ
ＡＴおよびデータインバッファ出力制御部ＯＣＮＴから
成っている。入力選択部ＩＳＥＬは、内部カラムアドレ
ス信号の最下位ビット相補信号ＹＡＤＤ（Ｙ０Ｔ）およ
びＹＡＤＤ（Ｙ０Ｎ）によって、データラッチ部ＤＬＡ
Ｔを構成する偶数アドレス用ラッチ回路ＲＥＧ０，また
は奇数アドレス用ラッチ回路ＲＥＧ１に外部入力データ
ＤＱを振り分ける。

【００１８】２ビットプリフェッチ方式では、バースト
先頭からＩＣＬＫ２サイクル毎に、偶数アドレスと奇数
アドレスのデータが外部から入力されるので、データラ
ッチ部の２つのデータラッチ回路は基準クロックＩＣＬ
Ｋ２サイクル毎に更新される。新たな２ビットデータが
データラッチ部に揃った時点で、データインバッファ出
力制御信号ＩＯＷが活性化され、データインバッファ出
力制御部ＯＣＮＴによりデータインバッファＤＩＮはこ
のデータ双方を出力する。したがって、データインバッ
ファＤＩＮからの出力は、基準クロックＩＣＬＫ２サイ
クル毎に、偶数アドレス用データバスＩＯＢＵＳ（Ｅ）
および奇数用ＩＯＢＵＳ（Ｏ）に同時に２ビットのデー
タ出力を行い、シリアル−パラレル変換をする。

【００１９】

【発明が解決しようとする課題】シンクロナスＤＲＡＭ
等、バースト動作をする半導体メモリのバースト転送周
波数の最高動作周波数を上げるため方式として、パイプ
ライン方式と、プリフェッチ方式がある。

【００２０】パイプライン方式で最高バースト転送周波
数を向上させるには、ステージ数を増し、各ステージの
処理を短縮して並列度を上げる。ただし、ＤＲＡＭ内部
の処理の関係で、各ステージを区切れる箇所は限られて
いる。また、最少基準クロック周期は最も時間の掛かる
ステージに合わせなければならない。さらに、各ステー
ジ間を接続する回路でのオーバーヘッドも増加するた
め、事実上ステージ数は３〜４程度に制限される。つま
り、データの多重度も３〜４に制限される。

【００２１】また、プリフェッチ方式で最高バースト転
送周波数を向上させるには、並列に処理するデータの数
を増加させる。このためには、同一の回路が並列分だけ
必要であり、回路規模が大きくなり、これを実現するた
めにはチップ面積が増大する。また、この方式では、デ
ータの入出力は並列分を単位として行わなければなら
ず、並列分を下回る単位のデータの入出力はできない。
このため並列度を上げると機能上の自由度が低下し、こ
れを用いたコンピュータシステムの性能低下を招く。こ
れらの理由により並列度つまり多重度は２程度に制限さ
れる。

【００２２】このように上記２方式はどちらもデータの
多重度を上げることにより、高速化する事ができるが、
各々の理由により多重度には限界がある。つまり、最高
バースト転送周波数に限界がある。

【００２３】また、プリフェッチ方式においては、書込
み動作時、データを書き込まれるカラムアドレスに応じ
た内部データバスに並列に振り分けるためには、内部で
カラムアドレスが処理されていることが必要である。と
ころが、並列に書き込まれる複数のデータの内、最初に
外部から入力されるものと、これらのデータが書き込ま
れるカラムアドレスは同時に外部から入力される。その
ため、データのＩＯＢＵＳへの振り分けを並列に行うた
めには、内部カラムアドレス処理を待つことになり、こ
れが書込み動作の速度を低下させる。

【００２４】したがって、本発明が解決しようとする課
題は、バースト転送モードをもつ半導体メモリの書込み
動作を高速化することにある。

【００２５】

【課題を解決するための手段】そのため、本発明は、並
列および同時にアクセス可能な複数のメモリセルアレイ
と、これらメモリセルアレイのデータをそれぞれ並列に
入出力する複数の内部データバスと、基準クロック信号
に同期して連続して時系列的に入力される外部入力デー
タ信号を外部入力コマンド信号および外部入力アドレス
信号の制御により並列データに変換し前記複数の内部デ
ータバスにそれぞれ出力する入力バッファ回路と、を有
する半導体メモリにおいて、前記入力バッファ回路が、
複数のレジスタ回路を直列接続し前記基準クロック信号
のみにより前記外部入力データ信号をラッチおよびシフ
トし前記各レジスタ回路から出力するシフトレジスタ回
路と、このシフトレジスタ回路の各出力を前記外部入力
アドレス信号に基づき前記複数の内部データバスに対応
して並列にそれぞれ振り分けるレジスタ出力選択手段
と、を備えている。

【００２６】また、前記入力バッファ回路が、前記シフ
トレジスタ回路に最後に入力された前記外部入力データ
信号をラッチする前記基準クロック信号のエッジに同期
して前記レジスタ出力選択手段の出力を前記複数の内部
データバスに並列および同時出力するバッファ出力制御
手段を備えている。

【００２７】さらに、前記入力バッファ回路の機能を選
択する機能選択手段を備え、前記レジスタ出力選択手段
が、前記機能選択手段の出力の制御により、前記シフト
レジスタ回路の各出力を前記外部入力アドレス信号に基
づき前記複数の内部データバスに対応して並列にそれぞ
れ振り分けるか、前記シフトレジスタ回路に最後に入力
およびラッチされた前記外部入力データ信号のみを前記
外部入力アドレス信号に基づき前記複数の内部データバ
スの１つに対応して選択的に振り分けている。

【００２８】また、前記機能選択手段の出力が、読出し
指示の前記外部入力コマンド信号の入力から読出データ
出力まで要する基準クロックサイクル数の設定に連動し
て設定されている。

【００２９】

【発明の実施の形態】図１は本発明の半導体メモリの実
施形態１を示すブロック図であり、図２は図１のデータ
インバッファＤＩＮの構成例を示す回路図である。ま
た、図３は本発明の実施形態１の動作例を示すタイミン
グ図である。

【００３０】以下、図を参照して本実施形態の構成を説
明する。なお、本実施形態ではカラムアドレスＹ０〜Ｙ
８，最高バースト長８，プリフェッチ数２で説明を行う
が、これらが変化しても方式的には変化無く対応する。
また、バンク数，ＤＱ数（入出力ビット数）には言及し
ないが、これらは本方式には影響しない。

【００３１】図１において、ＣＧＥＮは内部クロック発
生回路である。これは外部から入力される基準クロック
信号ＣＬＫとクロックイネーブル信号ＣＫＥから内部基
準クロック信号ＩＣＬＫを生成する。もし、ＣＬＫ信号
の立ち上がりエッジ入力時にＣＫＥ信号がロウであった
場合、次サイクルのＣＬＫ信号に対応するＩＣＬＫ信号
は生成されない。

【００３２】ＣＤＥＣはコマンドデコーダである。これ
は内部基準クロック信号ＩＣＬＫのエッジに基づき、外
部コマンド信号／ＲＡＳ（ラスバー），／ＣＡＳ（カス
バー），／ＷＥ（ライトイネーブルバー）および／ＣＳ
（チップセレクトバー）を取り込み、これらの組み合わ
せにより外部から与えられるコマンドをデコードし、そ
れぞれのコマンドに対応する内部信号を発生する。シン
クロナスＤＲＡＭにおいては、コマンドは活性化コマン
ド等、数種類存在するが、ここでは本発明に関係のあ
る、読出し／書込みコマンドに対応するＲＷ信号のみが
図示されている。

【００３３】ＢＣＮＴはバーストカウンタである。外部
から読出しコマンド，あるいは書込みコマンドが与えら
れ、コマンドデコーダによりＲＷ信号が生成された場
合、バースト期間信号ＰＥＮを発生する。そして、カウ
ンタを初期化し、以降のＩＣＬＫによりカウンタを動作
させ、バースト期間中（バースト長分のＩＣＬＫサイク
ル数の期間）はＰＥＮ信号を出力し続けるＹＢＵＦは内部カラムアドレス発生回路である。これは
読出し／書込みコマンド入力時には、これと同時に入力
される外部アドレス信号ＡＤＤを取り込み、これと同一
の値をを内部カラムアドレス信号ＹＡＤＤとして発生
し、以降バースト期間中はＩＣＬＫ信号の２サイクル毎
に対応してＹＡＤＤを発生する。したがってここでは、
図３に示すように、読みだしコマンドを取り込むＩＣＬ
Ｋのエッジを１番目とした場合、バースト出力されるデ
ータのカラムアドレスの内Ａａ０，Ａａ２，・・・つま
り奇数番目ＩＣＬＫのエッジに対応するＹＡＤＤは発生
するが、Ａａ１，Ａａ３，・・・つまり偶数番目ＩＣＬ
Ｋのエッジに対応するＹＡＤＤは発生せず、直前の奇数
番目のＩＣＬＫのエッジに対応したＹＡＤＤの値を保持
する。従ってＹＡＤＤ発生以降のカラムアドレス系信号
の動作はＩＣＬＫ２サイクルを１単位として行われる。

【００３４】ＰＹＤＥＣはカラムアドレスプリデコーダ
である。ここではＹＡＤＤから、数組のプリデコードさ
れたカラムアドレスＰＹＡＤＤを発生する。この際、Ｙ
ＡＤＤで示されるバースト奇数番目のデータのカラムア
ドレスＡａ０等と、これの次に出力されるバースト偶数
番目のデータのカラムアドレスＡａ１等を同時に発生す
る。双方の値の組み合わせはバースト長およびバースト
モードにより変化するが、シンクロナスＤＲＡＭのバー
スト出力される一連のデータのカラムアドレス順は常に
奇数／偶数が交互になるため、一方が偶数、他方が奇数
の関係となる。

【００３５】したがって、８ビットバーストまでを実現
するのに必要な下位３ビットＹ０／１／２をプリデコー
ドした結果の２の３乗つまり８本のＰＹＡＤＤ信号の中
から、偶数アドレス（Ｙ０＝０，ＰＹＡＤＤ（Ｅ））の
４本の内１本、奇数アドレス（Ｙ０＝１，ＰＹＡＤＤ
（Ｏ））の４本の内１本、計２本が同時に選択される。
Ｙ０／１／２を含まない他のアドレスビットは、バース
ト偶数番目と奇数番目で同一なので、ＰＹＡＤＤ信号も
共通でかまわない。

【００３６】ＭＡＲＲはＤＲＡＭコア部のメモリセルア
レイである。これは各々のバンクおよびＤＱに対して偶
数カラムアドレスサブアレイＭＡＲＲ（Ｅ）と奇数カラ
ムアドレスサブアレイＭＡＲＲ（Ｏ）に分けられる。Ｍ
ＡＲＲ（Ｅ）は全て偶数カラムアドレス（Ｙ０＝０）を
持つメモリセルで構成され、ＭＡＲＲ（Ｏ）は全て奇数
カラムアドレス（Ｙ０＝１）を持つメモリセルで構成さ
れる。ＰＹＤＥＣで同時に生成された偶／奇数のプリデ
コードカラムアドレスＰＹＡＤＤによって、偶奇それぞ
れのＭＡＲＲのカラム選択線ＹＳＷが同時に活性化され
る。

【００３７】活性化されたＹＳＷに接続されるセンスア
ンプＳＡに対し、偶数カラムアドレス用データバスＩＯ
ＢＵＳ（Ｅ）および奇数カラムアドレス用データバスＩ
ＯＢＵＳ（Ｏ）から、それぞれのライトアンプＷＡＭＰ
を経て同時に書き込む。これにより、これらのＳＡに接
続され活性化されているメモリセルにデータが書き込ま
れる。したがって、ＤＲＡＭコア全体では１回の書込み
動作で１ＤＱ当たり２つのデータが同時に並行して書き
込まれる。したがって、ＩＣＬＫ２サイクルで上記動作
を行えば、間断無く入力される外部入力データをメモリ
セルに書き込むことができる。

【００３８】ＴＧはタイミング信号発生器であり、基準
クロックＩＣＬＫに基づき、ＰＥＮ，ＹＡＤＤ信号を参
照して、データインバッファ出力信号ＩＯＷ，およびラ
イトアンプ活性化信号ＷＡＥを発生する。

【００３９】一方、ＤＩＮはデータインバッファであ
り、書込み動作時外部から入力されるデータをラッチす
る。また、シリアル−パラレル変換の機能を持ち、基準
クロックの各エッジ毎に１ビットづつラッチし、時系列
的に並んだシリアルデータを、複数の内部データバスＩ
ＯＢＵＳに同時に出力する。

【００４０】図２はこのデータインバッファＤＩＮ部分
の構成例を示す回路図である。ＤＩＮはシフトレジスタ
部ＳＲＥＧとレジスタ出力選択部ＯＳＥＬ，バッファ出
力制御部ＯＣＮＴから成る。シフトレジスタ部ＳＲＥＧ
は２つのレジスタＲＥＧ０，ＲＥＧ１の直列接続で構成
される。シフトレジスタ部ＳＲＥＧは外部入力データＤ
Ｑを入力とし、基準クロックＩＣＬＫによってシフト動
作を行う。従って、１段目のレジスタＲＥＧ０は最近に
入力されたデータを、２段目のレジスタＲＥＧ１はそれ
より１サイクル前に入力されたデータを保持する。

【００４１】レジスタ出力選択部ＯＳＥＬはシフトレジ
スタを構成するレジスタＲＥＧ０，ＲＥＧ１がそれぞれ
保持する２つのデータを内部カラムアドレス信号ＹＡＤ
Ｄの内、最下位ビットの相補信号ＹＡＤＤ（Ｙ０Ｔ），
ＹＡＤＤ（Ｙ０Ｎ）に基づいて、一方を偶数アドレス用
内部データバスＩＯＢＵＳ（Ｅ）に、他方を奇数アドレ
ス用内部バスＩＯＢＵＳ（Ｏ）に選択的に振り分ける機
能を持つ。ＹＡＤＤが偶数の場合、つまり、ＹＡＤＤ
（Ｙ０Ｎ）が活性、ＹＡＤＤ（Ｙ０Ｎ）が不活性の場合
には、レジスタＲＥＧ０に保持されているデータをＩＯ
ＢＵＳ（Ｅ）に、レジスタＲＥＧ１に保持されているデ
ータをＩＯＢＵＳ（Ｏ）に振り分ける。ＹＡＤＤが奇数
の場合にはそれぞれ逆に振り分ける。

【００４２】出力制御部ＯＣＮＴは、データインバッフ
ァ出力制御信号ＩＯＷにより、ＯＳＥＬによって振り分
けられた２ビットのデータをＩＯＢＵＳ（Ｅ）、ＩＯＢ
ＵＳ（Ｏ）に出力する。

【００４３】ＲＡＭＰは読みだしアンプであり、ＤＯＵ
Ｔはデータアウトバッファであり、読みだし動作時に使
用される。

【００４４】次に、図３に基づいて本実施形態の動作の
説明を行う。

【００４５】外部からの入力信号は、公知の一般的なシ
ンクロナスＤＲＡＭと同一である。

【００４６】外部基準クロックＣＬＫ信号と、ＣＬＫ信
号を有効とするためのクロックイネーブルＣＫＥ信号が
外部から与えられる。内部クロック生成回路ＣＧＥＮに
よってこれらの信号から内部クロックＩＣＬＫ信号が生
成される。図３には示されていないが、ＣＬＫ信号が外
部から与えられても、ＣＫＥ信号が与えられない限り、
ＩＣＬＫ信号は生成されないので、たとえＣＬＫ信号が
一定周期で与えられても、ＩＣＬＫ信号が一定周期にな
るとは限らない。他の回路群はＣＬＫ信号ではなく、Ｉ
ＣＬＫ信号によって動作する。

【００４７】まず、外部コマンド信号群（／ＲＡＳ，／
ＣＡＳ，／ＷＥ，／ＣＳ）が外部から与えられる。図３
では、４つの信号をまとめて記してある。図中のＷｒｉ
ｔｅは書込みコマンド入力を表し、実際には／ＲＡＳが
ハイレベル、／ＣＡＳがロウレベル、／ＷＥがロウレベ
ル、また、／ＣＳがロウレベルである。各信号はＩＣＬ
Ｋのクロックエッジに基づいて内部に取り込まれ、それ
ぞれの組み合わせによるコマンドが解読される。読出し
コマンドまたは書込みコマンドが入力された場合にはＲ
Ｗ信号が生成される。

【００４８】同時に、外部アドレスＡＤＤ信号が外部か
ら与えられる。書込みコマンド入力時のＡＤＤ信号の値
Ａａ０はバースト先頭データのカラムアドレスを示して
いる。書込みコマンド入力によりＲＷ信号が生成された
場合には、カラムアドレスバッファ回路ＹＢＵＦにより
ＡＤＤ信号がラッチされ、内部カラムアドレス信号ＹＡ
ＤＤを生成する。この時のＹＡＤＤ信号の値はＡＤＤの
値と同一であり、バースト先頭データのカラムアドレス
を示している。また、バーストカウンタＢＣＮＴがリセ
ットされることにより、このＩＣＬＫ信号のサイクルが
バースト動作の先頭であることが認識され、以降のＩＣ
ＬＫ信号のバースト長分のサイクルの間、バーストイネ
ーブル信号ＰＥＮが生成される。

【００４９】以降のバーストイネーブル信号ＰＥＮ有効
期間中には、カラムアドレスバッファ回路ＹＢＵＦは、
ＩＣＬＫ信号に基づき、バースト奇数番目のＹＡＤＤ信
号Ａａ２，・・・を２サイクル毎に生成する。

【００５０】生成されたＹＡＤＤ信号は、カラムプリデ
コーダＰＹＤＥＣによってプリデコードされ、数組のプ
リデコードカラムアドレス信号ＰＹＡＤＤを生成する。
図３では２回の書込みコマンド入力を行っている。時間
Ｔ１における１回目の書込みコマンドではＡＤＤが偶数
Ａａ０の場合であり、ＰＹＡＤＤ（Ｅ）にバースト先頭
のデータのカラムアドレスＡａ０が出力され、ＰＹＡＤ
Ｄ（Ｏ）にバースト２番目のデータのカラムアドレスＡ
ａ１が出力されているのに対し、時間Ｔ５における２回
目の書込みコマンドではＡＤＤが奇数Ａｂ０の場合であ
り、ＰＹＡＤＤ（Ｏ）にバースト先頭のデータのカラム
アドレスＡｂ０が出力され、ＰＹＡＤＤ（Ｅ）にバース
ト２番目のデータのカラムアドレスＡｂ１が出力されて
いる。

【００５１】ＰＹＡＤＤ信号は、ＰＹＡＤＤ（Ｅ）はＭ
ＡＲＲ（Ｅ）のカラムデコーダＹＤＥＣに入力され、ま
たＰＹＡＤＤ（Ｏ）はＭＡＲＲ（Ｏ）のカラムデコーダ
ＹＤＥＣに入力され、各々のカラム選択線ＹＳＷを活性
化する。

【００５２】以上説明してきたカラムアドレス信号の処
理と並行して、次に説明するデータ信号の処理が行われ
る。

【００５３】外部アドレス信号と共に、入力されるバー
スト先頭データＤａ０（偶数アドレス）は、ＤＩＮを構
成するシフトレジスタの１段目レジスタＲＥＧ０にラッ
チされる、次のサイクルで、Ｄａ０はシフトレジスタ内
でシフトされ２段目レジスタＲＥＧ１にラッチされる。
これと共にバースト２番目のデータＤａ１（奇数アドレ
ス）が１段目レジスタＲＥＧ０にラッチされる。

【００５４】この時までに、ＩＣＬＫをＴ１からＴ２ま
での時間を使って、ＹＡＤＤが生成されている。したが
って、ＤＩＮ内の出力選択部ＯＳＥＬによるＩＯＢＵＳ
選択が可能で、すぐにＤａ０を偶数用内部データバスＩ
ＯＢＵＳ（Ｅ）にＤａ１を奇数用内部データバスＩＯＢ
ＵＳ（Ｏ）に振り分け出力することができる。

【００５５】この結果、所望のアドレスを持つメモリセ
ルに対し、ライトアンプＷＡＭＰおよびセンスアンプＳ
Ａを通して、それぞれデータバスＩＯＢＵＳ（Ｅ）およ
びＩＯＢＵＳ（Ｏ）から書き込まれる。

【００５６】ＤＩＮの出力からメモリセルまでの内部書
込み処理のデータパスの制御は、バースト先頭と２番目
のデータの様な、並列に書き込まれる２ビットの内、後
に入力されるデータをラッチする基準クロックＩＣＬＫ
のエッジのみに基づき行われる。つまり、ＤＩＮの出力
からメモリセルまでの内部書込み処理のデータパスには
基準クロックＩＣＬＫに同期させる手段が全く挿入され
ていないため、非同期の書込み処理が行われている。し
たがって、ＩＣＬＫの周波数が高くなると、前のデータ
の書込み処理が終了しない内に、次のデータの書込み処
理が始まる。つまり、ＤＩＮ以降の書込み処理経路に、
複数のデータが存在することになり、パイプライン動作
が行われる。この時、内部処理のある部分で前のデータ
の処理終了前に次のデータがやってくる場合がある。例
えば、ＩＯＢＵＳに出力されるデータが確定しない時間
にＰＹＡＤＤが次のデータのアドレスに変化する場合な
どである。この場合には誤動作を起こすことになるが、
従来例においてもこれらの条件の場合には誤動作を起こ
すので、本実施形態の欠点にはならない。むしろ、従来
例のステージ間のＩＣＬＫ同期動作に対するオーバーヘ
ッドが無い分だけ周波数を高くできる。

【００５７】以上述べてきた通り、本実施形態のバース
ト転送モードを持つ半導体メモリは、内部データバスＩ
ＯＢＵＳへ同時に書き込まれる２ビットの内、最後に入
力されるデータをラッチする基準クロックＩＣＬＫのエ
ッジのみに基づき、データ書込みが行われるため、外部
入力されるカラムアドレス信号などの他の要因により律
速されること無く行われる。したがって、読出し動作時
のアドレスアクセス時間が一定でも、高周波数の基準ク
ロックを用いて、／ＣＡＳレイテンシ数を増加させてバ
ースト転送周波数を上げることができ、書込み動作を高
速化できる。

【００５８】しかしながら、低周波数で動作させる（他
の素子、または基板の条件からシステムを低周波数で動
作させる必要がある）場合には、／ＣＡＳレイテンシが
大きいと、バースト先頭のデータの出力までの時間が、
アドレスアクセス時間の実力に比較して長くなってしま
う。従って、／ＣＡＳレイテンシを小さく設定して、デ
ータ出力までの時間をアドレスアクセスタイムに見合う
ようにして使用することが求められる。このためシンク
ロナスＤＲＡＭでは、モードレジスタにより／ＣＡＳレ
イテンシを設定できる。

【００５９】／ＣＡＳレイテンシを大きく設定してバー
スト転送周波数を上げる場合には、書込み時において
も、データの入力周波数が高くなるので、データの内部
処理の多重度を高めることが必要である。このため、本
実施形態においてはパイプライン方式とプリフェッチ方
式を併用することにより多重度を高め、結果として最高
バースト転送周波数を得る方式を示した。

【００６０】次に、本発明の半導体メモリの実施形態２
を図面を参照して説明する。

【００６１】実施形態１ではプリフェッチ方式を取り入
れたため、並列度以下の小さな／ＣＡＳレイテンシ設定
時においても、データの入出力を並列度単位で行わなけ
ればならないという欠点がある。この欠点を改善するた
め、実施形態２は、高いバースト転送周波数を実現する
大きな／ＣＡＳレイテンシ設定時は、パイプライン方式
とプリフェッチ方式を併用し、逆に小さな／ＣＡＳレイ
テンシ設定時には、プリフェッチ動作を行わず、パイプ
ライン方式のみで動作する方式である。

【００６２】本実施形態は、大きな／ＣＡＳレイテンシ
設定時においては、図１および図２に示した実施形態１
と同じ動作を行う。したがって、本実施形態のブロック
・レベルの構成は実施形態１と同じであり、図１と同一
である。しかし、本実施形態では、／ＣＡＳレイテンシ
の設定によって、図１のブロック図に示される各ブロッ
クは、各々が動作機能上の差異を持つ。したがって、こ
れら動作機能上の差異について、まず、以下に説明す
る。

【００６３】内部カラムアドレス信号ＹＡＤＤは、大き
な／ＣＡＳレイテンシ設定時には、基準クロックＩＣＬ
Ｋの２クロック毎に出力され、一方、小さな／ＣＡＳレ
イテンシ設定時には、毎クロックに出力される。また、
大きな／ＣＡＳレイテンシ設定時には、実施形態１に示
したように、１つのＹＡＤＤから同時に偶奇２つのＰＹ
ＡＤＤを発生し、一方、小さな／ＣＡＳレイテンシ時に
は、１つのＹＡＤＤから１つのＰＹＡＤＤを発生する。
この際、ＰＹＡＤＤ（Ｅ）に出力するか、ＰＹＡＤＤ
（Ｏ）に出力するかはＹＡＤＤ信号の偶奇による。

【００６４】また、大きな／ＣＡＳレイテンシ設定時に
は、実施形態１に示した様にＩＣＬＫの２サイクル毎
に、連続して外部から入力される２つのデータが、ＤＩ
ＮからＩＯＢＵＳ（Ｅ）とＩＯＢＵＳ（Ｏ）に同時に出
力される。２つのデータの内どちらがＩＯＢＵＳ（Ｅ）
に出力され、どちらがＩＯＢＵＳ（Ｏ）に出力されるか
は、ＹＡＤＤ信号の偶奇による。一方、小さな／ＣＡＳ
レイテンシ設定時には、ＩＣＬＫ毎サイクルに、外部か
ら入力されるデータがＩＯＢＵＳ（Ｅ）かＩＯＢＵＳ
（Ｏ）のどちらかに出力される。どちらに出力されるか
はＹＡＤＤ信号の偶奇による。

【００６５】図４は、これらの動作機能上の差異を実現
するための、本実施形態のデータインバッファ回路ＤＩ
Ｎを示す回路図である。これは、実施形態１のＤＩＮと
同様にシフトレジスタ部ＳＲＥＧ，出力選択部ＯＳＥ
Ｌ，出力制御部ＯＣＮＴより成る。

【００６６】ＳＲＥＧに関しては、構成、動作共に実施
形態１と同様である。ＯＳＥＬは、プリフェッチ有効信
号ＭＤ２ＢＰにより２種類の動作をする。ＭＤ２ＢＰが
活性の場合には、実施形態１と同様の動作をし、一方、
不活性の場合には、常にＲＥＧ０に保持されているデー
タをＩＯＢＵＳ（Ｅ）側およびＩＯＢＵＳ（Ｏ）側の双
方に出力する選択をする。ＯＣＮＴでは、ＩＯＢＵＳ
（Ｅ）側の出力制御はＩＯＷ（Ｅ）信号で、ＩＯＢＵＳ
（Ｏ）側の出力制御はＩＯＷ（Ｏ）信号で行われ、プリ
フェッチ有効信号ＭＤ２ＢＰにより２種類の動作をす
る。ＭＤ２ＢＰが活性であるプリフェッチ動作時にはＩ
ＯＷ（Ｅ），ＩＯＷ（Ｏ）の双方が実施形態１のＩＯＷ
信号と同様の動作をする。ＭＤ２ＢＰが不活性である非
プリフェッチ動作時には、ＹＡＤＤで示される偶奇側の
ＩＯＢＵＳ側のみ出力するよう、ＩＯＷ（Ｅ）またはＩ
ＯＷ（Ｏ）の一方が活性化される。

【００６７】このとき、プリフェッチ有効信号ＭＤ２Ｂ
Ｐを／ＣＡＳレイテンシ設定と連動させると、大きな／
ＣＡＳレイテンシ設定時には、実施形態１に示した様に
ＩＣＬＫ２サイクル毎にＩＯＢＵＳ（Ｅ）とＩＯＢＵＳ
（Ｏ）から、ライトアンプＷＡＭＰ（Ｅ），ＷＡＭＰ
（Ｏ）の双方を通してＭＡＲＲ（Ｅ）およびＭＡＲＲ
（Ｏ）のセンスアンプＳＡおよびこれに接続され活性化
されているメモリセルＣＥＬＬに書込みが行われる。一
方、小さな／ＣＡＳレイテンシ設定時には、ＩＣＬＫ毎
サイクルにデータが出力されているＩＯＢＵＳ（Ｅ）ま
たはＩＯＢＵＳ（Ｏ）の一方から、これに接続されるラ
イトアンプＷＡＭＰ（Ｅ）またはＷＡＭＰ（Ｏ）を通し
てＭＡＲＲ（Ｅ）またはＭＡＲＲ（Ｏ）のセンスアンプ
ＳＡおよびこれに接続され活性化されているメモリセル
ＣＥＬＬに書込みが行われる。

【００６８】次に、本実施形態について図を参照して動
作を説明する。本実施形態において、大きな／ＣＡＳレ
イテンシ設定時における動作は実施形態１の図３と同じ
である。図５は、パイプライン方式のみで動作する小さ
な／ＣＡＳレイテンシ設定時における動作を示すタイミ
ング図である。他の動作条件は図３の説明に示した条件
と同一である。したがって、本実施形態について、小さ
い／ＣＡＳレイテンシ設定時における動作のみを以下に
説明する。

【００６９】まず、図５において、時間Ｔ１の読みだし
コマンド入力ではバースト先頭データのカラムアドレス
Ａａ０が偶数なので、時間Ｔ１のＩＣＬＫクロックのエ
ッジに基づいてＰＹＡＤＤ（Ｅ）にＡａ０が出力され、
バースト２番目のデータのカラムアドレスＡａ１が奇数
なので時間Ｔ２のＩＣＬＫクロックのエッジに基づいて
ＰＹＡＤＤ（Ｏ）にＡａ１が出力される。また、時間Ｔ
５の読みだしコマンド入力ではバースト先頭データのカ
ラムアドレスＡｂ０が奇数なので、時間Ｔ５のＩＣＬＫ
クロックエッジに基づいてＰＹＡＤＤ（Ｏ）にＡｂ０が
出力され、バースト２番目のデータのカラムアドレスＡ
ｂ１が偶数なので時間Ｔ６のＩＣＬＫクロックエッジに
基づいてＰＹＡＤＤ（Ｏ）にＡｂ１が出力される。

【００７０】また、これと並行して、ＩＣＬＫの各エッ
ジにより外部データがＤＩＮのＲＥＧ０に取り込まれ、
ＹＡＤＤを参照してＩＯＢＵＳ（Ｅ）またはＩＯＢＵＳ
（Ｏ）に出力される。

【００７１】以上の手順によって得られた、ＰＹＡＤＤ
とＩＯＢＵＳにより、所望のアドレスを持つメモリセ
ル，ＷＡＭＰおよびＳＡを通して、所望のデータが書き
込まれる。

【００７２】図５においては、時間Ｔ１の書込みコマン
ド入力ではバースト先頭データのカラムアドレスＡａ０
が偶数なので、これによりＤＩＮからＩＯＢＵＳ（Ｅ）
にデータＤａ０が出力される。また、バースト２番目の
データのカラムアドレスＡａ１が奇数なので、これによ
りＤＩＮからＩＯＢＵＳ（Ｏ）にデータＤａ１が出力さ
れる。時間Ｔ５の読みだしコマンド入力ではバースト先
頭データのカラムアドレスＡｂ０が奇数なので、これに
よりＤＩＮからＩＯＢＵＳ（Ｏ）にデータＤｂ０が出力
される。また、バースト２番目のデータのカラムアドレ
スＡｂ１が偶数なので、これによりＤＩＮからＩＯＢＵ
Ｓ（Ｅ）にデータＤｂ１が出力される。

【００７３】上記より、大きな／ＣＡＳレイテンシ設定
では、基準クロックの２クロック毎に２ビットのデータ
が並列してＤＲＡＭコアのメモリセルアレイに偶奇双方
のＩＯＢＵＳから書き込まれるのに対し、小さな／ＣＡ
Ｓレイテンシ設定では、基準クロックの毎クロックに対
し、１ビットづつのデータがＤＲＡＭコアに偶奇どちら
かのＩＯＢＵＳから書き込まれる。

【００７４】これにより、大きな／ＣＡＳレイテンシ設
定で用いる場合には、パイプライン方式とプリフェッチ
方式を併用して高速なバースト転送周波数を実現すると
共に、小さな／ＣＡＳレイテンシ設定で用いる場合に
は、プリフェッチ動作を行わず、パイプライン方式のみ
で動作させることにより、データの入出力を並列度単位
でなく基準クロック毎に行うことができ、書込み動作を
高速化できる。

【００７５】

【発明の効果】以上説明したように、本発明による半導
体メモリは、内部データバスＩＯＢＵＳへ同時に書き込
まれる２ビットの内、最後に入力されるデータをラッチ
する基準クロックＩＣＬＫのエッジのみに基づき、デー
タ書込みが行われるため、外部入力されるカラムアドレ
ス信号などの他の要因により律速されること無く行われ
る。そのため、読出し動作時のアドレスアクセス時間が
一定でも、高周波数の基準クロックを用いて、大きな／
ＣＡＳレイテンシ設定で用いる場合には、パイプライン
方式とプリフェッチ方式を併用してバースト転送周波数
を上げることができ、書込み動作を高速化できる。

【００７６】また、小さな／ＣＡＳレイテンシ設定で用
いる場合には、プリフェッチ動作を行わず、パイプライ
ン方式のみで動作させることにより、データの入出力を
並列度単位でなく基準クロック毎に行うことができ、書
込み動作を高速化できる等の効果がある。

【図面の簡単な説明】

【図１】本発明の半導体メモリの実施形態１を示すブロ
ック図である。

【図２】図１のデータインバッファＤＩＮの構成例を示
す回路図である。

【図３】本発明の実施形態１の動作例を示すタイミング
図である。

【図４】本発明の半導体メモリの実施形態２におけるデ
ータインバッファＤＩＮの構成例を示す回路図である。

【図５】本発明の実施形態２の動作例を示すタイミング
図である。

【図６】従来の半導体メモリの動作例１を示すタイミン
グ図である。

【図７】従来の半導体メモリの動作例２を示すタイミン
グ図である。

【図８】従来の半導体メモリにおけるデータインバッフ
ァＤＩＮの構成例を示す回路図である。

【符号の説明】

Ａａ０〜Ａａ３，Ａｂ０〜Ａｂ３アドレス値ＡＤＤ外部アドレス信号ＢＣＮＴバーストカウンタＣＤＥＣコマンドデコーダＣＥＬＬメモリセルＣＧＥＮ内部基準クロック生成回路ＣＫＥ基準クロックイネーブル信号ＣＬＫ外部基準クロック信号Ｄａ０〜Ｄａ３，Ｄｂ０〜Ｄｂ３データ値ＤＩＮデータインバッファＤＬＡＴデータラッチ部ＤＯＵＴデータアウトバッファＤＱ外部データ信号ＩＣＬＫ内部基準クロック信号ＩＯＢＵＳ（Ｅ），ＩＯＢＵＳ（Ｏ）内部データバ
スＩＯＷデータインバッファ出力制御信号ＩＳＥＬ入力選択部ＭＡＲＲ（Ｅ），ＭＡＲＲ（Ｏ）メモリセルアレイＭＤ２ＢＰプリフェッチ有効信号ＯＣＮＴバッファ出力制御部ＯＳＥＬレジスタ出力選択部ＰＥＮバースト期間信号ＰＹＡＤＤ内部カラムアドレスプリデコード信号ＰＹＤＥＣカラムアドレスプリデコーダＲＡＭＰリードアンプＲＥＧ０，ＲＥＧ１レジスタ回路ＲＷ読出し／書込みコマンド信号ＳＡセンスアンプＳＲＥＧシフトレジスタ回路ＴＧタイミング発生回路Ｔ０〜Ｔ１５時間ＷＡＥライトアンプ活性化信号ＷＡＭＰライトアンプＷｒｉｔｅ書込みコマンドを示す外部コマンド信号
の組み合わせＹＡＤＤ内部カラムアドレス信号ＹＢＵＦ内部カラムアドレスバッファＹＤＥＣカラムデコーダＹＳＷメモリセルアレイカラム選択線／ＣＡＳ外部コマンド信号（カスバー信号）／ＣＳ外部コマンド信号（チップセレクトバー信
号）／ＲＡＳ外部コマンド信号（ラスバー信号）／ＷＥ外部コマンド信号（ライトイネーブルバー信
号）

Claims

(57)【特許請求の範囲】

【請求項１】並列および同時にアクセス可能な複数の
メモリセルアレイと、これらメモリセルアレイのデータ
をそれぞれ並列に入出力する複数の内部データバスと、
基準クロック信号に同期して連続して時系列的に入力さ
れる外部入力データ信号を外部入力コマンド信号および
外部入力アドレス信号の制御により並列データに変換し
前記複数の内部データバスにそれぞれ出力する入力バッ
ファ回路と、を有する半導体メモリにおいて、前記入力バッファ回路が、複数のレジスタ回路を直列接
続し前記基準クロック信号のみにより前記外部入力デー
タ信号をラッチおよびシフトし前記各レジスタ回路から
出力するシフトレジスタ回路と、このシフトレジスタ回
路の各出力を前記外部入力アドレス信号に基づき前記複
数の内部データバスに対応して並列にそれぞれ振り分け
るレジスタ出力選択手段と、を備えることを特徴とする
半導体メモリ。
【請求項２】前記入力バッファ回路が、前記シフトレ
ジスタ回路に最後に入力された前記外部入力データ信号
をラッチする前記基準クロック信号のエッジに同期して
前記レジスタ出力選択手段の出力を前記複数の内部デー
タバスに並列および同時出力するバッファ出力制御手段
を備える、請求項１記載の半導体メモリ。
【請求項３】前記入力バッファ回路の機能を選択する
機能選択手段を備え、前記レジスタ出力選択手段が、前
記機能選択手段の出力の制御により、前記シフトレジス
タ回路の各出力を前記外部入力アドレス信号に基づき前
記複数の内部データバスに対応して並列にそれぞれ振り
分けるか、前記シフトレジスタ回路に最後に入力および
ラッチされた前記外部入力データ信号のみを前記外部入
力アドレス信号に基づき前記複数の内部データバスの１
つに対応して選択的に振り分ける、請求項１記載の半導
体メモリ。
【請求項４】前記機能選択手段の出力が、読出し指示
の前記外部入力コマンド信号の入力から読出データ出力
まで要する基準クロックサイクル数の設定に連動して設
定される、請求項３記載の半導体メモリ。