JPH07319768A

JPH07319768A - キャッシュメモリ装置

Info

Publication number: JPH07319768A
Application number: JP6110050A
Authority: JP
Inventors: Hiroaki Tomita; 浩明冨田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-05-24
Filing date: 1994-05-24
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】キャッシュミスの処理中にもＣＰＵからのア
クセスを許すことにより、ＣＰＵの待ち状態の発生を減
らし、ＣＰＵの処理能力を高めることのできるキャッシ
ュメモリ装置を提供する。【構成】ＣＰＵからアクセスされると、インデックス
アドレスをアドレスデコーダ１４でデコードし、選択さ
れたＷＯＲＤ線Ａに対応する２ポートＲＡＭセル２１へ
のアクセスが行なわれる。キャッシュミスが発生したと
き、イネーブル信号がラッチ手段２２に入力され、この
ときのＷＯＲＤ線Ａの情報をラッチし、ＷＯＲＤ線Ｂに
出力する。その後、次のＣＰＵによるキャッシュアクセ
スが可能となる。主記憶手段から読み出されたデータ
は、ＢＩＴ線Ｂに入力され、ＷＯＲＤ線Ｂの情報に従っ
て２ポートＲＡＭセル２１に書き込まれる。キャッシュ
ミス処理中に同じアドレスがアクセスされると、ラッチ
読み出し手段２３で検知し、ＣＰＵを停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機におけるキャッ
シュメモリ装置に関するものである。

【０００２】

【従来の技術】一般に、ＣＰＵのサイクルタイムに比
べ、主記憶手段のアクセスタイムははるかに大きい。そ
のため、ＣＰＵはメモリアクセスを行なうたびに主記憶
手段の動作が完了するのを待つことになる。しかし、こ
れでは計算機の性能は主記憶手段の遅さによって低下し
てしまう。そこで、高速なアクセスが可能なキャッシュ
メモリをＣＰＵと主記憶手段の間に配置している。

【０００３】図１３は、一般的なキャッシュメモリ装置
を用いた構成図である。図中、１はＣＰＵ、２は主記憶
手段、３は制御手段、４はキャッシュメモリ装置、５，
６はバッファである。キャッシュメモリ装置４は、ＣＰ
Ｕ１のサイクルタイムと同等のアクセスタイムを持つ高
速メモリである。ＣＰＵ１は、キャッシュメモリ装置４
に対しては、待ちサイクルを生じることなくアクセスす
ることができる。キャッシュメモリ装置４の容量は、主
記憶手段２に比べればはるかに小さく、主記憶手段２の
一部のコピーを保持する。制御手段３は、キャッシュメ
モリ装置４が保持している内容の読み出しについては、
主記憶手段２をアクセスすることなく、アクセスを完了
させるとともに、キャッシュメモリ装置４が保持してい
ない場合には主記憶手段２に対してメモリアクセス要求
を行なうように制御する。また、書き込み時には、主記
憶手段２の内容とキャッシュメモリ装置４が保持する内
容が同一となるように制御する。このような制御のため
に、制御手段３は、バッファ５，６を制御するととも
に、主記憶手段２に対するメモリアクセス要求を行な
う。

【０００４】図１４は、従来のキャッシュメモリ装置の
一例を示すブロック図である。図中、１１はタグ部、１
２はデータ部、１３，１４はアドレスデコーダ、１５は
コンパレータ手段である。主記憶手段２上の情報と、キ
ャッシュメモリ装置４上のコピーとの対応をとるため
に、キャッシュメモリ装置４には、コピーを保持するＲ
ＡＭであるデータ部１２と、そのコピーに対応する主記
憶手段２上のアドレス情報を保持するＲＡＭであるタグ
部１１を持つ。キャッシュメモリ装置には、一般にダイ
レクトマップ、セットアソシアティブ、フルアソシアテ
ィブ等の構成方式があるが、以下の説明ではダイレクト
マップを例にとって説明する。

【０００５】ＣＰＵ１のアドレスバスを通じて得られる
アドレスビット列を、少なくともインデックスアドレス
とタグアドレスの２つの部分に分ける。インデックスア
ドレスをタグ部１１とデータ部１２のアドレスデコーダ
１３，１４に与え、それぞれのうちの１つを参照する。
つまり、タグ部１１とデータ部１２の対応するアドレス
の語は、ペアを構成する。タグ部１１には、対応するデ
ータ部１２の主記憶手段２中でのタグアドレス部分が格
納されており、タグ部１１から読み出されたタグアドレ
スと、ＣＰＵ１から与えられたタグアドレスをコンパレ
ータ手段１５で比較する。両者が一致すれば、ＣＰＵ１
がアドレスで指定した情報はキャッシュメモリ装置４に
コピーされており、インデックスアドレスで指定された
データ部１２に格納されていることを意味している。こ
れをキャッシュヒットという。両者が一致しないとき
は、ＣＰＵ１が要求するアドレスに対応する情報はキャ
ッシュメモリ装置４に格納されていないことを示す。こ
れを、キャッシュミスという。図１４においてコンパレ
ータ手段１５から制御手段３へ出力されるヒット／ミス
信号は、このキャッシュヒットまたはキャッシュミスを
示す信号である。ヒット／ミス信号が制御手段３に伝え
られると、制御手段３はしかるべき制御信号をＣＰＵ１
に伝えるとともに、主記憶手段２に対してアクセスを要
求する。

【０００６】図１４では、タグ部１１とデータ部１２に
それぞれアドレスデコーダ１３，１４を設けているが、
１つのアドレスデコーダと、そのアドレスデコーダより
出力されるＷＯＲＤ線を、タグ部１１とデータ部１２が
共有するように構成される場合もある。

【０００７】従来のキャッシュメモリ装置のデータ部の
実装法としては、例えば、ＰａｕｌＣｈｏｕ氏編「Ｔｈ
ｅＭＩＰＳ−ＸＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓ
ｓｏｒ」（ＫｌｕｗｅｒＡｃａｄｅｍｉｃＰｕｂｌ
ｉｓｈｅｒｓ社出版）に記載されているように、キャッ
シュメモリ装置のデータ部は、１系列のＷＯＲＤ線と、
１系列のＢＩＴ線と、１ポートＲＡＭセルから構成され
ている。

【０００８】図１５は、従来のキャッシュメモリ装置の
データ部の一例を示すブロック図である。図中、１６は
１ポートＲＡＭセルである。１ポートＲＡＭセル１６は
マトリクス状に配置され、アドレスデコーダ１４から出
力される各ＷＯＲＤ線が、マトリクスの各行に配列され
た１ポートＲＡＭセル１６に接続されている。また、各
ＢＩＴ線は、マトリクスの各列に配列された１ポートＲ
ＡＭセル１６に接続されている。今日のＣＯＭＳテクノ
ロジーでは、ＢＩＴ線は正論理と負論理の２本で構成さ
れることが多い。ある１本のＷＯＲＤ線をオンとするこ
とにより、ＷＯＲＤ線に接続されている１行分の１ポー
トＲＡＭセル１６に保持されているデータがＢＩＴ線に
読み出される。逆に、ある１本のＷＯＲＤ線をオンと
し、ＢＩＴ線にデータを乗せ、図示しない書き込み許可
信号を印加することにより、書き込みを行なうことがで
きる。

【０００９】このような構成のキャッシュメモリ装置４
では、キャッシュミスが発生したとき、次のように動作
する。キャッシュミスの検出にともない、ＣＰＵ１の命
令実行を停止させ、キャッシュメモリ装置４の制御手段
３がキャッシュミスを発生したアドレスを主記憶手段２
に与える。主記憶手段２は、与えられたアドレスからデ
ータを読み出してキャッシュメモリ装置４に送る。その
とき、キャッシュメモリ装置４の制御手段３は、キャッ
シュミスを発生したアドレスがキャッシュメモリ装置４
のアドレスコーダ１３，１４に与えられるようにする。
これによって、ＷＯＲＤ線が選択され、１語分の１ポー
トＲＡＭセル１６が選択される。そして、ＢＩＴ線に主
記憶手段２から読み出したデータをドライブし、選択さ
れた１行分の１ポートＲＡＭセル１６にそれを書き込
む。

【００１０】この後、ＣＰＵ１をキャッシュミスを起こ
す時点から再実行する。あるいは、制御手段３が主記憶
手段２から送られたデータを停止中のＣＰＵ１のメモリ
・リード・レジスタに書き込んだ後に、ＣＰＵ１の停止
を解除する。後者のケースでは、キャッシュミス検出時
には、ＣＰＵ１のメモリ・リード・レジスタにはＣＰＵ
１がアクセスしたいアドレスとは違うアドレスのデータ
が書き込まれているので、主記憶手段２から正しい値を
得た際に、正しい値に書き換えておく。いずれの場合に
も、主記憶手段２からの読み出しと、キャッシュメモリ
装置４への書き込みが完了するまでは、ＣＰＵ１は命令
実行を停止している。

【００１１】また、従来のＲＩＳＣタイプのＣＰＵで
は、ある命令が完了するまでは後続の命令は完了できな
いという制御方式を採用していたが、今日では、先行す
る命令の完了を待たずに後続の命令実行を完了するとい
う、動的命令実行スケジュールを行なうような制御方式
が採用されつつある。これによれば、ロード命令やスト
ア命令がキャッシュミスを起こして主記憶をアクセスす
る必要が生じても、後続の命令がキャッシュミスを起こ
した命令に依存しないならば実行することができる。こ
うすれば、見かけ上、ＣＰＵ１は主記憶装置２のアクセ
スを待たなくてもよくなるので、性能向上を図ることが
できる。

【００１２】とかろが、ロード命令とストア命令の出現
頻度は、２０〜３０％程度と比較的高いため、キャッシ
ュミスの処理中に後続のメモリアクセス命令が出現する
確率は高い。この場合、後続のメモリアクセス命令のタ
ーゲットがキャッシュの中にあっても、キャッシュミス
の処理の終了を待たねばならない。こうなると、動的命
令実行スケジューリングを行なっても、主記憶手段２の
アクセスを待つケースが多くなり、ＣＰＵ１の処理性能
が低下する。

【００１３】今日では、ＣＰＵ１はＣＭＯＳ技術で実装
され、１００ＭＨｚ以上で動作させることは不可能では
なく、動作周波数は年々向上している。一方、主記憶手
段２は、おもにＤＲＡＭで構成されているが、ＤＲＡＭ
の動作周波数の向上率はＣＰＵのそれよりも低い。典型
的なＤＲＡＭの例では、アクセスのために１００ｎｓｅ
ｃ、１語の転送にさらに４０ｎｓｅｃ程度の時間がかか
る。このようにＣＰＵ１の速度と主記憶手段２の速度の
ギャップが大きくなってくると、キャッシュミスの処理
に要する時間がＣＰＵのランタイムに占める割合が次第
に大きくなり、計算機としての性能向上はＣＰＵの性能
向上よりも劣ったものとなってしまう。なぜならば、キ
ャッシュミスの処理に要する時間は、ほとんどが主記憶
手段のアクセスで占められるからである。

【００１４】上述したように、従来のキャッシュメモリ
装置ではキャッシュミスの処理中にはＣＰＵのキャッシ
ュアクセスを許さないため、動的命令実行制御を用いて
も、ＣＰＵに待ち状態が発生し、性能向上を阻害すると
いう問題点があった。

【００１５】性能向上を図るため、１度のアクセスによ
り複数ワードを読み出せるように構成したキャッシュメ
モリ装置も開発されている。例えば、特開平２−１７６
８３９号公報に記載された構成では、少なくともデータ
部に２ポートメモリを用い、１回のアクセスで２つのア
ドレスを受け付け、各アドレスをそれぞれのポートに入
力して、２ワードのデータを同時に取り出している。こ
のような構成によれば、２回のアクセスを１回で済ます
ことができ、性能向上を図ることができる。

【００１６】しかし、この構成においても、キャッシュ
ミスにより主記憶手段をアクセスしている間にアクセス
を受け付ける手段を有しておらず、依然として主記憶手
段をアクセスしている間は、ＣＰＵの動作が停止してし
まう。そのため、キャッシュメモリ装置からのリードが
２回続けて発生する場合等を除き、計算機の性能向上を
図ることはできない。

【００１７】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、キャッシュミスの処理中に
も、ＣＰＵからのアクセスを許すことにより、ＣＰＵの
待ち状態の発生を減らし、ＣＰＵの処理能力を高めるこ
とのできるキャッシュメモリ装置を提供することを目的
とするものである。

【００１８】

【課題を解決するための手段】本発明は、計算機におけ
るキャッシュメモリ装置において、主記憶手段のコピー
が記憶されるデータ部と、該データ部に記憶されている
主記憶手段のコピーとペアとなるアドレス情報が少なく
とも記憶されるタグ部と、キャッシュヒット／ミスの状
態に基づき各部を制御するとともに必要に応じてＣＰＵ
へのビジー信号の送出、主記憶手段へのアクセス要求、
バス制御を行なう制御手段を有し、前記データ部は、与
えられたアドレスに基づき各語ごとに存在する第１のＷ
ＯＲＤ線の１本を選択するアドレスデコーダと、前記第
１のＷＯＲＤ線を入力とし前記制御手段より与えられる
イネーブル信号に基づき前記第１のＷＯＲＤ線の情報を
記憶するとともに各語ごとに存在する第２のＷＯＲＤ線
に記憶している情報を出力する各語ごとに設けられたラ
ッチ手段と、前記アドレスデコーダにより選択された第
１のＷＯＲＤ線に対応する前記ラッチ手段の内容を読み
出して出力するラッチ読み出し手段と、前記第１のＷＯ
ＲＤ線と前記第２のＷＯＲＤ線とが２系統のＷＯＲＤ線
として入力されるとともに第１のＢＩＴ線および第２の
ＢＩＴ線を持つマトリクス状に配置された複数の２ポー
トＲＡＭセル手段を有することを特徴とするものであ
る。

【００１９】

【作用】本発明によれば、キャッシュミス時には、イネ
ーブル信号をラッチ手段に印加して第１のＷＯＲＤ線上
の情報をラッチ手段に記憶させる。主記憶手段からデー
タ部に読み込むべきキャッシュミスデータを第２のＢＩ
Ｔ線に導き、ラッチ手段に記憶されているＷＯＲＤ線情
報を第２のＷＯＲＤ線に出力して、２ポートＲＡＭセル
に書き込む。この書き込みと並行して、ＣＰＵからのキ
ャッシュメモリ装置へのデータアクセスを許可する。次
のアクセスがキャッシュヒットしているときには、第１
のＷＯＲＤ線により選択された語のデータが第１のＢＩ
Ｔ線に読み出される。このように、キャッシュミスのた
め主記憶手段２とキャッシュメモリ装置４の間でデータ
転送を行なっているときに、ＣＰＵによるキャッシュメ
モリのアクセスが可能となる。

【００２０】キャッシュミス処理中のアドレスの２ポー
トＲＡＭセルに対して、後続の命令がアクセスすると、
誤ったデータを読み出したり、ＣＰＵからの書き込みデ
ータが失われたりする。これを防止するため、並行して
行なわれるアクセス時には、ラッチ読み出し手段の出力
を参照し、第２のＷＯＲＤ線で選択されている２ポート
ＲＡＭセルを第１のＷＯＲＤ線でアクセスしようとして
いることを検出したらＣＰＵに対し停止信号を送る。

【００２１】また、主記憶手段に対しては複数のアクセ
スを行なうことができないので、第２のＷＯＲＤ線で選
択されている２ポートＲＡＭセルにキャッシュミスデー
タを読み込んでいるときに、ＣＰＵのキャッシュメモリ
装置へのデータアクセスがミスした場合はＣＰＵに対し
停止信号を送る。

【００２２】このような制御を行なうことにより、キャ
ッシュミスにより主記憶手段をアクセスしている間であ
っても、不具合を生じずに、ＣＰＵによる次のキャッシ
ュメモリへのアクセスが可能となり、ＣＰＵが停止して
いる時間を短縮して、計算機の性能向上を図ることがで
きる。

【００２３】

【実施例】図１は、本発明のキャッシュメモリ装置の一
実施例を示すブロック図である。図中、図１４と対応す
る部分には、同じ符号を付した。また、図２は、各アド
レスの説明図である。ＣＰＵからメモリのアクセスが行
なわれると、キャッシュメモリ装置４は、アドレス情報
を受け取る。

【００２４】ＣＰＵからのアドレス情報は、複数のビッ
トで表現されている。これを互いに重なり合わない少な
くとも３つの部分に分け、ＬＳＢ（ＬｅａｓｔＳｉｇ
ｎｉｆｉｃａｎｔＢｉｔ）側にワード内セレクト部を
取り、残りの部分の１つをタグアドレス、もう一方をイ
ンデックスアドレスとする。通常は図２に示すように、
ＭＳＢ（ＭｏｓｔＳｉｇｎｆｉｃａｎｔＢｉｔ）側
にタグアドレスをとり、その隣にインデックスアドレス
をとる。キャッシュメモリの１つのエントリには、連続
する複数語が格納されていることがある。それをアドレ
ス付けするのがワード内セレクト部である。

【００２５】キャッシュメモリ装置４は、ＣＰＵから受
け取ったアドレス情報から、図２に示すインデックスア
ドレスと、タグアドレスを取り出す。取り出したインデ
ックスアドレスは、タグ部１１およびデータ部１２に与
えられる。また、タグアドレスは、タグ部１１およびコ
ンパレータ１５に与えられる。

【００２６】図１４で説明したように、データ部１２に
は、主記憶手段に記憶されている情報のコピーが保持さ
れる。また、タグ部１１には、データ部１２に保持され
ている情報と主記憶手段に記憶されている情報との対応
をとるために、タグアドレスが保持される。タグ部１１
とデータ部１２は対応付けられている。タグ部１１およ
びデータ部１２には、それぞれ、アドレスデコーダ１
３，１４が設けられている。タグ部１１にインデックス
アドレスが与えられると、アドレスデコーダ１３でデコ
ードし、インデックスアドレスに対応するタグアドレス
が出力される。コンパレータ手段１５は、タグ部１１か
ら読み出されたタグアドレスと、ＣＰＵ１から与えられ
たタグアドレスを比較し、ヒット／ミス信号を出力す
る。比較の結果、等しければ、データ部にアクセスすべ
き情報が格納されていることを示し、等しくない場合に
は、キャッシュメモリ装置内にアクセスされた情報が格
納されていないことを示している。

【００２７】制御手段３は、コンパレータ手段１５から
ヒット／ミス信号を受け取り、また、データ部１２から
コンフリクト信号を受け取る。さらに、主記憶装置から
メモリレディ信号を受け取る。一方、データ部１２に対
してイネーブル信号を送出する。また、ＣＰＵに対する
ビジー信号の送出や、主記憶手段に対するメモリアクセ
ス要求信号、アドレスバス、データバスの制御信号等を
送出する。イネーブル信号は、キャッシュミスの際に、
データ部１２に対して送出し、データ部１２に与えられ
たアドレス情報をラッチさせるための信号である。ＣＰ
Ｕに対するビジー信号は、ＣＰＵを停止させるための信
号である。これらの制御信号により、キャッシュメモリ
装置４内の制御を行なうとともに、ＣＰＵ、主記憶手段
と連携した動作を行なう。

【００２８】データ部１２は、内部に２ポートＲＡＭセ
ルを有しており、各ポートに接続されるデータバスＡお
よびデータバスＢが設けられている。アドレスデコーダ
１４でデコードしたアドレス情報に従い、データバスＡ
を用いて読み出しおよび書き込みを行なう。また、デー
タ部１２では、制御手段３からイネーブル信号を受け取
り、アドレスデコーダ１４でデコードしたアドレス情報
をラッチする。ラッチしたアドレス情報に従い、主記憶
手段から読み出されたデータをデータバスＢを介して書
き込む。データバスＡを用いた読み出しおよび書き込み
と、データバスＢを用いた書き込みは並行して行なうこ
とができるので、主記憶手段をアクセス中に、ＣＰＵか
らの次のアクセスが受け付け可能となる。データ部１２
は、ラッチしたアドレス情報と、次にＣＰＵからアクセ
スされたアドレス情報が同一であるとき、コンフリクト
信号を制御手段３に送出する。

【００２９】図１に示す制御信号の他、例えば、タグ部
１１とデータ部１２に対する書き込み許可信号等が存在
するが、ここでは図示を省略している。

【００３０】図３は、本発明のキャッシュメモリ装置の
一実施例におけるデータ部の一例を示すブロック図であ
る。図中、２１は２ポートＲＡＭセル、２２はラッチ手
段、２３はラッチ読み出し手段である。インデックスア
ドレスはアドレスデコーダ１４に入力される。アドレス
デコーダ１４は、２進数で表現されるインデックスアド
レスをデコードし、インデックスアドレスに対応する１
本のＷＯＲＤ線Ａを‘１’にし、他のＷＯＲＤ線Ａ全て
を‘０’にする。例えば、インデックスアドレスがｌｏ
ｇ₂ Ｎビットの幅とすると、ＷＯＲＤ線ＡはＮ本あり、
２ポートＲＡＭセル２１のアドレスは０からＮ−１とな
る。ＷＯＲＤ線Ａはそのアドレスの語を構成している全
ての２ポートＲＡＭセル２１のＷＯＲＤ線入力の一方に
接続されている。

【００３１】更に、各ＷＯＲＤ線Ａはラッチ手段２２に
入力する。ラッチ手段２２は、各ＷＯＲＤ線Ａに対応し
て存在する。ラッチ手段もＮ個、すなわちＮｂｉｔ分存
在する。ラッチ手段２２には、制御手段３からのイネー
ブル信号がストローブ信号として供給され、ＷＯＲＤ線
Ａ上の値がラッチされる。つまり、イネーブル信号が
‘１’のときにＷＯＲＤ線Ａ上の値がラッチ手段２２内
部に取り込まれる。イネーブル信号は、全ラッチ手段２
２に接続されている。

【００３２】ラッチ手段の出力（計Ｎ本）はＷＯＲＤ線
Ｂを構成する。ＷＯＲＤ線Ｂは、それに対応するＷＯＲ
Ｄ線Ａが接続されている全ての２ポートＲＡＭセルの、
もう一方のＷＯＲＤ線入力に接続されている。ＷＯＲＤ
線Ａと同じように、ＷＯＲＤ線Ｂもたかだか１本のみが
‘１’になり他は全て‘０’となる。

【００３３】ラッチ読み出し手段２３は、Ｎ個のラッチ
手段２２のうち、ＷＯＲＤ線Ａが‘１’となっているラ
ッチ手段２２の内容を読み出し、コンフリクト信号とし
て出力する。すでに述べたように‘１’となるＷＯＲＤ
線Ａはたかだか１本なので、コンフリクト信号は１ｂｉ
ｔでよい。

【００３４】各２ポートＲＡＭセル２１は、ＢＩＴ線Ａ
およびＢＩＴ線Ｂの２系統のＢＩＴ線を持つ。ＢＩＴ線
Ａ、ＢＩＴ線Ｂは、２ポートＲＡＭセル２１の読み出し
や書き込みのために使われる。具体的には、これを通し
てＣＰＵあるいは主記憶手段との間でデータの転送が行
なわれる。今日のＣＭＯＳの技術では、一般にＢＩＴ線
は、正論理と負論理の線の２本で構成される。これはキ
ャッシュメモリのスピードと面積を改善するためであ
る。各２ポートＲＡＭセル２１は、２組（合計４本）の
ＢＩＴ線を持つ。ＢＩＴ線Ａは、ＷＯＲＤ線Ａで制御さ
れる。つまり、ＷＯＲＤ線Ａが‘１’ならばその２ポー
トＲＡＭセル２１の内容がＢＩＴ線Ａ上に読み出された
り、ＢＩＴ線Ａの値が２ポートＲＡＭセル２１に書き込
まれたりする。もう一方のＢＩＴ線Ｂは、ＷＯＲＤ線Ｂ
により制御される。つまり、ＷＯＲＤ線Ｂが‘１’なら
ば、その２ポートＲＡＭセル２１の内容がＢＩＴ線Ｂ上
に読み出されたり、ＢＩＴ線Ｂの値が２ポートＲＡＭセ
ル２１に書き込まれたりする。

【００３５】各２ポートＲＡＭセル２１は、１本のＷＯ
ＲＤ線ＡおよびＷＯＲＤ線Ｂに接続される複数の２ポー
トＲＡＭセル２１によって語が構成される。１つの語に
含まれる２ポートＲＡＭセル２１は、語内の各ビットを
構成する。また、各２ポートＲＡＭセル２１の語の各ビ
ットにおいて、ＢＩＴ線Ａは２ポートＲＡＭセル２１の
ＷＯＲＤ線Ａに対応するＢＩＴ線に接続されている。具
体的には、アドレス０のｍビット目の２ポートＲＡＭセ
ル２１からアドレスＮ−１のｍビット目の２ポートＲＡ
Ｍセル２１の一方のＢＩＴ線にＢＩＴ線Ａがつながって
いる。同様に、２ポートＲＡＭセル２１の語の各ビット
において、ＢＩＴ線Ｂは２ポートＲＡＭセル２１のＷＯ
ＲＤ線Ｂに対応するＢＩＴ線に接続されている。

【００３６】また、ＢＩＴ線Ａは、読み出しのための図
示しないセンスアンプと、書き込みのための図示しない
ＢＩＴ線ドライバに接続されている。読み出し時にはＢ
ＩＴ線Ａの情報はセンスアップを経て、キャッシュメモ
リ装置４からデータバスに出力され、ＣＰＵに与えられ
る。書き込み時には、ＣＰＵからデータバスとＢＩＴ線
ドライバを介して、書き込みデータが２ポートＲＡＭセ
ル２１に書き込まれる。ＢＩＴ線Ｂは、少なくとも、図
示しないＢＩＴ線ドライバに接続する。このＢＩＴ線ド
ライバは、ＢＩＴ線Ａのものとは別のＢＩＴ線ドライバ
であり、データバス上の情報はＢＩＴ線Ｂ用のＢＩＴ線
ドライバとＢＩＴ線Ｂを経て、ＷＯＲＤ線Ｂで選択され
る２ポートＲＡＭセルに書き込まれる。

【００３７】図４は、アドレスデコーダの一例を示す回
路図である。図中、３１ないし３７はトランジスタ、３
８，３９はインバータである。アドレスデコーダは、ｌ
ｏｇ₂Ｎビット幅の入力（インデックスアドレス）をＮ
本の出力に変換する通常のデコーダである。ここでは、
インデックスアドレスとして５ｂｉｔが供給される場合
を示している。ここで、インデックスアドレスの入力を
ａ０，ａ１，ａ２，ａ３，ａ４とする。５個のインバー
タ３９でａ０，ａ１，ａ２，ａ３，ａ４をそれぞれ反転
した信号ａ０ｎ，ａ１ｎ，ａ２ｎ，ａ３ｎ，ａ４ｎを得
る。インデックスアドレスをデコードするために、５個
の直列プルダウントランジスタ３３ないし３７を設け、
トランジスタ３３のゲートにはａ０またはａ０ｎのいず
れかを接続する。トランジスタ３４のゲートにはａ１ま
たはａ１ｎのいずれかを接続する。トランジスタ３５，
３６，３７に関しても同様である。アドレス入力の正論
理を与えるか負論理を与えるかでアドレスのデコードが
できる。例えば、図４に示してあるように、ａ０ｎ，ａ
１ｎ，ａ２ｎ，ａ３ｎ，ａ４ｎをそれぞれトランジスタ
３３ないし３７に与えることで、ＷＯＲＤ線はアドレス
０で‘１’となる。また、トランジスタ３３のゲートに
ａ０を接続すると、ａ０のみが‘１’で他が‘０’とな
るアドレスの時にＷＯＲＤ線が‘１’となる。

【００３８】５個の直列プルダウントランジスタ３３な
いし３７は、その両側にそれぞれＰチャネルのトランジ
スタ３１およびＮチャネルのトランジスタ３２が接続さ
れている。トランジスタ３１，３２にはクロックが供給
されている。クロックが‘０’のときは必ずＰチャネル
のトランジスタ３１がＯＮになり、Ｎチャンネルのトラ
ンジスタ３２が必ずＯＦＦになるので、全ＷＯＲＤ線は
必ず‘０’になる。そして、クロックが‘１’のときに
１本のＷＯＲＤ線が‘１’になる。例えば、図４に示し
た例では、トランジスタ３１がＯＦＦ、トランジスタ３
２がＯＮとなり、５個の直列プルダウントランジスタ３
３ないし３７がすべてＯＮになったとき、トランジスタ
３１とトランジスタ３７の間の論理が‘０’となり、イ
ンバータ３８で反転されて、ＷＯＲＤ線に‘１’が出力
される。クロックが‘１’であっても、５個の直列プル
ダウントランジスタ３３ないし３７のどれか１つでもＯ
ＦＦであると、ＷＯＲＤ線は‘０’となる。

【００３９】図５は、１個の２ポートＲＡＭセルの一例
を示す回路図である。図中、４１ないし４８はトランジ
スタである。図５には、２ポートのスタティックＲＡＭ
で構成した例を示している。トランジスタ４１ないし４
４で構成される部分に情報が記憶される。パストランジ
スタ４５，４７は、ＷＯＲＤ線Ａと、それぞれ正論理側
のＢＩＴ線Ａ、負論理側のＢＩＴ線Ａ’に接続されてい
る。同様に、パストランジスタ４６，４８は、ＷＯＲＤ
線Ｂと、それぞれ正論理側のＢＩＴ線Ｂ、負論理側のＢ
ＩＴ線Ｂ’に接続されている。

【００４０】クロックが‘０’のときには、ＢＩＴ線Ａ
とＢＩＴ線Ｂの正負のＢＩＴ線は、どちらも‘１’にプ
リチャージされる。クロックが‘１’のときにＷＯＲＤ
線ＡまたはＢが‘１’になると、スタティックＲＡＭが
保持している内容に応じて、ＢＩＴ線のいずれか一方が
‘０’になる。これにより、読み出しが行なわれる。書
き込みを行なう場合は、ＢＩＴ線を‘０’と‘１’ある
いは‘１’と‘０’にドライブするとＷＯＲＤ線が
‘１’ならば、ＢＩＴ線の値がパストランジスタ４５と
４７、あるいは、パストランジスタ４６と４８を経て書
き込まれる。

【００４１】図６は、ＢＩＴ線ドライバの一例を示す回
路図である。図中、５１ないし５５はトランジスタ、５
６，５７はインバータである。パストランジスタ５１な
いし５４のゲートにはライト信号が入力されている。ラ
イト信号は、制御手段３から与えられる書き込み許可信
号とクロックのＡＮＤをとったものである。ライト信号
が‘１’のときは、Ｎチャネルのパストランジスタ５１
と５３を通して、書き込みデータの正論理と負論理の値
がＢＩＴ線に供給される。ライト信号が‘０’のときは
Ｐチャネルのパストランジスタ５２と５４がＯＮとな
り、ＢＩＴ線が双方とも‘１’にプリチャージされる。
トランジスタ５５はプリチャージ時の負荷として働く。

【００４２】図７は、センスアンプの一例を示す回路図
である。図中、６１ないし６４はトランジスタである。
図７に示したセンスアンプの回路は、基本的にインバー
タ回路であり、負論理側のＢＩＴ線に接続して使う。Ｂ
ＩＴ線は‘１’にプリチャージされているので、遷移を
早く検出するためにトランジスタ６３，６４によりイン
バータのスイッチング点をＶＤＤ側にずらしている。す
でに述べたように、ＢＩＴ線ドライバはＢＩＴ線ＡとＢ
ＩＴ線Ｂの２つの系列存在する。センスアンプに関して
も、ＢＩＴ線ＡとＢＩＴ線Ｂの二つの系列が設けられ
る。

【００４３】図８は、ラッチ手段の一例を示す回路図で
ある。図中、７１はトランジスタ、７２ないし７４はイ
ンバータである。制御手段３から供給されるイネーブル
信号が‘１’となるとパストランジスタ７１がＯＮにな
り、ＷＯＲＤ線Ａの信号がインバータ７３と７４のルー
プに供給される。フィードバック側のインバータ７４の
ドライブ能力は、入力側のインバータ７２のドライブ能
力よりも小さくなるよう設計されている。この回路は、
各ＷＯＲＤ線Ａに対応して設けられる。この回路の出力
がＷＯＲＤ線Ｂとなる。

【００４４】図９は、ラッチ読み出し手段の一例を示す
回路図である。図中、８１，８２はトランジスタ、８３
はインバータである。Ｎ個のラッチそれぞれに対応し
て、ＷＯＲＤ線ＡとＷＯＲＤ線Ｂをゲートに入力する２
個の直列のＮチャネルトランジスタ８１，８２を持ち、
これの一方をＧＮＤに、もう一方をアンコンフリクト信
号に接続する。アンコンフリクト信号は、インバータ８
３の入力に接続し、かつプルアップ用抵抗にも接続され
ている。このインバータ８３の出力がコンフリクト信号
となる。もし、ＷＯＲＤ線ＡとＷＯＲＤ線ＢのＮ組のペ
アのどれかで、ＷＯＲＤ線Ａ＝‘１’かつＷＯＲＤ線Ｂ
＝‘１’となるならば、直列のＮチャネルトランジスタ
８１，８２はともにＯＮとなり、アンコンフリクト信号
は‘０’となる。そのため、インバータ８３を経てコン
フリクト信号は‘１’となる。一方、ＷＯＲＤ線Ａ＝
‘１’かつＷＯＲＤ線Ｂ＝‘１’となるペアが存在しな
いならば、全てのプルダウントランジスタはＯＦＦとな
り、プルアップ抵抗を介してＶＤＤに接続しているアン
コンフリクト信号は‘１’となり、従ってコンフリクト
信号は‘０’となる。

【００４５】制御手段３は、システムクロックに同期す
るステートマシンであり、状態を保持するステートレジ
スタと次の状態と制御信号を生成するための組み合わせ
論理回路から構成されている。

【００４６】図１０は、本発明のキャッシュメモリ装置
の一実施例を用いたシステム構成の一例を示す概略図で
ある。図中、図１３と同様の部分には同じ符号を付し
た。ただし、キャッシュメモリ装置４としては、上述し
た本発明のキャッシュメモリ装置を用いる。キャッシュ
メモリ装置４は、ＣＰＵ１および主記憶手段２と接続す
る。キャッシュメモリ装置４のデータバスＡは、ＣＰＵ
１のデータバスと接続する。データバスＢは、バッファ
６の主記憶手段２側に接続する。なお、データバスＡ
は、ＢＩＴ線Ａに接続されており、また、データバスＢ
はＢＩＴ線Ｂに接続されている。

【００４７】以下、本発明のキャッシュメモリ装置の一
実施例における動作の一例について、上述の各図を用い
て説明する。ＣＰＵ１はアドレスバスを通してキャッシ
ュメモリ装置４にアドレスを与える。キャッシュメモリ
装置４は、アドレスの一部であるインデックスアドレス
をアドレスデコーダ１３，１４に与える。アドレスデコ
ーダ１３により、タグ部１１から１語を読み出す。タグ
部１１から読み出された１語は、タグアドレスである。
このタグアドレスは、データ部１２に対応して記憶され
ている情報が、主記憶手段２において記憶されているア
ドレスの一部である。タグ部１１から読み出されたタグ
アドレスと、ＣＰＵ１から与えられたタグアドレスを、
コンパレータ手段１５で比較する。比較した結果、もし
両者が一致すればキャッシュメモリはヒットしたことを
示し、一致しなかったならばミスしたことを示す。ヒッ
トあるいはミスは、ヒット／ミス信号を通じて制御手段
３に通知される。

【００４８】タグ部１１のアクセスの後、あるいは同時
に、インデックスアドレスを用いてデータ部１２をアク
セスする。アドレスデコーダ１４は、例えば、図４に示
すような回路により、Ｎ本のＷＯＲＤ線Ａのうちからイ
ンデックスアドレスで指定された１本のＷＯＲＤ線Ａを
選択する。データ部１２には主記憶手段２のコピーが入
っている。もし、キャッシュヒットしているならば、Ｃ
ＰＵ１がアクセスしたい情報がデータ部１２に記憶され
ている。データの読み出し時には、ＷＯＲＤ線Ａで指定
される２ポートＲＡＭセル２１の１語をＢＩＴ線Ａを介
して読み出し、データバスに出力してＣＰＵ１に与え
る。データの書き込み時には、ＣＰＵ１が出力するデー
タをＢＩＴ線Ａを介して２ポートＲＡＭセル２１に供給
し、ＷＯＲＤ線Ａで指定される２ポートＲＡＭセルに書
き込む。また、制御手段３は、ＣＰＵ１の書き込み時
に、アドレスバスのバッファ５、および、データバスの
バッファ６をイネーブルにする。これにより、主記憶手
段２にも同じデータが書き込まれ、キャッシュメモリ手
段４と主記憶手段２内のデータの同一性が保持される。
このように、本発明のキャッシュメモリ装置４における
キャッシュヒット時の動作は、従来のキャッシュメモリ
の動作と同様である。

【００４９】キャッシュミスの場合、本発明のキャッシ
ュメモリ装置４は次のように動作する。ヒット／ミス信
号でミスを通知された制御手段３は、イネーブル信号を
‘１’にし、ＷＯＲＤ線Ａの情報をラッチ手段２２に取
り込み、ＷＯＲＤ線Ｂを用いてキャッシュミスした２ポ
ートＲＡＭセル２２の語を指定する。制御手段３は、ア
ドレスバスのバッファ５をイネーブルにし、主記憶手段
２にアドレスを送り、アクセス要求信号を発する。主記
憶手段２は、ＣＰＵ１が出力するアドレスに対応するデ
ータを出力する。

【００５０】従来のキャッシュメモリ装置では、キャッ
シュミスがわかった時点でＣＰＵの動作を停止させてい
た。しかし、本発明では、制御手段３はこの時点ではＣ
ＰＵ１を停止させない。制御手段３は、主記憶手段２の
読み出しを開始する。主記憶手段２の読み出しが完了す
るまでの間、ＣＰＵ１はキャッシュミスを発生した命令
以降の命令を実行する。ただし、キャッシュミスにより
得られなかったデータを用いるような命令は実行できな
いため、主記憶手段２のアクセスが終了するまで待機状
態となる。順に命令を実行して行くうちに、ロード命令
やストア命令が実行されたなら、キャッシュメモリ装置
４へのアクセスが発生したなら、アドレスバスからＷＯ
ＲＤ線Ａを経由してキャッシュメモリ装置４のデータ部
１２をアクセスし、ＢＩＴ線Ａを介してＣＰＵとの間で
データを転送する。

【００５１】既にキャッシュミスが発生し、主記憶手段
２をアクセスしている間に後続のキャッシュメモリアク
セスで更にキャッシュミスが発生した場合は、制御手段
３は、最初のキャッシュミスに対する処理が終わるま
で、ＣＰＵ１に対してビジー信号をアサートしてＣＰＵ
１を停止させる。これはラッチ手段２２が現在使用中の
ため、ＷＯＲＤ線Ａの情報を保持できないためである。
最初のキャッシュミスに対する処理が終わったならば、
２番目のキャッシュミスを指示するＷＯＲＤ線Ａの情報
はラッチ手段２２に取り込まれる。

【００５２】キャッシュミス処理のため、主記憶手段２
からデータバス上にデータが読み出される。主記憶手段
２からデータが読み出されたことは、メモリレディ信号
で制御手段３に通知される。すると、制御手段３はＢ系
統のＢＩＴ線ドライバをドライブし、主記憶手段２から
読み出されたデータはＢＩＴ線Ｂに出力される。ＢＩＴ
線Ｂ上のデータは、ＷＯＲＤ線Ｂで指定される２ポート
ＲＡＭセル２１に書き込まれる。このようにして、キャ
ッシュミスしたデータをキャッシュメモリ装置４のデー
タ部１２に書き込む。また、制御手段３はキャッシュミ
スデータをＣＰＵ１にも転送するため、データバスのバ
ッファ６をイネーブルにする。キャッシュメモリ装置４
は、一つのエントリに連続する複数の語を保持すること
ができるが、ＣＰＵ１がミスした語以外のときにはバッ
ファ６をイネーブルにしない。

【００５３】図１１は、第１のキャッシュミス処理中に
第２のキャッシュミスが発生した場合の一例を示すタイ
ミングチャートである。ｔ１期間中に第１のキャッシュ
ミスが発生するものとする。コンパレータ手段１５は制
御手段３に対してヒット／ミス信号でキャッシュミスを
通知する。制御手段３は直ちにイネーブル信号を‘１’
にするパルスを出し、ＷＯＲＤ線Ａの情報をＷＯＲＤ線
Ｂにロードする。同時に、主記憶手段２に対してメモリ
アクセス要求を出す。メモリアクセス要求は、メモリレ
ディが返されるまで、すなわち、ｔ４期間終了まで
‘１’に保持される。主記憶手段２は、ＣＰＵ１からア
ドレスＡ０がアクセスされる。主記憶手段２のアクセス
には、ここでは、３サイクルかかるものとし、ｔ４期間
終了までかかるものとする。

【００５４】ｔ２期間では、キャッシュミスしたアドレ
ス情報はＷＯＲＤ線Ｂに記憶されているので、ＣＰＵ１
はアドレスＡ１でキャッシュメモリ装置４をアクセスす
ることができる。アドレスＡ１によるアクセスがヒット
したものとする。アドレスＡ１に対応するＷＯＲＤ線Ａ
が選択され、読み出しあるいは書き込みが行なわれる。

【００５５】ｔ３期間には、ＣＰＵ１は、アドレスＡ２
でキャッシュメモリ装置４をアクセスするが、このアク
セスはミスしたとする（第２のキャッシュミス）。制御
手段３は、ＣＰＵ１に対してビジー信号を与え、ＣＰＵ
１を停止させる。ｔ４期間において、第１のキャッシュ
ミスに伴う主記憶手段２のアクセスと、データ部１２へ
の書き込みが終わる。ｔ５期間において、制御手段３は
イネーブル信号に‘１’のパルスを与え、第２のキャッ
シュミスアドレスであるアドレスＡ２に関する情報をＷ
ＯＲＤ線Ｂに得る。ｔ５期間が終了するまでは、アドレ
スＡ２の情報をＷＯＲＤ線Ａに反映させておく必要があ
るので、制御手段３はＣＰＵ１に対してビジー信号を与
え続ける。また、ｔ５期間では、第２のキャッシュミス
のためのメモリアクセス要求を主記憶手段２に対して送
る。

【００５６】ｔ６期間ではビジー信号を下げてＣＰＵ１
を動作させることができる。ＷＯＲＤ線ＡにＣＰＵ１か
らのアドレスＡ３を与え、キャッシュメモリ手段をアク
セスすることが可能となる。

【００５７】上述のように、第１のキャッシュミスの処
理中に第２のキャッシュミスが発生すると、ＣＰＵ１は
停止する。しかし、例えば、キャッシュメモリ装置４の
エントリ数が２５６あるとすると、第１のキャッシュミ
ス処理中でも２５５個のエントリに対してアクセスが可
能であり、キャッシュミス率を小さく保つことが期待で
きる。つまり、第２のキャッシュミスが発生してＣＰＵ
１が停止する確率は低い。そのため、システムの効率を
向上させることができる。

【００５８】キャッシュミス処理中の２ポートＲＡＭセ
ル２１に対して、後続の命令によりアクセスが行なわれ
ると、主記憶手段２から読み出される前の誤ったデータ
を読み出してＣＰＵ１に送ってしまったり、ＣＰＵから
の書き込みデータの上に主記憶手段２から読み出された
データを書き込んでしまったりする。このような不具合
を防止するため、ラッチ読み出し手段２３を使う。Ｎビ
ットのラッチ手段２２のうち、ＷＯＲＤ線Ａで選択され
たものが‘１’になっている、すなわち、ラッチ読み出
し手段２３から出力されるコンフリクト信号が‘１’に
なっていれば、それはＷＯＲＤ線ＢとＷＯＲＤ線Ａが同
じ２ポートＲＡＭセルの語をアクセスしようとしている
ことを意味している。この場合、制御手段３はＣＰＵ１
に対してビジー信号をアサートしてＣＰＵ１を停止さ
せ、後続のキャッシュメモリアクセスを待たせる。そし
て、主記憶手段２からデータが読み出され、データ部１
２への書き込みが終わってから、ＣＰＵ１に対するビジ
ー信号をさげ、待たせておいたアクセスを再開する。

【００５９】図１２は、第１のキャッシュミス処理中に
キャッシュミス処理中の２ポートＲＡＭセルの語にアク
セスしようとした場合の一例を示すタイミングチャート
である。ｔ１期間およびｔ２期間は、図１１で説明した
場合と同じである。すなわち、ｔ１期間においてキャッ
シュミスが発生し、主記憶手段２に対するアクセスを開
始する。また、ｔ２期間では、ＣＰＵ１の次のキャッシ
ュアクセスが行なわれ、キャッシュヒットしたものとす
る。

【００６０】ｔ３期間に、ＣＰＵ１はアドレスＡ０をア
クセスしようとする。このアドレスは、この時処理中の
第１のキャッシュミスのアドレスと同じである。従っ
て、ラッチ読み出し手段２３からコンフリクト信号に
‘１’が出力される。制御手段３は、ビジー信号を
‘１’にしてＣＰＵ１を停止させる。ｔ４期間におい
て、主記憶手段２からデータが読み出され、ＷＯＲＤ線
Ｂで指示された２ポートＲＡＭセル２１の語に書き込ま
れる。ｔ５期間では、アドレスＡ０でキャッシュメモリ
装置４をアクセスしても問題ないので、制御手段３はビ
ジー信号を‘０’とし、ＣＰＵを動作させる。これによ
り、アドレスＡ０によるキャッシュアクセスはヒットす
る。

【００６１】以上、本発明のキャッシュメモリ装置の一
実施例について詳細に説明したが、本発明は、これら具
体例のみ限定されるべきものではなく、本発明の技術的
範囲を逸脱することなしに、様々な変形が可能であるこ
とは勿論である。例えば、行アドレスデコーダの他に列
アドレスデコーダを設け、ＷＯＲＤ線で選択された２ポ
ートＲＡＭセルの一部に対して、読み出しあるいは書き
込みを行なえるようにすることが可能である。また、例
えば、実施例ではラッチ手段２２に図８に示すようなラ
ッチを使ったが、これをロード／イネーブル機能を持つ
Ｄ型のフリップフロップに置き換えることは勿論可能で
ある。さらに、ラッチ読み出し手段２３の代わりに、例
えば、インデックスアドレスを保持するメモリとコンパ
レータにより構成することも可能である。

【００６２】上述の実施例ではダイレクトマップ式のキ
ャッシュメモリを取り上げて説明したが、セットアソシ
タティブ方式やフルアソシタティブ方式のキャッシュメ
モリに変形することは勿論可能である。

【００６３】本発明のキャッシュメモリ装置は、単一の
ＬＳＩ上に構成することができる。このように構成する
ことにより、本発明のキャッシュメモリ装置を小型に構
成可能となる。このとき、タグ部とデータ部へのインデ
ックスアドレスの配線をＬＳＩ上で共通に利用し、タグ
部とデータ部のアドレスデコーダを共通化できる。図１
には記載されていないが、タグ部のＲＡＭセルを検査す
るために、データバスからタグ部への接続が必要とな
る。単一のＬＳＩ上に構成すれば、配線をＬＳＩ内部に
入れることができるので、キャッシュメモリを小型化す
ることができる。また、動作周波数を高くすることも可
能となる。

【００６４】更に、本発明のキャッシュメモリ装置をＣ
ＰＵと同一のＬＳＩ上に集積すれば、動作周波数を高く
することが可能となる。これは、キャッシュメモリへの
アクセスはしばしばクリティカルパスとなるが、同一の
ＬＳＩ上に集積すれば負荷容量の大きなプリント基板上
の配線をドライブせずにすむので、ＣＰＵからのキャッ
シュメモリへのアクセスを高速化することができる。

【００６５】

【発明の効果】以上の説明から明らかなように、本発明
によれば、キャッシュミス処理中にもＣＰＵがアクセス
可能なキャッシュメモリを容易に構成することができ、
ＣＰＵのメモリアクセス待ちを減らし、結果として計算
機を高性能化することができるという効果がある。

【００６６】また、従来は高速化のために多層のキャッ
シュメモリを用いていたが、本発明のキャッシュメモリ
装置によれば、メモリアクセス待ちが性能に与える影響
が小さいため、高価な多層のキャッシュメモリを使わな
くても良好な性能を得られ、高価な２階層のキャッシュ
メモリを不要として計算機の製造コストを下げることが
できる。また、多層のキャッシュメモリが要らないの
で、小型化することができるという効果もある。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ装置の一実施例を
示すブロック図である。

【図２】各アドレスの説明図である。

【図３】本発明のキャッシュメモリ装置の一実施例に
おけるデータ部の一例を示すブロック図である。

【図４】アドレスデコーダの一例を示す回路図であ
る。

【図５】１個の２ポートＲＡＭセルの一例を示す回路
図である。

【図６】ＢＩＴ線ドライバの一例を示す回路図であ
る。

【図７】センスアンプの一例を示す回路図である。

【図８】ラッチ手段の一例を示す回路図である。

【図９】ラッチ読み出し手段の一例を示す回路図であ
る。

【図１０】本発明のキャッシュメモリ装置の一実施例
を用いたシステム構成の一例を示す概略図である。

【図１１】第１のキャッシュミス処理中に第２のキャ
ッシュミスが発生した場合の一例を示すタイミングチャ
ートである。

【図１２】第１のキャッシュミス処理中にキャッシュ
ミス処理中の２ポートＲＡＭセルの語にアクセスしよう
とした場合の一例を示すタイミングチャートである。

【図１３】一般的なキャッシュメモリ装置を用いた構
成図である。

【図１４】従来のキャッシュメモリ装置の一例を示す
ブロック図である。

【図１５】従来のキャッシュメモリ装置のデータ部の
一例を示すブロック図である。

【符号の説明】

１…ＣＰＵ、２…主記憶手段、３…制御手段、４…キャ
ッシュメモリ装置、５，６…バッファ、１１…タグ部、
１２…データ部、１３，１４…アドレスデコーダ、１５
…コンパレータ手段、２１…２ポートＲＡＭセル、２２
…ラッチ手段、２３…ラッチ読み出し手段。

Claims

【特許請求の範囲】

【請求項１】計算機におけるキャッシュメモリ装置に
おいて、主記憶手段のコピーが記憶されるデータ部と、
該データ部に記憶されている主記憶手段のコピーとペア
となるアドレス情報が少なくとも記憶されるタグ部と、
キャッシュヒット／ミスの状態に基づき各部を制御する
とともに必要に応じてＣＰＵへのビジー信号の送出、主
記憶手段へのアクセス要求、バス制御を行なう制御手段
を有し、前記データ部は、与えられたアドレスに基づき
各語ごとに存在する第１のＷＯＲＤ線の１本を選択する
アドレスデコーダと、前記第１のＷＯＲＤ線を入力とし
前記制御手段より与えられるイネーブル信号に基づき前
記第１のＷＯＲＤ線の情報を記憶するとともに各語ごと
に存在する第２のＷＯＲＤ線に記憶している情報を出力
する各語ごとに設けられたラッチ手段と、前記アドレス
デコーダにより選択された第１のＷＯＲＤ線に対応する
前記ラッチ手段の内容を読み出して出力するラッチ読み
出し手段と、前記第１のＷＯＲＤ線と前記第２のＷＯＲ
Ｄ線とが２系統のＷＯＲＤ線として入力されるとともに
第１のＢＩＴ線および第２のＢＩＴ線を持つマトリクス
状に配置された複数の２ポートＲＡＭセル手段を有する
ことを特徴とするキャッシュメモリ装置。