JPH087716B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH087716B2 JPH087716B2 JP2316972A JP31697290A JPH087716B2 JP H087716 B2 JPH087716 B2 JP H087716B2 JP 2316972 A JP2316972 A JP 2316972A JP 31697290 A JP31697290 A JP 31697290A JP H087716 B2 JPH087716 B2 JP H087716B2
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- memory cell
- cell array
- random access
- access memory
- bit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものである。
従来の技術 近年ますます高機能化および高集積化の進むマイクロ
プロセッサは、仮想記憶方式を採用するとともに、アド
レス変換装置といくつかのメモリ、例えば物理アドレス
でアクセスされるキャシュメモリ等を内蔵する傾向にあ
る。一例として、アドレス変換装置とキャッシュメモリ
を内蔵する場合の主要な動作を述べると、先ずアドレス
変換装置に対して論理アドレスが与えられ、アドレス変
換装置はそれに対応した物理アドレスを出力し、一方、
キャッシュメモリの中のタグメモリも物理アドレスを出
力する。アドレス変換装置とキャッシュメモリから出力
された二つの物理アドレスは、比較器に転送されて比較
されるというものである。このように、従来の半導体記
憶装置では、アドレス変換装置といくつかのメモリが出
力するデータを他の同一機能ブロックに転送するという
処理が一般的に必要である。マイクロプロセッサの動作
周波数が高まるにつれて、このような処理の高速化がま
すます必要になってきており、従来は、アドレス変換装
置やメモリなどの各機能ブロック自身の高速化によって
処理の高速化を図るという方法を用いていた。
プロセッサは、仮想記憶方式を採用するとともに、アド
レス変換装置といくつかのメモリ、例えば物理アドレス
でアクセスされるキャシュメモリ等を内蔵する傾向にあ
る。一例として、アドレス変換装置とキャッシュメモリ
を内蔵する場合の主要な動作を述べると、先ずアドレス
変換装置に対して論理アドレスが与えられ、アドレス変
換装置はそれに対応した物理アドレスを出力し、一方、
キャッシュメモリの中のタグメモリも物理アドレスを出
力する。アドレス変換装置とキャッシュメモリから出力
された二つの物理アドレスは、比較器に転送されて比較
されるというものである。このように、従来の半導体記
憶装置では、アドレス変換装置といくつかのメモリが出
力するデータを他の同一機能ブロックに転送するという
処理が一般的に必要である。マイクロプロセッサの動作
周波数が高まるにつれて、このような処理の高速化がま
すます必要になってきており、従来は、アドレス変換装
置やメモリなどの各機能ブロック自身の高速化によって
処理の高速化を図るという方法を用いていた。
発明が解決しようとする課題 しかしながら、上記の従来例では、アドレス変換装置
とその他のメモリは独立した機能ブロックとみなされ、
実際の構成および配置も別々に分離しており、これから
出力されたデータを遠方にある同一機能ブロックに転送
する必要がある。このため転送先の機能ブロックが、デ
ータを出力するアドレス変換装置またはタグメモリのど
ちらか一方の近くに配置されていたとしても、少なくと
もアドレス変換装置とタグメモリ間の距離については転
送は行なわねばならず、その転送時間が処理の高速化を
妨げる一因となっていた。
とその他のメモリは独立した機能ブロックとみなされ、
実際の構成および配置も別々に分離しており、これから
出力されたデータを遠方にある同一機能ブロックに転送
する必要がある。このため転送先の機能ブロックが、デ
ータを出力するアドレス変換装置またはタグメモリのど
ちらか一方の近くに配置されていたとしても、少なくと
もアドレス変換装置とタグメモリ間の距離については転
送は行なわねばならず、その転送時間が処理の高速化を
妨げる一因となっていた。
本発明は上記のような従来技術の問題点に鑑み、アド
レス変換装置といくつかのメモリから出力されたデータ
を他の同一機能ブロックに転送する際に、転送距離を短
くすることにより転送時間を短縮するようにした半導体
記憶装置を提供することを目的とする。
レス変換装置といくつかのメモリから出力されたデータ
を他の同一機能ブロックに転送する際に、転送距離を短
くすることにより転送時間を短縮するようにした半導体
記憶装置を提供することを目的とする。
課題を解決するための手段 上記目的を達成するために、本発明による半導体記憶
装置は、アドレス変換装置の1エントリが、連想メモリ
セルアレイと、第1のランダムアクセスメモリセルアレ
イと、第2のランダムアクセスメモリセルアレイと、連
想メモリセルアレイのワード信号を生成する第1のデコ
ード手段と、連想メモリセルアレイのワード信号および
比較結果を用いて第1のランダムアクセスメモリセルア
レイのワード信号を生成する制御手段と、第2のランダ
ムアクセスメモリセルアレイのワード信号を生成する第
2のデコード手段とを備えている。
装置は、アドレス変換装置の1エントリが、連想メモリ
セルアレイと、第1のランダムアクセスメモリセルアレ
イと、第2のランダムアクセスメモリセルアレイと、連
想メモリセルアレイのワード信号を生成する第1のデコ
ード手段と、連想メモリセルアレイのワード信号および
比較結果を用いて第1のランダムアクセスメモリセルア
レイのワード信号を生成する制御手段と、第2のランダ
ムアクセスメモリセルアレイのワード信号を生成する第
2のデコード手段とを備えている。
本発明はまた、第2のランダムアクセスメモリセルア
レイがキャッシュタグメモリアレイであり、さらに1エ
ントリに含まれるランダムアクセスメモリセルアレイ群
のうち少なくとも二つのランダムアクセスメモリセルア
レイがビット線に垂直な方向に配置された構成を有して
いる。
レイがキャッシュタグメモリアレイであり、さらに1エ
ントリに含まれるランダムアクセスメモリセルアレイ群
のうち少なくとも二つのランダムアクセスメモリセルア
レイがビット線に垂直な方向に配置された構成を有して
いる。
本発明はまた、第1のアドレス変換装置の1エントリ
が、第1の連想メモリセルアレイと、第1のランダムア
クセスメモリセルアレイと、第2のランダムアクセスメ
モリセルアレイと、第1の連想メモリセルアレイのワー
ド信号を生成する第1のデコード手段と、第1の連想メ
モリセルアレイのワード信号および比較結果を用いて第
1のランダムアクセスメモリセルアレイのワード信号を
生成する第1の制御手段とから構成され、第2のアドレ
ス変換装置の1エントリが、第2の連想メモリセルアレ
イと、第3のランダムアクセスメモリセルアレイと、第
4のランダムアクセスメモリセルアレイと、第2の連想
メモリセルアレイのワード信号を生成する第2のデコー
ド手段と、第2の連想メモリセルアレイのワード信号お
よび比較結果を用いて第3のランダムアクセスメモリセ
ルアレイのワード信号を生成する第2の制御手段とから
構成され、これら第1および第2のアドレス変換装置の
1エントリが、第2および第4のランダムアクセスメモ
リセルアレイのワード信号を生成する第3のデコード手
段を中心にビット線が平行になるように左右に配置され
ている。
が、第1の連想メモリセルアレイと、第1のランダムア
クセスメモリセルアレイと、第2のランダムアクセスメ
モリセルアレイと、第1の連想メモリセルアレイのワー
ド信号を生成する第1のデコード手段と、第1の連想メ
モリセルアレイのワード信号および比較結果を用いて第
1のランダムアクセスメモリセルアレイのワード信号を
生成する第1の制御手段とから構成され、第2のアドレ
ス変換装置の1エントリが、第2の連想メモリセルアレ
イと、第3のランダムアクセスメモリセルアレイと、第
4のランダムアクセスメモリセルアレイと、第2の連想
メモリセルアレイのワード信号を生成する第2のデコー
ド手段と、第2の連想メモリセルアレイのワード信号お
よび比較結果を用いて第3のランダムアクセスメモリセ
ルアレイのワード信号を生成する第2の制御手段とから
構成され、これら第1および第2のアドレス変換装置の
1エントリが、第2および第4のランダムアクセスメモ
リセルアレイのワード信号を生成する第3のデコード手
段を中心にビット線が平行になるように左右に配置され
ている。
本発明はまた、第1のアドレス変換装置の1エントリ
が、第1の連想メモリセルアレイと、第1のランダムア
クセスメモリセルアレイと、第2のランダムアクセスメ
モリセルアレイと、第2のランダムアクセスメモリセル
アレイのワード信号を生成する第1のデコード手段と、
第1の連想メモリセルアレイのワード信号および比較結
果を用いて第1のランダムアクセスメモリセルアレイの
ワード信号を生成する第1の制御手段とから構成され、
第2のアドレス変換装置の1エントリが、第2の連想メ
モリセルアレイと、第3のランダムアクセスメモリセル
アレイと、第4のランダムアクセスメモリセルアレイ
と、第4のランダムアクセスメモリセルアレイのワード
信号を生成する第2のデコード手段と、第2の連想メモ
リセルアレイのワード信号および比較結果を用いて第3
のランダムアクセスメモリセルアレイのワード信号を生
成する第2の制御手段とから構成され、これら第1およ
び第2のアドレス変換装置の1エントリが、第1および
第2の連想メモリセルアレイのワード信号を生成する第
3のデコード手段を中心にビット線が平行になるように
左右に配置されている。
が、第1の連想メモリセルアレイと、第1のランダムア
クセスメモリセルアレイと、第2のランダムアクセスメ
モリセルアレイと、第2のランダムアクセスメモリセル
アレイのワード信号を生成する第1のデコード手段と、
第1の連想メモリセルアレイのワード信号および比較結
果を用いて第1のランダムアクセスメモリセルアレイの
ワード信号を生成する第1の制御手段とから構成され、
第2のアドレス変換装置の1エントリが、第2の連想メ
モリセルアレイと、第3のランダムアクセスメモリセル
アレイと、第4のランダムアクセスメモリセルアレイ
と、第4のランダムアクセスメモリセルアレイのワード
信号を生成する第2のデコード手段と、第2の連想メモ
リセルアレイのワード信号および比較結果を用いて第3
のランダムアクセスメモリセルアレイのワード信号を生
成する第2の制御手段とから構成され、これら第1およ
び第2のアドレス変換装置の1エントリが、第1および
第2の連想メモリセルアレイのワード信号を生成する第
3のデコード手段を中心にビット線が平行になるように
左右に配置されている。
本発明はまた、第2および第4のランダムアクセスメ
モリセルアレイがキャッシュタグメモリであり、さらに
各々のアドレス変換装置の1エントリに含まれる2つの
ランダムアクセスメモリセルアレイがビット線に垂直な
方向に平行に配置された構成を有している。
モリセルアレイがキャッシュタグメモリであり、さらに
各々のアドレス変換装置の1エントリに含まれる2つの
ランダムアクセスメモリセルアレイがビット線に垂直な
方向に平行に配置された構成を有している。
作用 上記のような構成を備えた本発明は、アドレス変換装
置の同一エントリ内に分離せずに配置されたいくつかの
メモリが近接した場所からデータを出力するため、アド
レス変換装置とメモリとの間のデータ転送距離が短くな
り、転送時間を短縮しうる効果がある。また、一般に連
想メモリセルがランダムアクセスメモリセルより大きい
ことから、アレイ状に配置したときにランダムアクセス
メモリセルアレイ側に不要な空間が生じる問題に対して
も、例えば連想メモリセルのビット線方向の長さの約2
倍の場合には、二つのランダムアクセスメモリセルアレ
イをビット線に垂直な方向に平行に配置することによっ
て、不要な空間をなくしうるという効果を有する。
置の同一エントリ内に分離せずに配置されたいくつかの
メモリが近接した場所からデータを出力するため、アド
レス変換装置とメモリとの間のデータ転送距離が短くな
り、転送時間を短縮しうる効果がある。また、一般に連
想メモリセルがランダムアクセスメモリセルより大きい
ことから、アレイ状に配置したときにランダムアクセス
メモリセルアレイ側に不要な空間が生じる問題に対して
も、例えば連想メモリセルのビット線方向の長さの約2
倍の場合には、二つのランダムアクセスメモリセルアレ
イをビット線に垂直な方向に平行に配置することによっ
て、不要な空間をなくしうるという効果を有する。
実施例 (実施例1) 第1図に本発明の第1の実施例のブロック構成を示
す。第1図において、1は連想メモリセルアレイ、2、
3はランダムアクセスメモリセルアレイ、4、6はデコ
ーダ5は制御手段、7、9、10はワード信号、87は一致
検出線、11、12、13、14、15、はビット線、17、18はア
ドレス信号である。
す。第1図において、1は連想メモリセルアレイ、2、
3はランダムアクセスメモリセルアレイ、4、6はデコ
ーダ5は制御手段、7、9、10はワード信号、87は一致
検出線、11、12、13、14、15、はビット線、17、18はア
ドレス信号である。
次に第1の実施例の動作について説明する。まず書き
込み動作では、アドレス信号17を用いてデコーダ14が連
想メモリセルアレイ1のワード信号7を生成し、ビット
線11には論理アドレスの正転信号が与えられ、ビット線
12には論理アドレスの反転信号が与えられ、それによっ
てmビットの論理アドレスが連想メモリセルアレイ1に
書き込まれる。次いでワード信号7を用いて、制御手段
5が第1のランダムアクセスメモリセルアレイ2のワー
ド信号9を生成する。すなわち、第7図において、まず
制御信号22をハイにすることによりPチャネルトランジ
スタ23をオフにし、制御信号24をハイにする。次いでワ
ード線7が選択されると、論理和回路25および論理積回
路26を経てワード線9が選択される。ビット線13には物
理アドレスの正転信号が与えられ、ビット線14には物理
アドレスの反転信号が与えられ、それによってmビット
の物理アドレスが第1のランダムアクセスメモリセルア
レイ2に書き込まれる。一方デコーダ6は、アドレス信
号18を用いてアドレス変換装置の同一エントリ内に設け
られている第2のランダムアクセスメモリセルアレイ2
のワード信号10を生成し、ビット線15にはデータの正転
信号が与えられ、ビット線16にはデータの反転信号が与
えられ、それによってmビットのデータが第2のランダ
ムアクセスメモリセルアレイ3に書き込まれる。
込み動作では、アドレス信号17を用いてデコーダ14が連
想メモリセルアレイ1のワード信号7を生成し、ビット
線11には論理アドレスの正転信号が与えられ、ビット線
12には論理アドレスの反転信号が与えられ、それによっ
てmビットの論理アドレスが連想メモリセルアレイ1に
書き込まれる。次いでワード信号7を用いて、制御手段
5が第1のランダムアクセスメモリセルアレイ2のワー
ド信号9を生成する。すなわち、第7図において、まず
制御信号22をハイにすることによりPチャネルトランジ
スタ23をオフにし、制御信号24をハイにする。次いでワ
ード線7が選択されると、論理和回路25および論理積回
路26を経てワード線9が選択される。ビット線13には物
理アドレスの正転信号が与えられ、ビット線14には物理
アドレスの反転信号が与えられ、それによってmビット
の物理アドレスが第1のランダムアクセスメモリセルア
レイ2に書き込まれる。一方デコーダ6は、アドレス信
号18を用いてアドレス変換装置の同一エントリ内に設け
られている第2のランダムアクセスメモリセルアレイ2
のワード信号10を生成し、ビット線15にはデータの正転
信号が与えられ、ビット線16にはデータの反転信号が与
えられ、それによってmビットのデータが第2のランダ
ムアクセスメモリセルアレイ3に書き込まれる。
次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ1のビット線11、12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられらた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線8に出力する。次いで一致検出線8を用いて、制
御手段5が第1のランダムアクセスメモリセルアレイ2
のワード信号9を生成する。すなわち、まず制御信号24
をローにし、制御信号22をローにすることによりPチャ
ネルトランジスタ23をオンにし、一致検出線8をプリチ
ャージする。次いで制御信号22をハイにすることにより
Pチャネルトランジスタ23をオフにし、制御信号24をオ
ンにする。その後、比較結果が一致検出線8に現われ、
センスアンプ27で検出され、論理和回路25および論理積
回路26を経てワード線9が選択される。それによって第
1のランダムアクセスメモリセルアレイ2からmビット
の物理アドレスがビット線13、14に読み出され出力され
る。一方デコーダ6は、アドレス信号18を用いてアドレ
ス変換装置の同一エントリ内に設けられている第2のラ
ンダムアクセスメモリセルアレイ3のワード信号10を生
成し、それによって第2のランダムアクセスメモリセル
アレイ3からmビットのデータがビット線15、16に読み
出され出力される。このとき、第1のランダムアクセス
メモリセルアレイ2と第2のランダムアクセスメモリセ
ルアレイ3は同一のエントリ内に配置されているので、
近接した場所からデータが出力されることになる。
リセルアレイ1のビット線11、12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられらた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線8に出力する。次いで一致検出線8を用いて、制
御手段5が第1のランダムアクセスメモリセルアレイ2
のワード信号9を生成する。すなわち、まず制御信号24
をローにし、制御信号22をローにすることによりPチャ
ネルトランジスタ23をオンにし、一致検出線8をプリチ
ャージする。次いで制御信号22をハイにすることにより
Pチャネルトランジスタ23をオフにし、制御信号24をオ
ンにする。その後、比較結果が一致検出線8に現われ、
センスアンプ27で検出され、論理和回路25および論理積
回路26を経てワード線9が選択される。それによって第
1のランダムアクセスメモリセルアレイ2からmビット
の物理アドレスがビット線13、14に読み出され出力され
る。一方デコーダ6は、アドレス信号18を用いてアドレ
ス変換装置の同一エントリ内に設けられている第2のラ
ンダムアクセスメモリセルアレイ3のワード信号10を生
成し、それによって第2のランダムアクセスメモリセル
アレイ3からmビットのデータがビット線15、16に読み
出され出力される。このとき、第1のランダムアクセス
メモリセルアレイ2と第2のランダムアクセスメモリセ
ルアレイ3は同一のエントリ内に配置されているので、
近接した場所からデータが出力されることになる。
このように、本実施例の半導体記憶装置では、アドレ
ス変換装置の同一エントリ内に複数のランダムアクセス
メモリセルアレイ2および3を配置して、それから読み
出されたデータの出力間距離を短くするので、データ転
送距離および転送時間の短縮化が図れる。
ス変換装置の同一エントリ内に複数のランダムアクセス
メモリセルアレイ2および3を配置して、それから読み
出されたデータの出力間距離を短くするので、データ転
送距離および転送時間の短縮化が図れる。
(実施例2) 第2図に本発明の第2の実施例のブロック構成を示
す。ここでは、第1図に示す第1の実施例と同じ要素に
は同じ符号を付してある。第2において、1は連想メモ
リセルアレイ、2はランダムアクセスメモリセルアレ
イ、4、6はデコーダ、5は制御手段、7、9、10はワ
ード信号、8は一致検出線、11、12、13、14、15、はビ
ット線、17、18はアドレス信号、19は比較器、20は比較
結果出力、21はタグメモリセルアレイである。
す。ここでは、第1図に示す第1の実施例と同じ要素に
は同じ符号を付してある。第2において、1は連想メモ
リセルアレイ、2はランダムアクセスメモリセルアレ
イ、4、6はデコーダ、5は制御手段、7、9、10はワ
ード信号、8は一致検出線、11、12、13、14、15、はビ
ット線、17、18はアドレス信号、19は比較器、20は比較
結果出力、21はタグメモリセルアレイである。
本実施例が第1の実施例と異なる点は、複数のエント
リを有し、それらがビット線11〜16およびアドレス信号
17、18を共通にして接続され、さらにmビットの比較器
19を備えている点である。各エントリの構成は第1の実
施例と同じであるが、本実施例ではアドレス変換装置の
エントリ内に配置する第2のランダムアクセスメモリセ
ルアレイ3に、物理アドレスでアクセスされるキャッシ
ュメモリのタグメモリセルアレイ21を用いている。
リを有し、それらがビット線11〜16およびアドレス信号
17、18を共通にして接続され、さらにmビットの比較器
19を備えている点である。各エントリの構成は第1の実
施例と同じであるが、本実施例ではアドレス変換装置の
エントリ内に配置する第2のランダムアクセスメモリセ
ルアレイ3に、物理アドレスでアクセスされるキャッシ
ュメモリのタグメモリセルアレイ21を用いている。
次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1のワード信号7を生成し、ビット線11
には論理アドレスの正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってm
ビットの論理アドレスが連想メモリセルアレイ1に書き
込まれる。次いでワード信号7を用いて、制御手段5が
ランダムアクセスメモリセルアレイ2のワード信号9を
生成し、ビット線13には物理アドレスの正転信号が与え
られ、ビット線14には物理アドレスの反転信号が与えら
れ、それによってmビットの物理アドレスがランダムア
クセスメモリセルアレイ2に書き込まれる。一方デコー
ダ6は、アドレス信号18を用いてアドレス変換装置の同
一エントリ内に設けられているタグメモリセルアレイ21
のワード信号10を形成し、ビット線15には物理アドレス
の正転信号が与えられ、ビット線16には物理アドレスの
反転信号が与えられ、それによってmビットの物理アド
レスがタグメモリセルアレイ21に書き込まれる。
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1のワード信号7を生成し、ビット線11
には論理アドレスの正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってm
ビットの論理アドレスが連想メモリセルアレイ1に書き
込まれる。次いでワード信号7を用いて、制御手段5が
ランダムアクセスメモリセルアレイ2のワード信号9を
生成し、ビット線13には物理アドレスの正転信号が与え
られ、ビット線14には物理アドレスの反転信号が与えら
れ、それによってmビットの物理アドレスがランダムア
クセスメモリセルアレイ2に書き込まれる。一方デコー
ダ6は、アドレス信号18を用いてアドレス変換装置の同
一エントリ内に設けられているタグメモリセルアレイ21
のワード信号10を形成し、ビット線15には物理アドレス
の正転信号が与えられ、ビット線16には物理アドレスの
反転信号が与えられ、それによってmビットの物理アド
レスがタグメモリセルアレイ21に書き込まれる。
次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ1のビット線11、12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられた論理アドレスと格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線8に出力する。次いで一致検出線8を用いて、制御
手段5がランダムアクセスメモリセルアレイ2のワード
信号9を生成し、それによってランダムアクセスメモリ
セルアレイ2からmビットの物理アドレスがビット線1
3、14に読み出され出力される。一方デコーダ6はアド
レス信号18を用いてアドレス変換装置の同一エントリ内
に設けられているタグメモリセルアレイ21のワード信号
10を生成し、それによってタグメモリセルアレイ21から
mビットの物理アドレスがビット線15、16に読み出され
出力される。ランダムアクセスメモリセルアレイ2とタ
グメモリセルアレイ21から読み出された物理アドレスは
それぞれ比較器19に入力され、両物理アドレスは比較さ
れ、比較結果が出力20に得られる。
リセルアレイ1のビット線11、12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられた論理アドレスと格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線8に出力する。次いで一致検出線8を用いて、制御
手段5がランダムアクセスメモリセルアレイ2のワード
信号9を生成し、それによってランダムアクセスメモリ
セルアレイ2からmビットの物理アドレスがビット線1
3、14に読み出され出力される。一方デコーダ6はアド
レス信号18を用いてアドレス変換装置の同一エントリ内
に設けられているタグメモリセルアレイ21のワード信号
10を生成し、それによってタグメモリセルアレイ21から
mビットの物理アドレスがビット線15、16に読み出され
出力される。ランダムアクセスメモリセルアレイ2とタ
グメモリセルアレイ21から読み出された物理アドレスは
それぞれ比較器19に入力され、両物理アドレスは比較さ
れ、比較結果が出力20に得られる。
このように本実施例では、同一の機能ブロックである
比較器19にデータを転送する場合に、近接した場所から
データが出力されるため、転送先の機能ブロックを本実
施例の半導体記憶装置の近くに配置しておけばデータ転
送距離を非常に短くすることが可能であり、転送時間の
短縮化が図れる。
比較器19にデータを転送する場合に、近接した場所から
データが出力されるため、転送先の機能ブロックを本実
施例の半導体記憶装置の近くに配置しておけばデータ転
送距離を非常に短くすることが可能であり、転送時間の
短縮化が図れる。
なお、この第2の実施例ではアドレス変換装置のエン
トリ数とアドレス変換装置内に配置されるタグメモリセ
ルアレイ21のエントリ数が同じ場合を扱ったが、両者の
エントリ数が異なっている場合でも部分的に第2の実施
例の構成を適用することができる。
トリ数とアドレス変換装置内に配置されるタグメモリセ
ルアレイ21のエントリ数が同じ場合を扱ったが、両者の
エントリ数が異なっている場合でも部分的に第2の実施
例の構成を適用することができる。
また、一般に連想メモリセルアレイがランダムアクセ
スメモリセルアレイより大きいことから、すなわち連想
メモリセルのトランジスタ数がランダムアクセスメモリ
セルのトランジスタ数より多いため、アレイ状に配置し
たときにランダムアクセスメモリセルアレイ側に不要な
空間が生じる問題に対しても、例えば上記実施例に示し
たように、連想メモリセルのビット線方向の長さがラン
ダムアクセスメモリセルアレイのビット線方向の長さの
約2倍の場合には、二つのランダムアクセスメモリセル
アレイをビット線に垂直な方向に平行に配置することに
よって、不要な空間をなくしうるという効果を有する。
スメモリセルアレイより大きいことから、すなわち連想
メモリセルのトランジスタ数がランダムアクセスメモリ
セルのトランジスタ数より多いため、アレイ状に配置し
たときにランダムアクセスメモリセルアレイ側に不要な
空間が生じる問題に対しても、例えば上記実施例に示し
たように、連想メモリセルのビット線方向の長さがラン
ダムアクセスメモリセルアレイのビット線方向の長さの
約2倍の場合には、二つのランダムアクセスメモリセル
アレイをビット線に垂直な方向に平行に配置することに
よって、不要な空間をなくしうるという効果を有する。
参考として、第8図に連想メモリセル1の回路図例
を、第9図にランダムアクセスメモリセル2の回路図例
を示す。第8図および第9図において、28はNチャネル
MOSトランジスタ、29はPチャネルMOSトランジスタであ
る。このように連想メモリセル1およびランダムアクセ
スメモリセル2は、各セルを構成するトランジスタ数が
異なる。
を、第9図にランダムアクセスメモリセル2の回路図例
を示す。第8図および第9図において、28はNチャネル
MOSトランジスタ、29はPチャネルMOSトランジスタであ
る。このように連想メモリセル1およびランダムアクセ
スメモリセル2は、各セルを構成するトランジスタ数が
異なる。
(実施例3) 第3図に本発明の第3の実施例のブロック構成を示
す。ここでも、第1図に示す第1の実施例と同様な要素
には同様な符号を付してある。第3図において、1は連
想メモリセルアレイ、2,3はランダムアクセスメモリセ
ルアレイ、4,6はデコーダ、5は制御手段、7,9,10はワ
ード信号、8は一致検出線、11,12,13,14,15,16はビッ
ト線、17,18はアドレス信号である。
す。ここでも、第1図に示す第1の実施例と同様な要素
には同様な符号を付してある。第3図において、1は連
想メモリセルアレイ、2,3はランダムアクセスメモリセ
ルアレイ、4,6はデコーダ、5は制御手段、7,9,10はワ
ード信号、8は一致検出線、11,12,13,14,15,16はビッ
ト線、17,18はアドレス信号である。
本実施例が第1の実施例と異なる点は、第1のランダ
ムアクセスメモリセルアレイ2のビット数と第2のラン
ダムアクセスメモリセルアレイ3のビット数が異なる点
である。第1のランダムアクセスメモリセルアレイ2の
ビット数はmビット、第2のランダムアクセスメモリセ
ルアレイ3のビット数はkビットで、かつm>kとなっ
ている。
ムアクセスメモリセルアレイ2のビット数と第2のラン
ダムアクセスメモリセルアレイ3のビット数が異なる点
である。第1のランダムアクセスメモリセルアレイ2の
ビット数はmビット、第2のランダムアクセスメモリセ
ルアレイ3のビット数はkビットで、かつm>kとなっ
ている。
次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1のワード信号7を生成し、ビット線11
には論理アドレスの正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってm
ビットの論理アドレスが連想メモリセルアレイ1に書き
込まれる。次いでワード信号7を用いて、制御手段5が
第1のランダムアクセスメモリセルアレイ2のワード信
号9を生成し、ビット線13には物理アドレスの正転信号
が与えられ、ビット線14には物理アドレスの反転信号が
与えられ、それによってmビットの物理アドレスが第1
のランダムアクセスメモリセルアレイ2に書き込まれ
る。一方デコーダ6は、アドレス信号18を用いてアドレ
ス変換装置の同一エントリ内に設けられている第2のラ
ンダムアクセスメモリセルアレイ3のワード信号10を生
成し、ビット線15にはデコータと正転信号が与えられ、
ビット線16にはデコータの反転信号が与えられ、それに
よってkビットのデータが第2のランダムアクセスメモ
リセルアレイ3に書き込まれる。
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1のワード信号7を生成し、ビット線11
には論理アドレスの正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってm
ビットの論理アドレスが連想メモリセルアレイ1に書き
込まれる。次いでワード信号7を用いて、制御手段5が
第1のランダムアクセスメモリセルアレイ2のワード信
号9を生成し、ビット線13には物理アドレスの正転信号
が与えられ、ビット線14には物理アドレスの反転信号が
与えられ、それによってmビットの物理アドレスが第1
のランダムアクセスメモリセルアレイ2に書き込まれ
る。一方デコーダ6は、アドレス信号18を用いてアドレ
ス変換装置の同一エントリ内に設けられている第2のラ
ンダムアクセスメモリセルアレイ3のワード信号10を生
成し、ビット線15にはデコータと正転信号が与えられ、
ビット線16にはデコータの反転信号が与えられ、それに
よってkビットのデータが第2のランダムアクセスメモ
リセルアレイ3に書き込まれる。
次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ1のビット線11,12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられた論理アドレスを格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線8に出力する。次いで一致検出線8を用いて、制御
手段5が第1のランダムアクセスメモリセルアレイ2の
ワード信号9を生成し、それによって第1のランダムア
クセスメモリセルアレイ2からmビットの物理アドレス
がビット線13,14に読み出され出力される。一方デコー
ダ6は、アドレス信号18を用いてアドレス変換装置の同
一エントリ内に設けられている第2のランダムアクセス
メモリセルアレイ3のワード信号10を生成し、それによ
って第2のランダムアクセスメモリセルアレイ3からk
ビットのデータがビット線15,16に読み出され出力され
る。このとき、第1のランダムアクセスメモリセルアレ
イ2と第2のランダムアクセスメモリセルアレイ3は同
一のエントリ内に配置されているので、近接した場所か
らデータが出力されることになる。
リセルアレイ1のビット線11,12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられた論理アドレスを格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線8に出力する。次いで一致検出線8を用いて、制御
手段5が第1のランダムアクセスメモリセルアレイ2の
ワード信号9を生成し、それによって第1のランダムア
クセスメモリセルアレイ2からmビットの物理アドレス
がビット線13,14に読み出され出力される。一方デコー
ダ6は、アドレス信号18を用いてアドレス変換装置の同
一エントリ内に設けられている第2のランダムアクセス
メモリセルアレイ3のワード信号10を生成し、それによ
って第2のランダムアクセスメモリセルアレイ3からk
ビットのデータがビット線15,16に読み出され出力され
る。このとき、第1のランダムアクセスメモリセルアレ
イ2と第2のランダムアクセスメモリセルアレイ3は同
一のエントリ内に配置されているので、近接した場所か
らデータが出力されることになる。
このように、本実施例の半導体記憶装置では、アドレ
ス変換装置の同一エントリ内に複数のランダムアクセス
メモリセルアレイ2および3を配置して、それから読み
出されたデータの出力間距離を短くするので、データ転
送距離および転送時間の短縮化が図れる。
ス変換装置の同一エントリ内に複数のランダムアクセス
メモリセルアレイ2および3を配置して、それから読み
出されたデータの出力間距離を短くするので、データ転
送距離および転送時間の短縮化が図れる。
なお第1のランダムアクセスメモリセルアレイ2のビ
ット数mと第2のランダムアクセスメモリセルアレイ3
のビット数kの関係は、本実施例ではm>kであった
が、m<kであってもよい。このため、第2のランダム
アクセスメモリセルアレイ3にはキャッシュタグメモリ
以外の一般のメモリを用いることもできる。また、m=
kの場合は実施例と同様になる。
ット数mと第2のランダムアクセスメモリセルアレイ3
のビット数kの関係は、本実施例ではm>kであった
が、m<kであってもよい。このため、第2のランダム
アクセスメモリセルアレイ3にはキャッシュタグメモリ
以外の一般のメモリを用いることもできる。また、m=
kの場合は実施例と同様になる。
(実施例4) 第4図に本発明の第4の実施例のブロック構成を示
す。ここでも、第1の実施例と同様な要素には同様な符
号を付してある。第4図において、1は連想メモリセル
アレイ、2,3a,3bはランダムアクセスメモリセルアレ
イ、4,6a,6bはデコーダ、5は制御手段、7,9,10a,10bは
ワード信号、8は一致検出線、11,12,13,14,30,31,32,3
3はビット線、17,18a,18bはアドレス信号である。
す。ここでも、第1の実施例と同様な要素には同様な符
号を付してある。第4図において、1は連想メモリセル
アレイ、2,3a,3bはランダムアクセスメモリセルアレ
イ、4,6a,6bはデコーダ、5は制御手段、7,9,10a,10bは
ワード信号、8は一致検出線、11,12,13,14,30,31,32,3
3はビット線、17,18a,18bはアドレス信号である。
本実施例が第1の実施例と異なる点は、複数のエント
リを有し、それらがビット線11,12,13,14,30,31,32,33
およびアドレス信号17,18a,18bを共通にして接続されて
おり、各エントリの構成は第1の実施例と同じである
が、本実施例ではアドレス変化装置のエントリ内に配置
する第2のランダムアクセスメモリセルアレイとして2
種類のランダムアクセスメモリセルアレイ3aと3bを用い
ており、3aと3bがアドレス変換装置の1エントリごとに
交互に配置されている点である。
リを有し、それらがビット線11,12,13,14,30,31,32,33
およびアドレス信号17,18a,18bを共通にして接続されて
おり、各エントリの構成は第1の実施例と同じである
が、本実施例ではアドレス変化装置のエントリ内に配置
する第2のランダムアクセスメモリセルアレイとして2
種類のランダムアクセスメモリセルアレイ3aと3bを用い
ており、3aと3bがアドレス変換装置の1エントリごとに
交互に配置されている点である。
次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1のワード信号7を生成し、ビット線11
には論理アドレスと正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってm
ビットの論理アドレスが連想メモリセルアレイ1に書き
込まれる。次いでワード信号7を用いて、制御手段5が
ランダムアクセスメモリセルアレイ2のワード信号9を
生成し、ビット線13には物理アドレスの正転信号が与え
られ、ビット線14には物理アドレスの反転信号が与えら
れ、それによってmビットの物理アドレスがランダムア
クセスメモリセルアレイ2に書き込まれる。一方デコー
ダ6aは、アドレス信号18aを用いてアドレス変換装置の
同一エントリ内に設けられているランダムアクセスメモ
リセルアレイ3aのワード信号10aを生成し、ビット線30
にはデータの正転信号が与えられ、ビット線31にはデー
タの反転信号が与えられ、それによってmビットのデー
タがランダムアクセスメモリセルアレイ3aに書き込まれ
る。さらにデコーダ6bは、アドレス信号18bを用いてア
ドレス変換装置の同一エントリ内に設けられているラン
ダムアクセスメモリセルアレイ3bのワード信号10bを生
成し、ビット線32にはデータの正転信号が与えられ、ビ
ット線33にはデータの反転信号が与えられ、それによっ
てmビットのデータがランダムアクセスメモリセルアレ
イ3bに書き込まれる。
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1のワード信号7を生成し、ビット線11
には論理アドレスと正転信号が与えられ、ビット線12に
は論理アドレスの反転信号が与えられ、それによってm
ビットの論理アドレスが連想メモリセルアレイ1に書き
込まれる。次いでワード信号7を用いて、制御手段5が
ランダムアクセスメモリセルアレイ2のワード信号9を
生成し、ビット線13には物理アドレスの正転信号が与え
られ、ビット線14には物理アドレスの反転信号が与えら
れ、それによってmビットの物理アドレスがランダムア
クセスメモリセルアレイ2に書き込まれる。一方デコー
ダ6aは、アドレス信号18aを用いてアドレス変換装置の
同一エントリ内に設けられているランダムアクセスメモ
リセルアレイ3aのワード信号10aを生成し、ビット線30
にはデータの正転信号が与えられ、ビット線31にはデー
タの反転信号が与えられ、それによってmビットのデー
タがランダムアクセスメモリセルアレイ3aに書き込まれ
る。さらにデコーダ6bは、アドレス信号18bを用いてア
ドレス変換装置の同一エントリ内に設けられているラン
ダムアクセスメモリセルアレイ3bのワード信号10bを生
成し、ビット線32にはデータの正転信号が与えられ、ビ
ット線33にはデータの反転信号が与えられ、それによっ
てmビットのデータがランダムアクセスメモリセルアレ
イ3bに書き込まれる。
次に読み出し動作では、アドレス変換装置の連想メモ
リセルアレイ1のビット線11,12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられた論理アドレスと格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線8に出力する。次いで一致検出線8を用いて、制御
手段5がランダムアクセスメモリセルアレイ2のワード
信号9を生成し、それによってランダムアクセスメモリ
セルアレイ2からmビットの物理アドレスがビット線1
3,14に読み出され出力される。一方デコーダ6aはアドレ
ス信号18aを用いてアドレス変換装置の同一エントリ内
に設けられているランダムアクセスメモリセルアレイ3a
のワード信号10aを生成し、それによってランダムアク
セスメモリセルアレイ3aからmビットとデータがビット
線30,31に読み出され出力される。さらにデコーダ6bは
アドレス信号18bを用いてアドレス変換装置の同一エン
トリ内に設けられているランダムアクセスメモリセルア
レイ3bのワード信号10bを生成し、それによってランダ
ムアクセスメモリセルアレイ3bからmビットのデータが
ビット線32,33に読み出され出力される。
リセルアレイ1のビット線11,12にそれぞれmビットの
論理アドレスの正転信号と反転信号が与えられ、連想メ
モリセルアレイ1は与えられた論理アドレスと格納され
ている論理アドレスとを比較し、その比較結果を一致検
出線8に出力する。次いで一致検出線8を用いて、制御
手段5がランダムアクセスメモリセルアレイ2のワード
信号9を生成し、それによってランダムアクセスメモリ
セルアレイ2からmビットの物理アドレスがビット線1
3,14に読み出され出力される。一方デコーダ6aはアドレ
ス信号18aを用いてアドレス変換装置の同一エントリ内
に設けられているランダムアクセスメモリセルアレイ3a
のワード信号10aを生成し、それによってランダムアク
セスメモリセルアレイ3aからmビットとデータがビット
線30,31に読み出され出力される。さらにデコーダ6bは
アドレス信号18bを用いてアドレス変換装置の同一エン
トリ内に設けられているランダムアクセスメモリセルア
レイ3bのワード信号10bを生成し、それによってランダ
ムアクセスメモリセルアレイ3bからmビットのデータが
ビット線32,33に読み出され出力される。
このように本実施例では、同一のエントリ内に複数の
ランダムアクセスメモリセルアレイが配置されており、
近接した場所からデータが出力されるため、データ転送
距離を非常に短くすることが可能であり、転送時間の短
縮化が図れる。特に、本実施例では2種類の第2のラン
ダムアクセスメモリセルアレイ3aと3bを、アドレス変換
装置の各エントリごとに交互に配置しており、例えば一
方の第2のランダムアクセスメモリセルアレイをキャッ
シュタグメモリ、他方の第2のランダムアクセスメモリ
セルアレイをキャッシュデータメモリとして用いること
なども可能である。
ランダムアクセスメモリセルアレイが配置されており、
近接した場所からデータが出力されるため、データ転送
距離を非常に短くすることが可能であり、転送時間の短
縮化が図れる。特に、本実施例では2種類の第2のラン
ダムアクセスメモリセルアレイ3aと3bを、アドレス変換
装置の各エントリごとに交互に配置しており、例えば一
方の第2のランダムアクセスメモリセルアレイをキャッ
シュタグメモリ、他方の第2のランダムアクセスメモリ
セルアレイをキャッシュデータメモリとして用いること
なども可能である。
(実施例5) 第5図に本発明の第5の実施例のブロック構成を示
す。この実施例においても、第1の実施例と同様な要素
には同様な符号を付してある。第5図において、1は連
想メモリセルアレイ、2,3はランダムアクセスメモリセ
ルアレイ、4,6はデコーダ、5は制御手段、7,9,10はワ
ード線、8は一致検出線、11,12,13,14,15,16,34,35,3
6,37,38,39はビット線、17,18はアドレス信号である。
す。この実施例においても、第1の実施例と同様な要素
には同様な符号を付してある。第5図において、1は連
想メモリセルアレイ、2,3はランダムアクセスメモリセ
ルアレイ、4,6はデコーダ、5は制御手段、7,9,10はワ
ード線、8は一致検出線、11,12,13,14,15,16,34,35,3
6,37,38,39はビット線、17,18はアドレス信号である。
次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17−1,17−2を用いてデコーダ
4−1,4−2が連想メモリセルアレイ1−1,1−2のワー
ド信号7−1,7−2を生成し、ビット線11,34には論理ア
ドレスの正転信号が与えられ、ビット線12,35には論理
アドレスの反転信号が与えられ、それによってmビット
の論理アドレスが連想メモリセルアレイ1−1に、nビ
ットの論理アドレスが連想メモリセルアレイ1−2に書
き込まれる。ワード信号7−1,7−2を用いて、制御手
段5−1,5−2が、ランダムアクセスメモリセルアレイ
2−1,2−2のワード信号9−1,9−2を生成し、ビット
線13,36には物理アドレス正転信号が与えられ、ビット
線14,37には物理アドレスの反転信号が与えられ、それ
によってmビットの物理アドレスがランダムアクセスメ
モリセルアレイ2−1に、nビットの物理アドレスがラ
ンダムアクセスメモリセルアレイ2−2に書き込まれ
る。
動作では、アドレス信号17−1,17−2を用いてデコーダ
4−1,4−2が連想メモリセルアレイ1−1,1−2のワー
ド信号7−1,7−2を生成し、ビット線11,34には論理ア
ドレスの正転信号が与えられ、ビット線12,35には論理
アドレスの反転信号が与えられ、それによってmビット
の論理アドレスが連想メモリセルアレイ1−1に、nビ
ットの論理アドレスが連想メモリセルアレイ1−2に書
き込まれる。ワード信号7−1,7−2を用いて、制御手
段5−1,5−2が、ランダムアクセスメモリセルアレイ
2−1,2−2のワード信号9−1,9−2を生成し、ビット
線13,36には物理アドレス正転信号が与えられ、ビット
線14,37には物理アドレスの反転信号が与えられ、それ
によってmビットの物理アドレスがランダムアクセスメ
モリセルアレイ2−1に、nビットの物理アドレスがラ
ンダムアクセスメモリセルアレイ2−2に書き込まれ
る。
一方デコーダ6は、アドレス信号18を用いてアドレス
変換装置の同一エントリ内に設けられているランダムア
クセスメモリセルアレイ3−1,3−2のワード信号10−
1,10−2を生成し、ビット線15,38にはデータの正転信
号が与えられ、ビット線16,39にはデータの反転信号が
与えられ、それによってmビットのデータがランダムア
クセスメモリセルアレイ3−1に、nビットのデータが
ランダムアクセスメモリセルアレイ3−2に書き込まれ
る。
変換装置の同一エントリ内に設けられているランダムア
クセスメモリセルアレイ3−1,3−2のワード信号10−
1,10−2を生成し、ビット線15,38にはデータの正転信
号が与えられ、ビット線16,39にはデータの反転信号が
与えられ、それによってmビットのデータがランダムア
クセスメモリセルアレイ3−1に、nビットのデータが
ランダムアクセスメモリセルアレイ3−2に書き込まれ
る。
次に読み出し動作では、連想メモリセルアレイ1−1
のビット線11,12にそれぞれmビットの論理アドレスの
正転信号と反転信号が与えられ、連想メモリセルアレイ
1−2のビット線34,35にそれぞれnビットの論理アド
レスの正転信号と反転信号が与えられ、連想メモリセル
アレイ1−1,1−2は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線8−1,8−2に出力する。一致検出線8−1,8−2
を用いて制御手段5−1,5−2が、ランダムアクセスメ
モリセルアレイ2−1,2−2のワード信号9−1,9−2を
生成し、それによってランダムアクセスメモリセルアレ
イ2−1からmビットの物理アドレスがビット線13,14
に読み出され、ランダムアクセスメモリセルアレイ2−
2からnビットの物理アドレスがビット線36,37に読み
出され出力される。
のビット線11,12にそれぞれmビットの論理アドレスの
正転信号と反転信号が与えられ、連想メモリセルアレイ
1−2のビット線34,35にそれぞれnビットの論理アド
レスの正転信号と反転信号が与えられ、連想メモリセル
アレイ1−1,1−2は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線8−1,8−2に出力する。一致検出線8−1,8−2
を用いて制御手段5−1,5−2が、ランダムアクセスメ
モリセルアレイ2−1,2−2のワード信号9−1,9−2を
生成し、それによってランダムアクセスメモリセルアレ
イ2−1からmビットの物理アドレスがビット線13,14
に読み出され、ランダムアクセスメモリセルアレイ2−
2からnビットの物理アドレスがビット線36,37に読み
出され出力される。
一方デコーダ6はアドレス信号18を用いてアドレス変
換装置の同一エントリ内に設けられているランダムアク
セスメモリセルアレイ3−1,3−2のワード信号10−1,1
0−2を生成し、それによってランダムアクセスメモリ
セルアレイ3−1からmビットのデータがビット線15,1
6に読み出され、ランダムアクセスメモリセルアレイ3
−2からnビットのデータがビット線38,39に読み出さ
れ出力される。このとき、ランダムアクセスメモリセル
アレイ2−1と3−1、2−2と3−2は同一のエント
リ内に配置されているので、近接した場所からデータが
出力されることになる。
換装置の同一エントリ内に設けられているランダムアク
セスメモリセルアレイ3−1,3−2のワード信号10−1,1
0−2を生成し、それによってランダムアクセスメモリ
セルアレイ3−1からmビットのデータがビット線15,1
6に読み出され、ランダムアクセスメモリセルアレイ3
−2からnビットのデータがビット線38,39に読み出さ
れ出力される。このとき、ランダムアクセスメモリセル
アレイ2−1と3−1、2−2と3−2は同一のエント
リ内に配置されているので、近接した場所からデータが
出力されることになる。
こうして本実施例の半導体記憶装置では、アドレス変
換装置の同一エントリ内に複数のランダムアクセスメモ
リセルアレイを配置して、それから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多く用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置したランダムアクセスメモリセルアレイを使用
できる効果もある。
換装置の同一エントリ内に複数のランダムアクセスメモ
リセルアレイを配置して、それから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多く用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置したランダムアクセスメモリセルアレイを使用
できる効果もある。
なお第1のアドレス変換装置と第2のアドレス変換装
置の動作タイミングは同じでも、異なってもよい。さら
にアドレスとデータのビット数はm>n、m=n、m<
nのどれでもよい。
置の動作タイミングは同じでも、異なってもよい。さら
にアドレスとデータのビット数はm>n、m=n、m<
nのどれでもよい。
(実施例6) 第6図に本発明の第6の実施例のブロック構成を示
す。上記第5の実施例と同様な要素には同じ符号を付し
てある。第6図において、1は連想メモリセルアレイ、
2,3はランダムアクセスメモリセルアレイ、4,6はデコー
ダ、5は制御手段、7,9,10はワード線、8は一致検出
線、11,12,13,14,15,16,34,35,36,37,38,39はビット
線、17,18はアドレス信号である。
す。上記第5の実施例と同様な要素には同じ符号を付し
てある。第6図において、1は連想メモリセルアレイ、
2,3はランダムアクセスメモリセルアレイ、4,6はデコー
ダ、5は制御手段、7,9,10はワード線、8は一致検出
線、11,12,13,14,15,16,34,35,36,37,38,39はビット
線、17,18はアドレス信号である。
次に本実施例の動作について説明する。まず書き込み
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1−1,1−2のワード信号7−1,7−2を
生成し、ビット線11,34には論理アドレスの正転信号が
与えられ、ビット線12,35には論理アドレスの反転信号
が与えられ、それによってmビットの論理アドレスが連
想メモリセルアレイ1−1に、nビットの論理アドレス
が連想メモリセルアレイ1−2に書き込まれる。ワード
信号7−1,7−2を用いて、制御手段5−1,5−2が、ラ
ンダムアクセスメモリセルアレイ2−1,2−2のワード
信号9−1,9−2を生成し、ビット線13,36には物理アド
レスの正転信号が与えられ、ビット線14,37には物理ア
ドレスの反転信号が与えられ、それによってmビットの
物理アドレスがランダムアクセスメモリセルアレイ2−
1に、nビットの物理アドレスがランダムアクセスメモ
リセルアレイ2−2に書き込まれる。
動作では、アドレス信号17を用いてデコーダ4が連想メ
モリセルアレイ1−1,1−2のワード信号7−1,7−2を
生成し、ビット線11,34には論理アドレスの正転信号が
与えられ、ビット線12,35には論理アドレスの反転信号
が与えられ、それによってmビットの論理アドレスが連
想メモリセルアレイ1−1に、nビットの論理アドレス
が連想メモリセルアレイ1−2に書き込まれる。ワード
信号7−1,7−2を用いて、制御手段5−1,5−2が、ラ
ンダムアクセスメモリセルアレイ2−1,2−2のワード
信号9−1,9−2を生成し、ビット線13,36には物理アド
レスの正転信号が与えられ、ビット線14,37には物理ア
ドレスの反転信号が与えられ、それによってmビットの
物理アドレスがランダムアクセスメモリセルアレイ2−
1に、nビットの物理アドレスがランダムアクセスメモ
リセルアレイ2−2に書き込まれる。
一方デコーダ6−1,6−2は、アドレス信号18−1,18
−2を用いてアドレス変換装置の同一エントリ内に設け
られているランダムアクセスメモリセルアレイ3−1,3
−2のワード信号10−1,10−2を生成し、ビット線15,3
8にはデータと正転信号が与えられ、ビット線16,39には
データの反転信号が与えられ、それによってmビットの
データがランダムアクセスメモリセルアレイ3−1に、
nビットのデータがランダムアクセスメモリセルアレイ
3−2に書き込まれる。
−2を用いてアドレス変換装置の同一エントリ内に設け
られているランダムアクセスメモリセルアレイ3−1,3
−2のワード信号10−1,10−2を生成し、ビット線15,3
8にはデータと正転信号が与えられ、ビット線16,39には
データの反転信号が与えられ、それによってmビットの
データがランダムアクセスメモリセルアレイ3−1に、
nビットのデータがランダムアクセスメモリセルアレイ
3−2に書き込まれる。
次に読み出し動作では、連想メモリセルアレイ1−1
のビット線11,12にそれぞれmビットの論理アドレスの
正転信号と反転信号が与えられ、連想メモリセルアレイ
1−2のビットせ34,35にそれぞれnビットの論理アド
レスの正転信号と反転信号が与えられ、連想メモリセル
アレイ1−1,1−2は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線8−1,8−2に出力する。一致検出線8−1,8−2
を用いて制御手段5−1,5−2が、ランダムアクセスメ
モリセルアレイ2−1,2−2のワード信号9−1,9−2を
生成し、それによってランダムアクセスメモリセルアレ
イ2−1からmビットの物理アドレスがビット線13,14
に読み出され、ランダムアクセスメモリセルアレイ2−
2からnビットの物理アドレスがビット線36,37に読み
出され出力される。
のビット線11,12にそれぞれmビットの論理アドレスの
正転信号と反転信号が与えられ、連想メモリセルアレイ
1−2のビットせ34,35にそれぞれnビットの論理アド
レスの正転信号と反転信号が与えられ、連想メモリセル
アレイ1−1,1−2は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線8−1,8−2に出力する。一致検出線8−1,8−2
を用いて制御手段5−1,5−2が、ランダムアクセスメ
モリセルアレイ2−1,2−2のワード信号9−1,9−2を
生成し、それによってランダムアクセスメモリセルアレ
イ2−1からmビットの物理アドレスがビット線13,14
に読み出され、ランダムアクセスメモリセルアレイ2−
2からnビットの物理アドレスがビット線36,37に読み
出され出力される。
一方デコーダ6−1,6−2はアドレス信号18−1,18−
2を用いてアドレス変換装置の同一エントリ内に設けら
れているランダムアクセスメモリセルアレイ3−1,3−
2のワード信号10−1,10−2を生成し、それによってラ
ンダムアクセスメモリセルアレイ3−1からmビットの
データがビット線15,16に読み出され、ランダムアクセ
スメモリセルアレイ3−2からnビットのデータがビッ
ト線38,39に読み出され出力される。このとき、ランダ
ムアクセスメモリセルアレイ2−1と3−1、2−2と
3−2は同一エントリ内に配置されているので、近接し
た場所からデータが出力されることになる。
2を用いてアドレス変換装置の同一エントリ内に設けら
れているランダムアクセスメモリセルアレイ3−1,3−
2のワード信号10−1,10−2を生成し、それによってラ
ンダムアクセスメモリセルアレイ3−1からmビットの
データがビット線15,16に読み出され、ランダムアクセ
スメモリセルアレイ3−2からnビットのデータがビッ
ト線38,39に読み出され出力される。このとき、ランダ
ムアクセスメモリセルアレイ2−1と3−1、2−2と
3−2は同一エントリ内に配置されているので、近接し
た場所からデータが出力されることになる。
こうして本実施例の半導体記憶装置では、アドレス変
換装置の同一エントリ内に複数のランダムアクセスメモ
リセルアレイを配置して、それから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多く用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置した連想メモリを使用できる効果もある。
換装置の同一エントリ内に複数のランダムアクセスメモ
リセルアレイを配置して、それから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多く用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置した連想メモリを使用できる効果もある。
なお第1のアドレス変換装置と第2のアドレス変換装
置の動作タイミングは同じでも、異なってもよい。さら
にアドレスとデータのビット数はm>n、m=n、m<
nのどれでもよい。
置の動作タイミングは同じでも、異なってもよい。さら
にアドレスとデータのビット数はm>n、m=n、m<
nのどれでもよい。
発明の効果 以上の発明から明らかなように、本発明はアドレス変
換装置の同一エントリ内にいくつかのメモリを含む構成
となっており、これらは分離せずに配置されており、近
接した場所からデータを出力するため、アドレス変換装
置とメモリとの間のデータ転送距離が短くなり、転送時
間を短縮しうるという効果を有する。また、連想メモリ
セルとランダムアクセスメモリセルとをアレイ状に配置
したときにランダムアクセスメモリセルアレイ側に生じ
る不要な空間も、少なくとも二つのランダムアクセスメ
モリセルアレイをビット線に垂直な方向に平行に配置す
ることによりなくすことができ、集積密度を高めること
ができる。このように本発明によれば高速化および高集
積化が実現でき、実用上の効果は大なるものがある。
換装置の同一エントリ内にいくつかのメモリを含む構成
となっており、これらは分離せずに配置されており、近
接した場所からデータを出力するため、アドレス変換装
置とメモリとの間のデータ転送距離が短くなり、転送時
間を短縮しうるという効果を有する。また、連想メモリ
セルとランダムアクセスメモリセルとをアレイ状に配置
したときにランダムアクセスメモリセルアレイ側に生じ
る不要な空間も、少なくとも二つのランダムアクセスメ
モリセルアレイをビット線に垂直な方向に平行に配置す
ることによりなくすことができ、集積密度を高めること
ができる。このように本発明によれば高速化および高集
積化が実現でき、実用上の効果は大なるものがある。
本発明はまた、二つのアドレス変換装置をデコーダを
中心に左右に配置しており、この場合一般的に多く用い
られている中央にデコーダがあり、その両側にメモリセ
ルアレイを配置したランダムアクセスメモリセルや中央
にデコーダがあり、その両側に連想メモリセルアレイを
配置した連想メモリを使用できる効果がある。左右2つ
のアドレス変換装置は独立に動作させることもでき、そ
の場合二つのアドレス変換装置の動作タイミングを異な
らせることもできる。さらにアドレスとデータのビット
数はm>n、m=n、m<nの場合のいづれでも適用で
き、実用上の効果は大なるものがある。
中心に左右に配置しており、この場合一般的に多く用い
られている中央にデコーダがあり、その両側にメモリセ
ルアレイを配置したランダムアクセスメモリセルや中央
にデコーダがあり、その両側に連想メモリセルアレイを
配置した連想メモリを使用できる効果がある。左右2つ
のアドレス変換装置は独立に動作させることもでき、そ
の場合二つのアドレス変換装置の動作タイミングを異な
らせることもできる。さらにアドレスとデータのビット
数はm>n、m=n、m<nの場合のいづれでも適用で
き、実用上の効果は大なるものがある。
第1図は本発明の第1の実施例における半導体記憶装置
の概略ブロック構成図、第2図は本発明の第2の実施例
における半導体記憶装置の概略ブロック構成図、第3図
は本発明の第3の実施例における半導体記憶装置の概略
ブロック構成図、第4図は本発明の第4の実施例におけ
る半導体記憶装置の概略ブロック構成図、第5図は本発
明の第5の実施例における半導体記憶装置の概略ブロッ
ク構成図、第6図は本発明の第6の実施例における半導
体記憶装置の概略ブロック構成図、第7図は本発明の実
施例における制御手段の回路図、第8図は本発明の実施
例における連想メモリセルの回路図、第9図は本発明の
実施例におけるランダムアクセスメモリセルの回路図で
ある。 1……連想メモリセルアレイ、2,3,3a,3b……ランダム
アクセスメモリセルアレイ、4,6,6a,6b……デコーダ、
5……制御手段、7,9,10,10a,10b……ワード信号、8…
…一致検出線、11,12,13,14,15,16,30,31,32,33,34,35,
36,37,38,39……ビット線、17,18,18a,18b……アドレス
信号、19……比較器、20……比較結果出力、21……タグ
メモリセルアレイ、22,24……制御信号、23……Pチャ
ネルMOSトランジスタ、25……論理和回路、26……論理
積回路、27……センスアンプ、28……NチャネルMOSト
ランジスタ、29……PチャネルMOSトランジスタ。
の概略ブロック構成図、第2図は本発明の第2の実施例
における半導体記憶装置の概略ブロック構成図、第3図
は本発明の第3の実施例における半導体記憶装置の概略
ブロック構成図、第4図は本発明の第4の実施例におけ
る半導体記憶装置の概略ブロック構成図、第5図は本発
明の第5の実施例における半導体記憶装置の概略ブロッ
ク構成図、第6図は本発明の第6の実施例における半導
体記憶装置の概略ブロック構成図、第7図は本発明の実
施例における制御手段の回路図、第8図は本発明の実施
例における連想メモリセルの回路図、第9図は本発明の
実施例におけるランダムアクセスメモリセルの回路図で
ある。 1……連想メモリセルアレイ、2,3,3a,3b……ランダム
アクセスメモリセルアレイ、4,6,6a,6b……デコーダ、
5……制御手段、7,9,10,10a,10b……ワード信号、8…
…一致検出線、11,12,13,14,15,16,30,31,32,33,34,35,
36,37,38,39……ビット線、17,18,18a,18b……アドレス
信号、19……比較器、20……比較結果出力、21……タグ
メモリセルアレイ、22,24……制御信号、23……Pチャ
ネルMOSトランジスタ、25……論理和回路、26……論理
積回路、27……センスアンプ、28……NチャネルMOSト
ランジスタ、29……PチャネルMOSトランジスタ。
Claims (9)
- 【請求項1】アドレス変換装置の1エントリが、少なく
とも、mビットの論理アドレスを格納し比較する連想メ
モリセルアレイと、mビットの物理アドレスを格納する
第1のランダムアクセスメモリセルアレイと、mビット
の第2のランダムアクセスメモリセルアレイと、前記連
想メモリセルアレイのワード信号を生成する第1のデコ
ード手段と、前記連想メモリセルアレイのワード信号お
よび比較結果を用いて前記第1のランダムアクセスメモ
リセルアレイのワード信号を生成する制御手段と、前記
第2のランダムアクセスメモリセルアレイのワード信号
を生成する第2のデコード手段とを備えた半導体記憶装
置。 - 【請求項2】複数のエントリを有する請求項(1)記載
の半導体記憶装置。 - 【請求項3】第2のランダムアクセスメモリセルアレイ
がキャッシュタグメモリである請求項(1)または
(2)記載の半導体記憶装置。 - 【請求項4】1エントリに含まれるランダムアクセスメ
モリセルアレイ群のうち少なくとも二つのランダムアク
セスメモリセルアレイがビット線に垂直な方向に平行に
配置されている請求項(1)から(3)のいずれかに記
載の半導体記憶装置。 - 【請求項5】第1のアドレス変換装置の1エントリが、
mビットの論理アドレスを格納し比較する第1の連想メ
モリセルアレイと、mビットの物理アドレスを格納する
第1のランダムアクセスメモリセルアレイと、mビット
の第2のランダムアクセスメモリセルアレイと、前記第
1の連想メモリセルアレイのワード信号を生成する第1
のデコード手段と、前記第1の連想メモリセルアレイの
ワード信号および比較結果を用いて前記第1のランダム
アクセスメモリセルアレイのワード信号を生成する第1
の制御手段とを備え、 第2のアドレス変換装置の1エントリが、nビット論理
アドレスを格納し比較する第2の連想メモリセルアレイ
と、nビットの物理アドレスを格納する第3のランダム
アクセスメモリセルアレイと、nビットの第4のランダ
ムアクセスメモリセルアレイと、前記第2の連想メモリ
セルアレイのワード信号を生成する第2のデコード手段
と、前記第2の連想メモリセルアレイのワード信号およ
び比較結果を用いて前記第3のランダムアクセスメモリ
セルアレイのワード信号を生成する第2の制御手段とを
備え、 前記第1および第2のアドレス変換装置の1エントリ
が、第3のデコード手段を中心にビット線が平行になる
ように左右に配置され、前記第2および第4のランダム
アクセスメモリセルアレイのワード信号を前記第3のデ
コード手段によって生成することを特徴とする半導体記
憶装置。 - 【請求項6】第1のアドレス変換装置の1エントリが、
mビットの論理アドレスを格納し比較する第1の連想メ
モリセルアレイと、mビットの物理アドレスを格納する
第1のランダムアクセスメモリセルアレイと、mビット
の第2のランダムアクセスメモリセルアレイと、前記第
2のランダムアクセスメモリセルアレイのワード信号を
生成する第1のデコード手段と、第1の制御手段とを備
え、 第2のアドレス変換装置の1エントリが、nビットの論
理アドレスを格納し比較する第2の連想メモリセルアレ
イと、nビットの物理アドレスを格納する第3のランダ
ムアクセスメモリセルアレイと、nビットの第4のラン
ダムアクセスメモリセルアレイと、前記第4のランダム
アクセスメモリセルアレイのワード信号を生成する第2
のデコード手段と、第2の制御手段とを備え、 前記第1および第2のアドレス変換装置の1エントリが
第3のデコード手段を中心にビット線が平行になるよう
に左右に配置され、前記第1および第2の連想メモリセ
ルアレイのワード信号が前記第3のデコード手段によっ
て生成され、前記第1の制御手段は前記第1の連想メモ
リセルアレイのワード信号および比較結果を用いて前記
第1のランダムアクセスメモリセルアレイのワード信号
を生成し、前記第2の制御手段は前記第2の連想メモリ
セルアレイのワード信号および比較結果を用いて前記第
3のランダムアクセスメモリセルアレイのワード信号を
生成することを特徴とする半導体記憶装置。 - 【請求項7】複数のエントリを有する請求項(5)また
は(6)記載の半導体記憶装置。 - 【請求項8】第2および第4のランダムアクセスメモリ
セルアレイがキャッシュメモリである請求項(5)から
(7)のいずれかに記載の半導体記憶装置。 - 【請求項9】第1および第2のランダムアクセスメモリ
セルアレイがビット線に垂直な方向に平行に配置され、
かつ第3および第4のランダムアクセスメモリセルアレ
イがビット線に垂直な方向に平行に配置されている請求
項(5)から(8)のいずれかに記載の半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2316972A JPH087716B2 (ja) | 1989-11-22 | 1990-11-21 | 半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-304231 | 1989-11-22 | ||
JP30423189 | 1989-11-22 | ||
JP2316972A JPH087716B2 (ja) | 1989-11-22 | 1990-11-21 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03218547A JPH03218547A (ja) | 1991-09-26 |
JPH087716B2 true JPH087716B2 (ja) | 1996-01-29 |
Family
ID=26563831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2316972A Expired - Lifetime JPH087716B2 (ja) | 1989-11-22 | 1990-11-21 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH087716B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5463751A (en) * | 1989-11-22 | 1995-10-31 | Matsushita Electric Industrial Co., Ltd. | Memory device having address translator and comparator for comparing memory cell array outputs |
-
1990
- 1990-11-21 JP JP2316972A patent/JPH087716B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03218547A (ja) | 1991-09-26 |
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