DE19900365A1 - Hochgeschwindigkeits-Halbleiterspeichervorrichtung, die eine Datensequenz für eine Burst-Übertragung ändern kann - Google Patents
Hochgeschwindigkeits-Halbleiterspeichervorrichtung, die eine Datensequenz für eine Burst-Übertragung ändern kannInfo
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Abstract
Die vorliegende Erfindung schafft eine Halbleiterspeichervorrichtung, die Daten in einen Speicherbereich schreiben kann und Daten aus dem Speicherbereich lesen kann, wobei die Halbleiterspeichervorrichtung eine Schaltung zum Umschalten von Sequenzen von Einheitendaten mit vielen Bytes hat, die für wenigstens eine von Datenschreib- oder -leseoperationen aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß einer bestimmten Adresse eines Speicherbereichs, zuerst ein entsprechendes Datum der Einheitendaten zur bestimmten Adresse übertragen wird, gefolgt durch eine aufeinanderfolgende Übertragung der übrigen Daten in einer vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse des Speicherbereichs bestimmt ist, die Einheitendaten mit den vielen Bytes aufeinanderfolgend als Einheit übertragen werden, ohne daß iregendeine Operation zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen dazwischenkommt.
Description
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und
insbesondere eine Hochgeschwindigkeits-Halbleiterspeichervorrichtung die eine
Datensequenz für eine Burst-Übertragung für Datenschreib- und -leseoperationen
hoher Geschwindigkeit ändern kann.
Eine der neuesten Aufgaben in bezug auf Computer ist ein großer
Unterschied in bezug auf eine Hochgeschwindigkeits-Leistungsfähigkeit zwischen
der hochentwickelten Hochgeschwindigkeits-Zentralverarbeitungseinheit (CPU) und
dem dynamischen Direktzugriffsspeicher (DRAM). Zum Lösen der obigen Aufgabe
ist vorgeschlagen worden, einen Cache-Speicher zwischen der CPU und dem
Hauptspeicher, wie beispielsweise dem DRAM, zur Verfügung zu stellen, so daß
die CPU auf den Cache-Speicher zugreifen kann. Dieser Cache-Speicher hat eine
kleinere Kapazität als der Hauptspeicher, wie beispielsweise ein DRAM, ist aber zu
einem Hochgeschwindigkeits-Zugriff für Hochgeschwindigkeits-Datenschreib- und -le
seoperationen fähig. Der Cache-Speicher hat eine Datenkopie als Teil der im
Hauptspeicher gespeicherten Daten. Diese Datenkopie weist viele Datensätze auf,
von denen jeder eine Vielzahl von Daten entsprechend aufeinanderfolgenden
Adressen aufweist, die in einzelnen Blöcken gespeichert sind. Die
aufeinanderfolgenden Datensätze werden einzeln in den Cache-Speicher
gespeichert. Die CPU hat einen Zugriff auf den Cache-Speicher für ein Auslesen
der erforderlichen Datenkopie aus dem Cache-Speicher. Wenn jedoch der
Cache-Speicher die erforderliche Datenkopie nicht hat, wird das Kopieren der im
Hauptspeicher gespeicherten erforderlichen Daten in einem freien Speicherbereich
des Cache-Speichers durchgeführt, bevor die CPU einen zweiten Zugriff auf den
freien Speicherbereich des Cachespeichers zum Auslesen der erforderlichen
Datenkopie erlangen kann. Wenn jedoch der Cache-Speicher keinen freien
Speicherbereich zum Speichern irgendeiner Datenkopie hat, dann werden Daten
mit einem möglicherweise geringeren Maß an Notwendigkeit vom Cache-Speicher
zum Hauptspeicher übertragen, um einen freien Speicherbereich zum Machen
einer Kopie von Daten der aktuell erforderlichen Daten im Hauptspeicher im freien
Speicherbereich des Cache-Speichers auszubilden, bevor die CPU den Zugriff auf
den Cache-Speicher zum Auslesen der erforderlichen Datenkopie aus dem
Cache-Speicher hat.
Es ist daher für den Hauptspeicher erforderlich, daß er einen
Hochgeschwindigkeitszugriff auf den Cache-Speicher für Hochgeschwindigkeits-
Schreib- und -Leseoperationen einer aufeinanderfolgenden Datenspalte
entsprechend aufeinanderfolgender Adressen hat. In Antwort auf dieses Erfordernis
ist der DRAM zum Durchführen einer Burst-Übertragung von Daten entsprechend
aufeinanderfolgender Adressen verbessert worden, wobei nur eine Anfangsadresse
für Schreib- und Leseoperationen dieser Anfangsadressendaten in Kombination mit
darauffolgenden Daten entsprechend den aufeinanderfolgenden Adressen
bestimmt wird, die der Anfangsadresse in der Form einer Datenspalte synchron zu
einem von außen zugeführten Referenztaktsignal folgen. Ein synchroner DRAM
und ein statisch er Direktzugriffsspeicher hoher Geschwindigkeit (SRAM) sind die
auf herkömmliche Weise verbesserten Hauptspeicher, die zu einer Burst-Über
tragung fähig sind. Eine Länge der Datenspalte für eine Burst-Übertragung ist
die Burst-Länge.
Normalerweise führt ein DRAM für allgemeine Zwecke, der einen ersten
Seitenmode hat, eine Übertragung von Daten sequentiell durch, so daß eine
Dateneinheit übertragen worden ist, bevor eine nächste Dateneinheit übertragen
wird. Die Dateneinheiten-Übertragungsgeschwindigkeit des hochentwickelten
DRAM für allgemeine Zwecke beträgt nur 20 ns bei 50 MHz. In der Zwischenzeit
braucht der synchrone DRAM nahezu dieselbe Zeit zum Durchführen der
Dateneinheiten-Übertragung zum Schreiben und Lesen einer Dateneinheit wie der
hochentwickelte DRAM für allgemeine Zwecke. Nichts desto weniger kann der
synchrone DRAM interne Verarbeitungen für gleichzeitige Schreib- und
Leseoperationen einer Gruppe mehrerer Daten multiplexen, um eine offensichtliche
Datenübertragungszeit zu verkürzen, so daß die Datenübertragung mit einer
effektiven Übertragungsgeschwindigkeit entsprechend der Frequenz des
Referenztaktsignals von 100 MHz oder höher ausgeführt wird, die die
Burst-Übertragungsfrequenz genannt wird.
Zwischenzeitlich ist das Vorauslese- bzw. Vorabbefehlssystem darin
effektiv, die Dateneingabe- oder -ausgabegeschwindigkeit mit einer Multiplikation
der internen Verarbeitungen des Hauptspeichers zu erhöhen. Bei diesem
Vorauslesesystem führt der Speicher dieselben vielen internen Prozesse der vielen
Datensätze parallel aus. Die Dateneingabe wird sequentiell ausgeführt, aus
welchem Grund Daten, die sequentiell eingegeben werden, temporär
zwischengespeichert werden, um dieselbe Menge von Daten anzusammeln, wie sie
bei den parallelen internen Verarbeitungen zum parallelen Ausführen derselben
vielen internen Prozesse der vielen Datensätze verarbeitet werden kann, wobei die
Anzahl von Daten, die temporär zwischenzuspeichern sind, gleich der Anzahl der
sparallelen internen Verarbeitungen ist. Die parallelen internen Verarbeitungen
benötigen einzeln einzelne Referenztaktsignale, aus welchem Grund dieselbe
Anzahl an Referenztaktsignalen benötigt wird, wie es parallele interne
Verarbeitungen gibt.
Die obige herkömmliche Vorauslesesystem-Halbleiterspeicher
vorrichtung hat jedoch die folgenden Probleme. Zum Durchführen der
Burst-Übertragung von Daten pro n-Byte-Einheit werden ein am wenigsten signifikantes
Bit der Anfangsadresse und eine gezählte Anzahl von Takten miteinander addiert,
um die Schreib- und Leseoperationen der Daten in einer n-Byte-Einheit
auszuführen. In diesem Fall weisen die auszulesenden Daten das
Anfangsadressendatum und darauffolgende (n-1)-Byte-Daten mit den
aufeinanderfolgenden Adressen, die der Anfangsadresse folgen, auf.
Beispielsweise wird nun betrachtet, daß vier Bytes von den n-Byte-Daten D0-Dn-1
gelesen werden. Wenn D0 als die Anfangsadresse bestimmt ist, dann werden die
Daten D0-D3 gelesen. Wenn D1 als die Anfangsadresse bestimmt ist, dann werden
die Daten D1-D4 gelesen. Wenn D2 als die Anfangsadresse bestimmt ist, dann
werden die Daten D2-D5 gelesen. Wenn Dk als die Anfangsadresse bestimmt ist,
dann werden die Daten Dk-Dk+3 gelesen, wobei k = 0 bis n-4 gilt.
Es wird weiterhin angenommen, daß eine Speicherzellenmatrix zum
Speichern von Daten vier Blöcke aufweist, die mit gemeinsamen Wortleitungen
verbunden sind. Zum Lesen der Daten D0-D3 ist es nötig, dieselbe gemeinsame
Wortleitung zu bestimmen. Zum Lesen der Daten D1-D4 ist es nötig, sowohl eine
erste gemeinsame Wortleitung zum Lesen der Daten D1-D3 als auch darauffolgend
eine zweite gemeinsame Wortleitung zum Lesen des Datums D4 zu bestimmen.
Das bedeutet, daß die erste gemeinsame Wortleitung, die mit den Speicherzellen
gemeinsam verbunden ist, die die Daten D1-D3 speichern, aktiviert wird, um die
Daten D1-D3 zu lesen, bevor die erste gemeinsame Wortleitung in einen
inaktivierten Zustand eintritt, und dann statt dessen die zweite gemeinsame
Wortleitung, die mit einer Speicherzelle verbunden ist, die das Datum D4 speichert,
ausgewählt wird, und weiterhin eine Bitleitung, die mit jener Speicherzelle
verbunden ist, aus dem Vorladezustand herauskommt, um zuzulassen, daß ein
Leseverstärker die Wortleitung aktiviert, die mit der Speicherzelle verbunden ist, die
das Datum D4 speichert, um das Datum D4 zu lesen. Während der Prozesse zum
Umschalten der Wortleitungen benötigt die CPU ein Kontaktieren der
Warteverarbeitungen. Die Verarbeitungen zum Lesen der Daten D1-D4 sind
komplizierter als der Prozeß zum Lesen der Daten D0-D3. Jene Beschreibungen
sind mit den Schreiboperationen gemeinsam und auf diese anwendbar.
Die nötige Zeit zum Schreiben und Lesen aufeinanderfolgender Daten
entsprechend der aufeinanderfolgenden Adressen hängt davon ab, ob es nötig ist
oder nicht, daß die gemeinsame Wortleitung, die mit den Speicherzellen verbunden
ist, die einen Teil der aufeinanderfolgenden Daten speichern, in die andere
gemeinsame Wortleitung umgeschaltet wird, die mit den Speicherzellen verbunden
ist, die den übrigen Teil der aufeinanderfolgenden Daten speichern. Wenn es nötig
ist, würde die nötige Zeit zum Schreiben und zum Lesen der aufeinanderfolgenden
Daten zu einem großen Teil von der nötigen Zeit für die obigen
Umschaltoperationen der Wortleitung abhängen. Dies macht es schwierig, die
erhöhte Hochgeschwindigkeits-Leistungsfähigkeit der Halbleiterspeichervorrichtung
zu realisieren.
Bei den obigen Umständen ist es erforderlich gewesen, eine neue
Hochgeschwindigkeits-Halbleiterspeichervorrichtung für eine Burst-Übertragung für
Hochgeschwindigkeits-Datenschreib- und -leseoperationen zu entwickeln.
Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine neue
Halbleiterspeichervorrichtung zu schaffen, die frei von den obigen Problemen ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine neue
Hochgeschwindigkeits-Halbleiterspeichervorrichtung für eine Burst-Übertragung für
Hochgeschwindigkeits-Datenschreib- und -leseoperationen zu schaffen.
Die erste vorliegende Erfindung betrifft ein Verfahren zum Umschalten
von Sequenzen von Einheitendaten, die viele Bytes aufweisen, die als Einheit für
wenigstens eine von Datenschreib- oder -leseoperationen aufeinanderfolgend zu
übertragen sind, wobei, gemäß einer bestimmten Adresse eines Speicherbereichs,
irgendwelche Sequenzen der Einheitendaten so geschaltet werden, daß zuerst ein
entsprechendes Datum der Einheitendaten zur bestimmten Adresse übertragen
wird, gefolgt durch eine aufeinanderfolgende Übertragung von übrigen Daten in
einer vorbestimmten grundlegenden zyklischen Sequenz, so daß dann, wenn
irgendeine Adresse des Speicherbereichs bestimmt ist, die Einheitendaten, die die
vielen Bytes aufweisen, aufeinanderfolgend als Einheit übertragen werden, ohne
daß irgendeine Operation zum Umschalten von mit dem Speicherbereich
verbundenen Wortleitungen dazwischen kommt.
Die zweite vorliegende Erfindung schafft eine
Halbleiterspeichervorrichtung, die Daten in einen Speicherbereich schreiben kann
und Daten aus dem Speicherbereich lesen kann, wobei die
Halbleiterspeichervorrichtung eine Schaltung zum Umschalten von Sequenzen von
Einheitendaten mit vielen Bytes hat, die für wenigstens eine von Datenschreib- oder -le
seoperationen aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß
einer bestimmten Adresse eines Speicherbereichs, zuerst ein entsprechendes
Datum der Einheitendaten zur bestimmten Adresse übertragen wird, gefolgt durch
eine darauffolgende Übertragung der übrigen Daten in einer vorbestimmten
grundlegenden zyklischen Sequenz, wobei dann, wenn irgendeine Adresse des
Speicherbereichs bestimmt ist, die Einheitendaten mit den vielen Bytes
aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation
zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen
dazwischen kommt.
Die dritte vorliegende Erfindung schafft eine
Halbleiterspeichervorrichtung, die folgendes aufweist: eine Speicherzellenmatrix;
eine Schreibdaten-Latchschaltung zum Empfangen von Eingangsdaten, die
zeitsequentiell synchron mit einem von außen zugeführten Taktsignal eingegeben
werden, so daß die Schreibdaten-Latchschaltung eine parallele Ausgabe einer
Vielzahl von Einheitendaten mit vielen Bytes ausführt; einen Taktzähler zum Zählen
von von außen zugeführten Takten; einen Adressendecodierer zum Decodieren
von am wenigsten signifikanten Bits einer Anfangsadresse von Adressen
entsprechend den Eingangsdaten; eine Datensequenz-Umschaltschaltung, die mit
dem Taktzähler verbunden ist, zum Empfangen gezählter Taktwerte von
Taktzähler, wobei die Datensequenz-Umschaltschaltung mit dem
Adressendecodierer zum Empfangen decodierter am wenigsten signifikanter Bits
vom Adressendecodierer verbunden ist, und wobei die Datensequenz-Um
schaltschaltung auch mit der Schreibdaten-Latchschaltung zum Empfangen der
parallelen Ausgabe der Einheitendaten mit vielen Bytes verbunden ist, um
Sequenzen der Einheitendaten mit vielen Bytes umzuschalten, die
aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß den decodierten
am wenigsten signifikanten Bits und den gezählten Taktwerten, zuerst ein
entsprechendes Datum der Einheitendaten zu einer durch die decodierten am
wenigsten signifikanten Bits bestimmten Adresse übertragen wird, gefolgt durch
eine darauffolgende Übertragung der übrigen Daten der Einheitendaten in einer
vorbestimmten grundlegenden zyklischen Sequenz, wobei dann, wenn irgendeine
Adresse bestimmt ist, die Einheitendaten mit den vielen Bytes zur
Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß
irgendeine Operation zum Umschalten von mit dem Speicherbereich verbunden
Wortleitungen zum Schreiben der Daten in die Speicherzellenmatrix
dazwischenkommt, und wobei die Datensequenz-Umschaltschaltung auch
betrieben wird, um Sequenzen gelesener Einheitendaten, die von der
Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden,
umzuschalten, so daß, gemäß den decodierten am wenigsten signifikanten Bits und
den gezählten Taktwerten, zuerst ein entsprechendes Datum der gelesenen
Einheitendaten zu einer durch die decodierten am wenigsten signifikanten Bits für
eine Leseoperation bestimmten Adresse von der Datensequenz-Umschaltschaltung
ausgegeben wird, gefolgt durch eine darauffolgende Ausgabe der übrigen Daten
der gelesenen Einheitendaten in der vorbestimmten grundlegenden zyklischen
Sequenz, wodurch dann, wenn irgendeine Adresse bestimmt ist, die gelesenen
Einheitendaten mit den vielen Bytes von der Speicherzellenmatrix
aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation
zum Umschalten der Wortleitungen zum Lesen der Daten von der
Speicherzellenmatrix dazwischenkommt; und wobei eine Lesedaten-Latchschaltung
mit der Datensequenz-Umschaltschaltung verbunden ist, um Ausgaben von der
Datensequenz-Umschaltschaltung zu empfangen, um eine zeitsequentielle
Ausgabe der gelesenen Daten synchron zum Taktsignal zu realisieren.
Die vierte vorliegende Erfindung schafft eine
Halbleiterspeichervorrichtung, die folgendes aufweist: eine Speicherzellenmatrix;
eine Schreibdaten-Latchschaltung zum Empfangen von Eingangsdaten, die
synchron zu einem von außen zugeführten Taktsignal zeitsequentiell eingegeben
werden, so daß die Schreibdaten-Latchschaltung eine parallele Ausgabe einer
Vielzahl von Einheitendaten mit vielen Bytes ausführt; einen Taktzähler zum Zählen
von von außen zugeführten Takten; einen Adressendecodierer zum Decodieren
von am wenigsten signifikanten Bits einer Anfangsadresse von Adressen
entsprechend den Eingangsdaten; wobei eine Datensequenz-Umschaltschaltung
mit dem Taktzähler verbunden ist, um gezählte Taktwerte vom Taktzähler zu
empfangen, wobei die Datensequenz-Umschaltschaltung mit dem
Adressendecodierer verbunden ist, um decodierte am wenigsten signifikante Bits
vom Adressendecodierer zu empfangen, und wobei die Datensequenz-Um
schaltschaltung auch mit der Schreibdaten-Latchschaltung verbunden ist, um
die parallele Ausgabe der Einheitendaten mit vielen Bytes zu empfangen, um
Sequenzen der Einheitendaten mit vielen Bytes, die aufeinanderfolgend als Einheit
zu übertragen sind, umzuschalten, so daß, gemäß den decodierten am wenigsten
signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum
der Einheitendaten zu einer durch die decodierten am wenigsten signifikanten Bits
bestimmten Adresse übertragen wird, gefolgt durch eine aufeinanderfolgende
Übertragung der übrigen Daten der Einheitendaten in einer vorbestimmten
grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse
bestimmt ist, die Einheitendaten mit den vielen Bytes zur Speicherzellenmatrix
aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation
zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen zum
Schreiben der Daten in die Speicherzellenmatrix dazwischenkommt; wobei eine
Lesedaten-Latchschaltung mit der Speicherzellenmatrix verbunden ist, um
gelesene Einheitendaten, die von der Speicherzellenmatrix aufeinanderfolgend als
Einheit zu übertragen sind, zu empfangen; und wobei eine Datensequenz-Steu
erschaltung mit dem Taktzähler verbunden ist, um die gezählten Taktwerte
vom Taktzähler zu empfangen, wobei die Datensequenz-Umschaltschaltung auch
mit dem Adressendecodierer verbunden ist, um die decodierten am wenigsten
signifikanten Bits vom Adressendecodierer zu empfangen, wobei die
Datensequenz-Steuerschaltung auch mit der Lesedaten-Latchschaltung verbunden
ist, um Sequenzen der gelesenen Einheitendaten in der Lesedaten-Latchschaltung
umzuschalten, so daß, gemäß den decodierten am wenigsten signifikanten Bits und
den gezählten Taktwerten, zuerst ein entsprechendes Datum der gelesenen
Einheitendaten zu einer durch die decodierten am wenigsten signifikanten Bits
bestimmten Adresse zum Lesen einer Operation von der Lesedaten-Latchschaltung
ausgegeben wird, gefolgt durch eine aufeinanderfolgende Ausgabe der übrigen
Daten der gelesenen Einheitendaten in der vorbestimmten grundlegenden
zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse für eine
Leseoperation bestimmt ist, die gelesenen Einheitendaten mit den vielen Bytes von
der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne
daß irgendeine Operation zum Umschalten der Wortleitungen zum Lesen der Daten
von der Speicherzellenmatrix dazwischen kommt, um dadurch eine zeitsequentielle
Ausgabe der gelesenen Daten von der Lesedaten-Latchschaltung synchron zum
Taktsignal zu realisieren.
Die obigen und weitere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung werden aus der folgenden Beschreibung offensichtlich.
Bevorzugte Ausführungsbeispiele gemäß der vorliegenden Erfindung
werden detailliert unter Bezugnahme auf die beigefügten Zeichnungen
beschrieben.
Fig. 1 ist ein Blockdiagramm, das eine erste neue
Halbleiterspeichervorrichtung darstellt, die in einem
Vorauslesesystem für eine Burst-Übertragung von Daten in einer
Einheit von vier Bytes bei einem ersten Ausführungsbeispiel
gemäß der vorliegenden Erfindung betreibbar ist.
Fig. 2 eine Tabelle ist, die darstellt, wie eine Operation der
Datensequenz-Umschaltschaltung die Sequenzen der
4-Byte-Daten gemäß dem berechneten logischen Wert "EXOR"
umschaltet.
Fig. 3 ist ein Diagramm, das eine alternative Struktur der
Datensequenz-Umschaltschaltung darstellt, die ein Schaltnetz
aufweist, das eine Vielzahl von Schaltern aufweist, von denen
jeder im voraus gesetzte Eingangs- und Ausgangspfade hat.
Fig. 4 ist ein Blockdiagramm, das eine zweite neue
Halbleiterspeichervorrichtung darstellt, die in einem
Vorauslesesystem für ein Burst-Übertragung von Daten in einer
Einheit von vier Bytes bei einem zweiten Ausführungsbeispiel
gemäß der vorliegenden Erfindung betreibbar ist.
Die erste vorliegende Erfindung schafft ein Verfahren zum Umschalten
von Sequenzen von Einheitendaten mit vielen Bytes, die für wenigstens eine von
Datenschreib- oder -leseoperationen aufeinanderfolgend als Einheit zu übertragen
sind, wobei, gemäß einer bestimmten Adresse eines Speicherbereichs,
irgendwelche Sequenzen der Einheitendaten so umgeschaltet werden, daß zuerst
ein entsprechendes Datum der Einheitendaten zur bestimmten Adresse übertragen
wird, gefolgt durch eine darauffolgende Übertragung der übrigen Daten in einer
vorbestimmten grundlegenden zyklischen Sequenz, so daß dann, wenn irgendeine
Adresse des Speicherbereichs bestimmt ist, die Einheitendaten mit den vielen
Bytes aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine
Operation zum Umschalten von mit dem Speicherbereich verbundenen
Wortleitungen dazwischen kommt. Es ist vorzuziehen, daß die vorbestimmte
grundlegende zyklische Sequenz derart definiert ist, daß sie eine Sequenz ist,
wenn eine jüngste Adressenzahl, in der Einheitendaten sind, bestimmt ist. Es ist
ebenso vorzuziehen, daß eine mögliche Zahl der vielen Bytes, die die
Einheitendaten bilden, 2i ist, und zwar unter der Voraussetzung, daß i eine
natürliche Zahl ist. Es ist ebenso vorzuziehen, daß irgendwelche Sequenzen der
Einheitendaten gemäß logischen Werten einer EXOR-Verknüpfung zwischen der
bestimmten Adresse und gezählten Werten von Takten so umgeschaltet werden,
und zwar unter der Voraussetzung, daß eine Zähloperation der Takte in einem
Zyklus derselben Anzahl wie die vielen Bytes ausgeführt wird. Es ist weiterhin
vorzuziehen, daß dann, wenn die Zahl der vielen Bytes, die die Einheitendaten
bilden, "m" ist, die bestimmte Adresse durch am wenigsten signifikante Bits einer
Anfangsadresse gegeben ist, und zwar unter der Voraussetzung, daß die Anzahl
der am wenigsten signifikanten Bits durch log2m gegeben ist. Es ist auch
vorzuziehen, daß irgendwelche Sequenzen der Einheitendaten durch
Schaltoperationen einer Vielzahl von Umschaltvorrichtungen umgeschaltet werden,
die miteinander verbunden sind, um ein Netzwerk mit vielen Signalpfaden zu
bilden, von welchen irgendeines gemäß der bestimmten Adresse auswählbar ist,
und zwar unter der Voraussetzung, daß dann, wenn die Anzahl der vielen Bytes,
die die Einheitendaten bilden, "m" ist, die bestimmte Adresse durch am wenigsten
signifikante Bits einer Anfangsadresse gegeben ist, wobei die Anzahl der am
wenigsten signifikanten Bits durch log2m gegeben ist und die Anzahl der
Umschaltvorrichtungen durch m2 gegeben ist.
Die zweite vorliegende Erfindung schafft eine Halbleiterspeicher
vorrichtung, die Daten in einen Speicherbereich schreiben kann und Daten aus
dem Speicherbereich lesen kann, wobei die Halbleiterspeichervorrichtung eine
Schaltung zum Umschalten von Sequenzen von Einheitendaten mit vielen Bytes
hat, die für wenigstens eine von Datenschreib- oder -leseoperationen
aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß einer
bestimmten Adresse eines Speicherbereichs, zuerst ein entsprechendes Datum der
Einheitendaten zur bestimmten Adresse übertragen wird, gefolgt durch eine
darauffolgende Übertragung der übrigen Daten in einer vorbestimmten
grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse des
Speicherbereichs bestimmt ist, die Einheitendaten mit den vielen Bytes
aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation
zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen
dazwischenkommt. Es ist vorzuziehen, daß die vorbestimmte grundlegende
zyklische Sequenz derart definiert ist, daß sie eine Sequenz ist, wenn eine jüngste
Adressenzahl, in der Einheitendaten sind, bestimmt ist. Es ist ebenso vorzuziehen,
daß eine mögliche Anzahl der vielen Bytes, die die Einheitendaten bilden, 2i ist,
vorausgesetzt, daß i eine natürliche Zahl ist. Es ist ebenso vorzuziehen, daß die
Schaltung betrieben wird, um logische Werte einer EXOR-Verknüpfung zwischen
der bestimmten Adresse und gezählten Werten von Takten zu berechnen,
vorausgesetzt, daß eine Zähloperation der Takte in einem Zyklus derselben Zahl
wie die vielen Bytes ausgeführt wird, so daß die Schaltung betrieben wird, um
Sequenzen der Einheitendaten gemäß sowohl den berechneten logischen Werten
der EXOR-Verknüpfung als auch den gezählten Werten der Takte umzuschalten.
Es ist ebenso vorzuziehen, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch am wenigsten
signifikante Bits einer Anfangsadresse gegeben ist, vorausgesetzt, daß die Anzahl
der am wenigsten signifikanten Bits durch log2m gegeben ist. Es ist ebenso
vorzuziehen, daß die Schaltung ein Netzwerk von Verbindungen einer Vielzahl von
Umschaltvorrichtungen aufweist, um viele Signalpfade zu bilden, so daß die
Umschaltvorrichtungen betrieben werden, um irgendeinen der vielen Pfade gemäß
der bestimmten Adresse auszuwählen, vorausgesetzt, daß dann, wenn die Anzahl
der vielen Bytes, die die Einheitendaten bilden, "m" ist, die bestimmte Adresse
durch am wenigsten signifikante Bits eine Anfangsadresse gegeben ist, wobei die
Anzahl der am wenigsten signifikanten Bits durch log2m gegeben ist und die Anzahl
der Umschaltvorrichtungen durch m2 gegeben ist.
Die dritte vorliegende Erfindung schafft eine Halbleiterspeicher
vorrichtung, die folgendes aufweist: eine Speicherzellenmatrix; eine Schreibda
ten-Latchschaltung zum Empfangen von Eingangsdaten, die synchron zu einem von
außen zugeführten Taktsignal zeitsequentiell eingegeben werden, so daß die
Schreibdaten-Latchschaltung eine parallele Ausgabe einer Vielzahl von
Einheitendaten mit vielen Bytes ausführt; einen Taktzähler zum Zählen von von
außen zugeführten Takten; einen Adressendecodierer zum Decodieren von am
wenigsten signifikanten Bits einer Anfangsadresse von Adressen entsprechend den
Eingangsdaten; eine Datensequenz-Umschaltschaltung, die mit dem Taktzähler
verbunden ist, zum Empfangen gezählter Taktwerte vom Taktzähler, wobei die
Datensequenz-Umschaltschaltung mit dem Adressendecodierer zum Empfangen
decodierter am wenigsten signifikanter Bits vom Adressendecodierer verbunden ist
und wobei die Datensequenz-Umschaltschaltung auch mit der Schreibda
ten-Latchschaltung zum Empfangen der parallelen Ausgabe der Einheitendaten mit
vielen Bytes verbunden ist, um Sequenzen der Einheitendaten mit vielen Bytes, die
aufeinanderfolgend als Einheit zu übertragen sind, umzuschalten, so daß, gemäß
den decodierten am wenigsten signifikanten Bits und den gezählten Taktwerten,
zuerst ein entsprechendes Datum der Einheitendaten zu einer durch die
decodierten am wenigstens signifikanten Bits bestimmten Adresse übertragen wird,
gefolgt durch eine darauffolgende Übertragung der übrigen Dateneinheitendaten in
einer vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn
irgendeine Adresse bestimmt ist, die Einheitendaten mit den vielen Bytes zur
Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß
irgendeine Operation zum Umschalten von mit dem Speicherbereich verbundenen
Wortleitungen zum Schreiben der Daten in die Speicherzellenmatrix
dazwischen kommt, und die Datensequenz-Umschaltschaltung auch betrieben wird,
um Sequenzen gelesener Einheitendaten, die von der Speicherzellenmatrix
aufeinanderfolgend als Einheit übertragen werden, umzuschalten, so daß, gemäß
den decodierten am wenigsten signifikanten Bits und den gezählten Taktwerten,
zuerst ein entsprechendes Datum der gelesenen Einheitendaten zu einer durch die
decodierten am wenigsten signifikanten Bits bestimmten Adresse für eine
Leseoperation von der Datensequenz-Umschaltschaltung ausgegeben wird, gefolgt
durch eine darauffolgende Ausgabe der übrigen Daten der gelesenen
Einheitendaten in der vorbestimmten grundlegenden zyklischen Sequenz, wodurch
dann, wenn irgendeine Adresse bestimmt ist, die gelesenen Einheitendaten mit den
vielen Bytes von der Speicherzellenmatrix aufeinanderfolgend als Einheit
übertragen werden, ohne daß irgendeine Operation zum Umschalten der
Wortleitungen zum Lesen der Daten von der Speicherzellenmatrix
dazwischenkommt; und eine Lesedaten-Latchschaltung, die mit der Datense
quenz-Umschaltschaltung verbunden ist, zum Empfangen von Ausgaben von der
Datensequenz-Umschaltschaltung um eine zeitsequentielle Ausgabe der gelesenen
Daten synchron zum Taktsignal zu realisieren. Es ist vorzuziehen, daß die
vorbestimmte grundlegende zyklische Sequenz derart definiert ist, daß sie eine
Sequenz ist, wenn eine jüngste Adressenzahl, in der Einheitendaten sind, bestimmt
ist. Es ist auch vorzuziehen, daß eine mögliche Anzahl der vielen Bytes, die die
Einheitendaten bilden, 2i ist, unter der Voraussetzung, daß i eine natürliche Zahl ist.
Es ist auch vorzuziehen, daß die Datensequenz-Umschaltschaltung betrieben wird,
um logische Werte einer EXOR-Verknüpfung zwischen der bestimmten Adresse
und gezählten Werten von Takten zu berechnen, vorausgesetzt daß eine
Zähloperation der Takte in einem Zyklus derselben Anzahl wie die vielen Bytes
ausgeführt wird, so daß die Datensequenz-Umschaltschaltung betrieben wird, um
Sequenzen der Einheitendaten gemäß sowohl den berechneten logischen Werten
der EXOR-Verknüpfung als auch den gezählten Werten der Takte umzuschalten.
Es ist weiterhin vorzuziehen, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch am wenigsten
signifikante Bits einer Anfangsadresse gegeben ist, vorausgesetzt, daß die Anzahl
der am wenigsten signifikanten Bits durch log2m gegeben ist. Es ist auch
vorzuziehen, daß die Datensequenz-Umschaltschaltung ein Netzwerk von
Verbindungen einer Vielzahl von Umschaltvorrichtungen aufweist, um viele
Signalpfade zu bilden, so daß die Umschaltvorrichtungen betrieben werden, um
irgendeinen der vielen Pfade gemäß der bestimmten Adresse auszuwählen,
vorausgesetzt, daß dann, wenn die Anzahl der vielen Bytes, die die Einheitendaten
bilden, "m" ist, die bestimmte Adresse durch am wenigsten signifikante Bits einer
Anfangsadresse gegeben ist, wobei die Anzahl der am wenigsten signifikanten Bits
durch log2m gegeben ist und die Anzahl der Umschaltvorrichtungen durch m2
gegeben ist. Es ist auch vorzuziehen, daß die Halbleiterspeichervorrichtung
weiterhin eine Datenpufferschaltung aufweist, die zwischen der
Speicherzellenmatrix und der Datensequenz-Umschaltschaltung vorgesehen ist,
zum Zwischenspeichern der gelesenen Daten von der Speicherzellenmatrix
während Umschaltoperationen der Datensequenz-Umschaltschaltung.
Die vierte vorliegende Erfindung schafft eine Halbleiterspeicher
vorrichtung, die folgendes aufweist: eine Speicherzellenmatrix; eine Schreibda
ten-Latchschaltung zum Empfangen von Eingangsdaten, die synchron zu einem von
außen zugeführten Taktsignal zeitsequentiell eingegeben werden, so daß die
Schreibdaten-Latchschaltung eine parallele Ausgabe einer Vielzahl von
Einheitendaten mit vielen Bytes ausführt; einen Taktzähler zum Zählen von von
außen zugeführten Takten; einen Adressendecodierer zum Decodieren von am
wenigsten signifikanten Bits einer Anfangsadresse von Adressen entsprechend den
Eingangsdaten; eine Datensequenz-Umschaltschaltung, die mit dem Taktzähler
verbunden ist, zum Empfangen gezählter Taktwerte vom Taktzähler, wobei die
Datensequenz-Umschaltschaltung mit dem Adressendecodierer zum Empfangen
decodierter am wenigsten signifikanter Bits vom Adressendecodierer verbunden ist,
und wobei die Datensequenz-Umschaltschaltung auch mit der Schreibda
ten-Latchschaltung zum Empfangen der parallelen Ausgabe der Einheitendaten mit
vielen Bytes verbunden ist, um Sequenzen der Einheitendaten mit vielen Bytes, die
aufeinanderfolgend als Einheit zu übertragen sind, so umzuschalten, daß, gemäß
den decodierten am wenigsten signifikanten Bits und den gezählten Taktwerten,
zuerst ein entsprechendes Datum der Einheitendaten zu einer durch die
decodierten am wenigsten signifikanten Bits bestimmten Adresse übertragen wird,
gefolgt durch eine darauffolgende Übertragung der übrigen Daten der
Einheitendaten in einer vorbestimmten grundlegenden zyklischen Sequenz,
wodurch dann, wenn irgendeine Adresse bestimmt ist, die Einheitendaten mit den
vielen Bytes zur Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen
werden, ohne daß irgendeine Operation zum Umschalten von mit dem
Speicherbereich verbundenen Wortleitungen zum Schreiben der Daten in die
Speicherzellenmatrix dazwischenkommt; eine Lesedaten-Latchschaltung, die mit
der Speicherzellenmatrix verbunden ist, zum Empfangen von gelesenen
Einheitendaten, die von der Speicherzellenmatrix aufeinanderfolgend als Einheit
übertragen werden; und eine Datensequenz-Steuerschaltung, die mit dem
Taktzähler verbunden ist, zum Empfangen der gezählten Taktwerte vom
Taktzähler, wobei die Datensequenz-Umschaltschaltung auch mit dem
Adressendecodierer zum Empfangen der decodierten am wenigsten signifikanten
Bits vom Adressendecodierer verbunden ist, wobei die Datensequenz-Steu
erschaltung auch mit der Lesedaten-Latchschaltung zum Umschalten von
Sequenzen der gelesenen Einheitendaten in der Lesedaten-Latchschaltung
verbunden ist, so daß, gemäß den decodierten am wenigsten signifikanten Bits und
den gezählten Taktwerten, zuerst ein entsprechendes Datum der gelesenen
Einheitendaten zu einer durch die decodierten am wenigsten signifikanten Bits
bestimmten Adresse für eine Leseoperation von der Lesedaten-Latchschaltung
ausgegeben wird, gefolgt durch eine darauffolgende Ausgabe der übrigen Daten
der gelesenen Einheitendaten in der vorbestimmten grundlegenden zyklischen
Sequenz, wodurch dann, wenn irgendeine Adresse für eine Leseoperation
bestimmt ist, die gelesenen Einheitendaten mit den vielen Bytes von der
Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß
irgendeine Operation zum Umschalten der Wortleitungen zum Lesen der Daten von
der Speicherzellenmatrix dazwischen kommt, um dadurch eine zeitsequentielle
Ausgabe der gelesenen Daten von der Lesedaten-Latchschaltung synchron zum
Taktsignal zu realisieren. Es ist vorzuziehen, daß die vorbestimmte grundlegende
zyklische Sequenz derart definiert ist, daß sie eine Sequenz ist, wenn eine jüngste
Adressenzahl, in der Einheitendaten sind, bestimmt ist. Es ist auch vorzuziehen,
daß eine mögliche Anzahl der vielen Bytes, die die Einheitendaten bilden, 2i ist,
vorausgesetzt, daß i eine natürliche Zahl ist. Es ist auch vorzuziehen, daß die
Datensequenz-Umschaltschaltung betrieben wird, um logische Werte einer EXOR-Ver
knüpfung zwischen der bestimmten Adresse und gezählten Werten von Takten
zu berechnen, vorausgesetzt, daß eine Zähloperation der Takte in einem Zyklus
derselben Anzahl wie die vielen Bytes ausgeführt wird, so daß die vielen
Datensequenz-Umschaltschaltung betrieben wird, um Sequenzen der
Einheitendaten gemäß sowohl den berechneten logischen Werten der EXOR-Ver
knüpfung als auch den gezählten Werten von Takten umzuschalten, und wobei
die Datensequenz-Steuerschaltung ein Netzwerk von Verbindungen einer Vielzahl
von Umschaltvorrichtungen aufweist, um viele Signalpfade zu bilden, so daß die
Umschaltvorrichtungen betrieben werden, um irgendeinen der vielen Pfade gemäß
der bestimmten Adresse auszuwählen, vorausgesetzt, daß dann, wenn die Anzahl
der vielen Bytes, die die Einheitendaten bilden, "m" ist, die bestimmte Adresse
durch am wenigsten signifikante Bits einer Anfangsadresse gegeben ist, wobei die
Anzahl der am wenigsten signifikanten Bits durch log2m gegeben ist und wobei die
Anzahl der Umschaltvorrichtungen durch m2 gegeben ist. Es ist auch vorzuziehen,
daß dann, wenn die Anzahl der vielen Bytes, die die Einheitendaten bilden, "m" ist,
die bestimmte Adresse durch am wenigsten signifikante Bits einer Anfangsadresse
gegeben ist, vorausgesetzt, daß die Anzahl der am wenigsten signifikanten Bits
durch log2m gegeben ist. Es ist auch vorzuziehen, daß jede der Datensequenz-Um
schaltschaltung und der Datensequenz-Steuerschaltung ein Netzwerk von
Verbindungen einer Vielzahl von Umschaltvorrichtungen aufweist, um viele
Signalpfade zu bilden, so daß die Umschaltvorrichtungen betrieben werden, um
irgendeinen der vielen Pfade gemäß der bestimmten Adresse auszuwählen,
vorausgesetzt, daß dann, wenn die Anzahl der vielen Bytes, die die Einheitendaten
bilden, "m" ist, die bestimmte Adresse durch am wenigsten signifikante Bits einer
Anfangsadresse gegeben ist, wobei die Anzahl der am wenigsten signifikanten Bits
durch log2m gegeben ist und wobei die Anzahl der Umschaltvorrichtungen durch m2
gegeben ist. Es ist auch vorzuziehen, daß die Halbleiterspeichervorrichtung
weiterhin eine Datenpufferschaltung aufweist, die zwischen der
Speicherzellenmatrix und der Lesedaten-Latchschaltung vorgesehen ist, zum
Zwischenspeichern der gelesenen Daten von der Speicherzellenmatrix während
Umschaltoperationen durch die Datensequenz-Steuerschaltung.
Ein erstes Ausführungsbeispiel gemäß der vorliegenden Erfindung wird
detailliert unter Bezugnahme auf Fig. 1 beschrieben, die ein Blockdiagramm ist, das
eine erste neue Halbleiterspeichervorrichtung darstellt, die in einem
Vorauslesesystem für eine Burst-Übertragung von Daten in einer Einheit von 4
Bytes betreibbar ist. Nichts desto weniger kann die Anzahl der Einheitenbytes auf 2i
geändert werden, wobei "i" eine natürliche Zahl ist. Die Halbleiterspeicher
vorrichtung hat eine Speicherzellenmatrix 1, die eine Vielzahl von Speicherzellen
aufweist, zum Zulassen von Schreib- und Leseoperationen von Daten in einer
4-Byte-Einheit (A, B, C und D). Das Beschreiben wird unter der Annahme
durchgeführt, daß viele Bytes (A0, A1, A2, A3, . . ., Ay) der Anfangsadresse der
erforderlichen Daten entsprechen, die zu schreiben oder zu lesen sind, wobei A0
das am wenigsten signifikante Bit ist, während Ay das signifikanteste Bit ist. Die
Halbleiterspeichervorrichtung hat auch einen ersten Adressenpuffer 13 zum
Empfangen mittelsignifikanter Bits (A2, A3, . . ., Ax), die durch einen nicht
dargestellten externen Bus übertragen werden. Die Halbleiterspeichervorrichtung
hat auch einen zweiten Adressenpuffer 12 zum Empfangen signifikanterer Bits
(Ax+1, Ax+2, . . ., Ax+y), die durch den externen Bus übertragen werden. Die
Halbleiterspeichervorrichtung hat auch einen dritten Adressenpuffer 10 zum
Empfangen weniger signifikanter Bits (A1 und A2), die durch den externen Bus
übertragen werden. Die Halbleiterspeichervorrichtung hat auch einen
Spaltendecodierer 2, der mit einem Ausgangsanschluß des zweiten
Adressenpuffers 12 verbunden ist, zum Empfangen der signifikanteren Bits (Ax+1,
Ax+2, . . ., Ax+y) vom zweiten Adressenpuffer 12, so daß der Spaltendecodierer 2
betrieben wird, um die signifikanteren Bits (Ax+1, Ax+2, . . ., Ax+y) in decodierte
Bitleitungs-Auswahldaten zu decodieren. Der Spaltendecodierer 2 ist auch mit
Bitleitungen verbunden, die mit den Speicherzellen der Speicherzellenmatrix 1
verbunden sind, zum Auswählen von Bitleitungen, die gemäß den decodierten
Bitleitungs-Auswahldaten bestimmt sind. Die Halbleiterspeichervorrichtung hat auch
einen Zeilendecodierer 3, der mit einem Ausgangsanschluß des ersten
Adressenpuffers 13 verbunden ist, zum Empfangen der mittelsignifikanten Bits (A2,
A3, . . ., Ax) vom ersten Adressenpuffer 13, so daß der Zeilendecodierer 3 betrieben
wird, um die mittelsignifikanten Bits (A2, A3, . . ., Ax) in decodierte Wortleitungs-Aus
wahldaten zu decodieren. Der Zeilendecodierer 3 ist auch mit Wortleitungen
verbunden, die mit den Speicherzellen der Speicherzellenmatrix 1 verbunden sind,
zum Auswählen von Wortleitungen, die gemäß den decodierten Wortleitungs-Aus
wahldaten bestimmt sind. Die Halbleiterspeichervorrichtung hat auch eine
Schreiboperationszweck-Latchschaltung 4 zum Empfangen einer sequentiellen
Übertragung aufeinanderfolgender Daten D0, D1, D2, D3, . . ., Dn, die durch einen
nicht dargestellten externen Datenbus zeitsequentiell übertragen worden sind,
wobei "n" die natürliche Zahl ist, so daß die Schreiboperations
zweck-Latchschaltung 4 betrieben wird, um die aufeinanderfolgenden Daten D0, D1, D2,
D3, . . ., Dn synchron zu von außen zugeführten Referenztaktsignalen zum
Ausgeben paralleler Daten in einer 4-Byte-Einheit von der Schreiboperations
zweck-Latchschaltung 4 zwischenzuspeichern. Die Halbleiterspeichervorrichtung hat auch
einen Decodierer 11, der mit einem Ausgangsanschluß des dritten Adressenpuffers
10 verbunden ist, zum Empfangen der weniger signifikanten Bits (A1 und A2) vom
dritten Adressenpuffer 10, so daß der Decodierer 11 betrieben wird, um die weniger
signifikanten Bits (A1 und A2) in decodierte Adressendaten zu decodieren. Die
Halbleiterspeichervorrichtung hat auch einen Schreibverstärker 7, der mit den
Bitleitungen verbunden ist, die mit den Speicherzellen der Speicherzellenmatrix 1
verbunden sind, so daß der Schreibverstärker 7 betrieben wird, um Daten in einer
4-Byte-Einheit in die bestimmten Speicherzellen zu schreiben. Die
Halbleiterspeichervorrichtung hat auch einen Leseverstärker 8, der mit den
Bitleitungen verbunden ist, die mit den Speicherzellen der Speicherzellenmatrix 1
verbunden sind, so daß der Leseverstärker 8 betrieben wird, um Daten in einer
4-Byte-Einheit von den bestimmten Speicherzellen zu lesen. Die Halbleiterspeicher
vorrichtung hat auch einen Datenpuffer 9, der mit dem Leseverstärker 8 verbunden
ist, zum Empfangen der gelesenen Daten in einer 4-Byte-Einheit und zum
Verstärken der Daten. Die Halbleiterspeichervorrichtung hat auch eine
Leseoperationszweck-Latchschaltung 5 zum Empfangen der gelesenen Daten in
einer 4-Byte-Einheit von den bestimmten Speicherzellen, so daß die
Leseoperationszweck-Latchschaltung 5 betrieben wird, um die gelesenen Daten für
jede der 4-Byte-Einheiten synchron zu den Referenztaktsignalen für
zeitsequentielle Ausgaben aufeinanderfolgender Daten von der
Leseoperationszweck-Latchschaltung 5 zwischenzuspeichern. Die Halbleiter
speichervorrichtung hat auch eine Lese/Schreib-Steuerschaltung 14 zum Erzeugen
von Steuersignalen, um Lese- und Schreiboperationen umzuschalten. Die
Lese/Schreib-Steuerschaltung 14 ist mit dem Schreibverstärker 7, dem
Leseverstärker 8 und dem Datenpuffer 9 verbunden, um die Steuersignale zu ihnen
zu senden. Die Halbleiterspeichervorrichtung hat auch einen Zähler 15 zum
Empfangen der von außen zugeführten Referenztaktsignale für eine Zähloperation
von ihm, um einen gezählten Wert 0, 1, 2 oder 3 zu erhalten und um weiterhin den
gezählten Wert 0, 1, 2 oder 3 zu decodieren. Der Zähler 15 ist mit der
Lese/Schreib-Steuerschaltung 14 zum Empfangen des Steuersignals von der
Lese/Schreib-Steuerschaltung 14 verbunden. Der Zähler 15 ist auch durch fünf
Signalleitungen mit der Schreiboperationszweck-Latchschaltung 4 und der
Leseoperationszweck-Latchschaltung 5 zum Senden des decodierten Zählwerts
und des Steuersignals zur Schreiboperationszweck-Latchschaltung 4 und zur
Leseoperationszweck-Latchschaltung 5 verbunden.
Weiterhin hat die Halbleiterspeichervorrichtung eine Datensequenz-Um
schaltschaltung 6 zum Umschalten der Sequenz von 4-Byte-Daten. Die
Datensequenz-Umschaltschaltung 6 ist mit dem Zähler 15 zum Empfangen des
decodierten Zählwerts und des Steuersignals vom Zähler 15 verbunden und ist
auch mit dem Decodierer 11 zum Empfangen der decodierten Adressendaten von
den weniger signifikanten Bits (A0 und A1) verbunden, so daß die Datensequenz-
Umschaltschaltung 6 betrieben wird, um die Sequenz von 4-Byte-Daten gemäß den
decodierten Adressendaten, dem decodierten Zählwert und dem Steuersignal
umzuschalten. Die Datensequenz-Umschaltschaltung 6 ist auch mit der Schreib
operationszweck-Latchschaltung 4 und der Leseoperationszweck-Latchschaltung 5
verbunden und ist auch mit dem Schreibverstärker 7 und dem Datenpuffer 9
verbunden. Zum Zwecke einer Schreiboperation empfängt die Datensequenz-Um
schaltschaltung 6 die parallelen Daten in einer 4-Byte-Einheit von der
Schreiboperationszweck-Latchschaltung 4 zum Umschalten der Sequenz von 4-By
te-Daten gemäß den decodierten Adressendaten und dem decodierten Zählwert,
so daß die Datensequenz-Umschaltschaltung 6 die sequenz-geschalteten 4-Byte-Da
ten zum Schreibverstärker 7 überträgt. Zum Zwecke einer Leseoperation
empfängt die Datensequenz-Umschaltschaltung 6 die gelesenen Daten in 4-By
te-Einheiten vom Datenpuffer 9 zum Umschalten der Sequenz von gelesenen 4-Byte-Da
ten gemäß den decodierten Adressendaten und dem decodierten Zählwert, so
daß die Datensequenz-Umschaltschaltung 6 die sequenz-geschalteten gelesenen
4-Byte-Daten zur Leseoperationszweck-Latchschaltung 5 überträgt.
Bei den obigen Beschreibungen sind alle der Daten in der
Schreiboperationszweck-Latchschaltung 4 gespeichert worden, bevor die
Datensequenz-Umschaltschaltung 6 betrieben wird, um die Sequenzen der Daten
umzuschalten. Nichts desto weniger kann es alternativ dazu möglich sein, Daten-Zwi
schenspeicherungspositionen in einem nicht dargestellten Widerstand zur
gleichen Zeit zu bestimmen, zu der die Daten in der Schreiboperations
zweck-Latchschaltung 4 gespeichert sind, so daß die 4-Byte-Daten für eine nachfolgende
direkte Übertragung der Ausgabe von der Schreiboperationszweck-Latchschaltung
4 zum Schreibverstärker 7 zwischengespeichert werden, um im wesentlichen
denselben Effekt wie beim Schalten der Sequenzen der Daten zu liefern, wodurch
die Daten in die Speicherzellenmatrix 1 mit einer reduzierten Anzahl von Takten
geschrieben werden.
Die folgenden Beschreibungen werden auf die Operationen der obigen
Halbleiterspeichervorrichtung gerichtet sein. Die aufeinanderfolgenden Daten D0,
D1, D2, D3, . . ., Dn werden synchron zu von außen zugeführten
Referenztaktsignalen in einen Eingangsanschluß der Halbleiterspeichervorrichtung
eingegeben, wobei der Eingangsanschluß mit der Schreiboperations
zweck-Latchschaltung 4 und der Leseoperationszweck-Latchschaltung 5 verbunden ist.
Die Schreiboperationszweck-Latchschaltung 4 empfängt die sequentielle
Übertragung der aufeinanderfolgenden Daten D0, D1, D2, D3, . . ., Dn, so daß die
Schreiboperationszweck-Latchschaltung 4 betrieben wird, um die
aufeinanderfolgenden Daten D0, D1, D2, D3, . . ., Dn in parallele Daten in einer
4-Bit-Einheit umzuwandeln. Die Datensequenz-Umschaltschaltung 6 empfängt die
parallelen Daten in einer 4-Byte-Einheit zum Umschalten der Sequenz der 4-By
te-Daten gemäß den decodierten Adressendaten vom Decodierer 11 und dem
decodierten Zählwert vom Zähler 15. Die Datensequenz-Umschaltschaltung 6
überträgt die sequenz-geschalteten 4-Byte-Daten zum Schreibverstärker 7, so daß
der Schreibverstärker 7 betrieben wird, um die sequenz-geschalteten 4-Byte-Daten
in die Speicherzellen zu schreiben, die durch den Spaltendecodierer 2 und den
Zeilendecodierer 3 bestimmt sind.
Zwischenzeitlich wird der Leseverstärker 8 zum Zwecke einer
Leseoperation betrieben, um Daten in einer 4-Byte-Einheit von den bestimmten
Speicherzellen zu lesen. Der Datenpuffer 9, der mit dem Leseverstärker 8
verbunden ist, empfängt die gelesenen Daten in einer 4-Byte-Einheit zum
Verstärken der Daten. Der Datenpuffer 9 überträgt die verstärkten gelesenen Daten
in einer 4-Byte-Einheit zur Datensequenz-Umschaltschaltung 6. Die Datensequenz-Um
schaltschaltung 6 empfängt die gelesenen Daten in 4-Byte-Einheiten vom
Datenpuffer 9, so daß die Datensequenz-Umschaltschaltung 6 betrieben wird, um
die Sequenz der gelesenen 4-Byte-Daten gemäß den decodierten Adressendaten
vom Decodierer 11 und dem decodierten Zählwert vom Zähler 15 umzuschalten, so
daß die Datensequenz-Umschaltschaltung 6 die sequenz-geschalteten gelesenen
4-Byte-Daten zur Leseoperationszweck-Latchschaltung 5 überträgt. Die
Leseoperationszweck-Latchschaltung 5 wird betrieben, um die gelesenen Daten für
alle 4-Byte-Einheiten für zeitsequentielle Ausgaben aufeinanderfolgender Daten
von der Leseoperationszweck-Latchschaltung 5 synchron zu den Referenztakt
signalen zwischenzuspeichern.
Die Lese/Schreib-Steuerschaltung 14 erzeugt solche Steuersignale, daß
der Leseverstärker 8 betrieben wird, um die nächsten Daten von der
Speicherzellenmatrix 1 während der Umschaltoperation zu den 4-Byte-Daten durch
die Datensequenz-Umschaltschaltung 6 zu lesen, und die gelesenen Daten werden
durch den Leseverstärker 8 zwischengespeichert.
Nun wird die Operation zum Umschalten der Sequenz der 4-Byte-Daten
durch die Datensequenz-Umschaltschaltung 6 beschrieben. Die Datensequenz-Um
schaltschaltung 6 wird betrieben, um einen logischen Wert "EXOR" von sowohl
den weniger signifikanten Bits (A0 und A1) der Anfangsadresse vom Decodierer 11
als auch dem decodierten Zählwert vom Zähler 15 zu berechnen, so daß die
Datensequenz-Umschaltschaltung 6 die Sequenzen der 4-Byte-Daten gemäß dem
berechneten logischen Wert "EXOR" umschaltet. Fig. 2 ist eine Tabelle, die
darstellt, wie eine Operation der Datensequenz-Umschaltschaltung die Sequenzen
der 4-Byte-Daten gemäß dem berechneten logischen Wert "EXOR" umschaltet. Es
ist angenommen, daß die 4-Byte-Daten "D0, D1, D2 und D3" in die Datensequenz-Um
schaltschaltung 6 eingegeben werden. Die decodierten Zählwerte vom Zähler
15 in die Datensequenz-Umschaltschaltung 6 werden immer in der Reihenfolge von
(0, 0), (0, 1), (1, 0) und (1, 1) geändert. Wenn die weniger signifikanten Bits (A1 und
A1) der Anfangsadresse (0, 0) sind, dann wird der logische Wert "EXOR" in der
Reihenfolge von (0, 0), (0, 1), (1, 0) und (1, 1) durch Ändern der decodierten
Zählwerte von (0, 0), (0, 1), (1, 0) und (1, 1) geändert, wodurch eine Ausgabe der
Daten von der Datensequenz-Umschaltschaltung 6 in der Reihenfolge von D0, D1,
D2, D3 wird. Wenn die weniger signifikanten Bits (A0 und A1) der Anfangsadresse
(0,1) sind, dann wird der logische Wert "EXOR" in der Reihenfolge von (0, 1),
(0, 0), (1, 1) und (1, 0) durch Ändern der decodierten Zählwerte von (0, 0), (0, 1), (1, 0)
und (1, 1) geändert, wodurch eine Ausgabe der Daten von der Datensequenz-Um
schaltschaltung 6 in der Reihenfolge von D1, D0, D3, D2 wird. Wenn die
weniger signifikanten Bits (A0 und A1) der Anfangsadresse (1, 0) sind, dann wird
der logische Wert "EXOR" in der Reihenfolge von (1, 0), (1, 1), (0, 0) und (0, 1)
durch Ändern der decodierten Zählwerte von (0, 1), (0, 0), (1, 1) und (1, 0)
geändert, wodurch eine Ausgabe der Daten von der Datensequenz-Um
schaltschaltung 6 in der Reihenfolge von D2, D3, D0, D1 wird. Wenn die
weniger signifikanten Bits (A0 und A1) der Anfangsadresse (1, 1) sind, dann wird
der logische Wert "EXOR" in der Reihenfolge von (1, 1), (1, 0), (0, 1) und (0, 0)
durch Ändern der decodierten Zählwerte von (0, 1), (0, 0), (1, 1) und (1, 0)
geändert, wodurch eine Ausgabe der Daten von der Datensequenz-Umschalt
schaltung 6 in der Reihenfolge von D3, D2, D1, D0 wird.
Die obigen sequenz-geschalteten 4-Byte-Daten werden in einer durch
die weniger signifikanten Bits (A0 und A1) der Anfangsadresse bestimmten
Adresse geschrieben. Es wird angenommen, daß ein Bereich "A" der
Speicherzellenmatrix 1 in einer Reihenfolge "Adresse 0", "Adresse 4" und "Adresse 8"
zugeteilt ist, und daß ein Bereich "B" der Speicherzellenmatrix 1 in einer
Reihenfolge "Adresse 1", "Adresse 5" und "Adresse 9" zugeteilt ist, und daß ein
Bereich "C" der Speicherzellenmatrix 1 in einer Reihenfolge "Adresse 2", "Adres
se 6" und "Adresse 10" zugeteilt ist, und daß ein Bereich "D" der Speicherzellenmatrix
1 in einer Reihenfolge "Adresse 3", "Adresse 6" und "Adresse 11" zugeteilt ist.
Wenn die weniger signifikanten Bits (A0 und A1) der Anfangsadresse (1, 0) sind,
um die "Adresse 2" zu bestimmen, dann werden die Daten "D2" in den Bereich "C"
der Speicherzellenmatrix 1 gespeichert, und die Daten "D3" werden in den Bereich
"D" der Speicherzellenmatrix 1 gespeichert, und die Daten "D0" werden in den
Bereich "A" der Speicherzellenmatrix 1 gespeichert, und die Daten "D1" werden in
den Bereich "B" der Speicherzellenmatrix 1 gespeichert. Wie es hier beschrieben
ist, schaltet die Datensequenz-Umschaltschaltung 6 selbst dann, wenn die Daten
D0, D1, D2, D3 in irgendwelchen Sequenzen eingegeben werden, die Sequenz der
Daten D0, D1, D2, D3 so um, daß die einzelnen Daten D0, D1, D2, D3 in den
Bereichen "A", "B", "C" und "D" entsprechend jenen Adressen gespeichert werden.
Die nachfolgenden Beschreibungen sind auf die Daten-Leseoperation
der Halbleiterspeichervorrichtung gerichtet. Wenn die weniger signifikanten Bits (A0
und A1) der Anfangsadresse (0, 0) sind, um die "Adresse 0" zu bestimmen, dann
werden die im Bereich "A" der Speicherzellenmatrix 1 gespeicherten Daten D0
zuerst ausgegeben, und dann werden die im Bereich "B" der Speicherzellenmatrix
1 gespeicherten Daten D1 ausgegeben, und darauffolgend werden die im Bereich
"C" der Speicherzellenmatrix 1 gespeicherten Daten D2 ausgegeben, und
schließlich werden die im Bereich "D" der Speicherzellenmatrix 1 gespeicherten
Daten D3 ausgegeben. Wenn die weniger signifikanten Bits (A0 und A1) der
Anfangsadresse (0,1) sind, um die "Adresse 1" zu bestimmen, dann werden die im
Bereich "B" der Speicherzellenmatrix 1 gespeicherten Daten D1 zuerst
ausgegeben, und dann werden die im Bereich "A" der Speicherzellenmatrix 1
gespeicherten Daten D0 ausgegeben, und darauffolgend werden die im Bereich "D"
der Speicherzellenmatrix 1 gespeicherten Daten D3 ausgegeben, und schließlich
werden die im Bereich "C" der Speicherzellenmatrix 1 gespeicherten Daten D2
ausgegeben. Wenn die weniger signifikanten Bits (A0 und A1) der Anfangsadresse
(1, 0) sind, um die "Adresse 2" zu bestimmen, dann werden die im Bereich "C" der
Speicherzellenmatrix 1 gespeicherten Daten D2 ausgegeben, und dann werden die
im Bereich "D" der Speicherzellenmatrix 1 gespeicherten Daten D3 ausgegeben,
und darauffolgend werden die im Bereich "A" der Speicherzellenmatrix 1
gespeicherten Daten D0 ausgegeben, und schließlich werden die im Bereich "B"
der Speicherzellenmatrix 1 gespeicherten Daten D1 ausgegeben. Wenn die
weniger signifikanten Bits (A0 und A1) der Anfangsadresse (1, 1) sind, um die
"Adresse 3" zu bestimmen, dann werden die im Bereich "D" der
Speicherzellenmatrix 1 gespeicherten Daten D3 zuerst ausgegeben, und dann
werden die im Bereich C der Speicherzellenmatrix 1 gespeicherten Daten D2
ausgegeben, und darauffolgend werden die im Bereich "B" der
Speicherzellenmatrix 1 gespeicherten Daten D1 ausgegeben, und schließlich
werden die im Bereich "A" der Speicherzellenmatrix 1 gespeicherten Daten D0
ausgegeben. Wie es hier beschrieben ist, werden selbst dann, wenn irgendeine
Adresse bestimmt ist, die Daten entsprechend irgendeiner bestimmten Adresse
zuerst ausgegeben.
Beim obigen Ausführungsbeispiel werden die 4-Byte-Daten gleichzeitig
in die Speicherzellenmatrix 1 geschrieben und aus ihr ausgelesen. Die Anzahl der
gleichzeitig in die Speicherzellenmatrix 1 geschriebenen und aus dieser
ausgelesenen Daten ist nämlich Vier. Wenn m-Byte-Daten gleichzeitig in die
Speicherzellenmatrix 1 geschrieben und aus dieser ausgelesen werden, oder die
Anzahl der in die Speicherzellenmatrix 1 geschriebenen und aus dieser
ausgelesenen Daten "m" ist, dann wird die Datensequenz-Umschaltschaltung 6
betrieben, um die Exklusiv-ODER-Verknüpfung von sowohl den weniger
signifikanten Bits als auch der Ausgabe vom Taktzähler zu berechnen, wobei die
Anzahl der weniger signifikanten Bits derart definiert ist, daß sie log2m ist, um über
die Sequenzen bei einer Ausgabe der Daten gemäß dem berechneten logischen
Wert "EXOR" zu entscheiden.
Wenn, wie es oben beschrieben ist, die Daten D0, . . ., Dn in der 4-By
te-Einheit durch die nicht dargestellte CPU ausgelesen werden, dann werden
verfügbare Einheiten oder Sätze von Daten dafür, daß sie gleichzeitig in die
Speicherzellenmatrix 1 geschrieben oder aus dieser ausgelesen werden, derart
fixiert, daß sie D0 bis D3, D4 bis D7 und Dn-3 bis Dn sind, vorausgesetzt, daß die
verfügbaren Einheiten oder Sätze von Daten dafür, daß sie gleichzeitig in die
Speicherzellenmatrix 1 geschrieben oder aus dieser ausgelesen werden, derart
sind, daß keine Schaltoperation der Wortleitungen nötig ist.
Gemäß der vorliegenden Erfindung werden die Daten des nächsten
Satzes während der Zeit in den Leseverstärker 8 gespeichert, zu der die
Datensequenz-Umschaltschaltung 6 betrieben wird, um die Sequenzen der Daten
des vorherigen Satzes umzuschalten, und darauffolgend speichert die
Leseoperationszweck-Latchschaltung 5 die sequenz-geschalteten Daten des
vorherigen Satzes, aus welchem Grund der CPU erlaubt wird, die Daten
kontinuierlich zu holen, um dadurch einen Freiheitsgrad des externen Datenbusses
zu erhöhen.
Die Datensequenz-Umschaltschaltung 6 verwendet eine einfache
logische Operation zum Umschalten der Sequenzen der Daten, aus welchem
Grund eine Hochgeschwindigkeitsverarbeitung selbst dann realisierbar ist, wenn
die Anzahl der Bytes der Daten einer Burst-Übertragung zu unterziehen ist.
Als erste Modifikation kann die Datensequenz-Umschaltschaltung 6, wie
es in Fig. 3 dargestellt ist, ein Schaltnetz bzw. Umschalt-Netzwerk aufweisen, das
eine Vielzahl von Schaltern 17 aufweist, von denen jeder zuvor gesetzte bzw.
eingestellte Eingangs- und Ausgangspfade hat, so daß das Schaltnetz irgendeines
von vielen Mustern gemäß den decodierten Daten der weniger signifikanten Bits,
wie beispielsweise (A0, A1), auswählen kann. In diesem Fall benötigt die
Datensequenz-Umschaltschaftung 6 nämlich nicht den takt-gezählten Wert zum
Auswählen irgendeines der vielen Muster. Das Schaltnetz hat eine derartige
Konfiguration, daß die Daten in denselben Sequenzen ausgegeben werden, wie
wenn die Sequenzen bei einer Ausgabe der Daten gemäß den logischen Werten
"EXOR" der weniger signifikanten Bits und der Ausgabe vom Taktzähler 15
bestimmt sind. Wenn m-Byte-Daten gleichzeitig in die Speicherzellenmatrix 1
geschrieben und aus dieser ausgelesen werden, oder die Anzahl der Daten, die
gleichzeitig in die Speicherzellenmatrix 1 geschrieben und aus dieser ausgelesen
werden, "m" ist, dann ist die Anzahl der nötigen Schalter 17 m2. Die Erhöhung der
Anzahl der Daten, die gleichzeitig in die Speicherzellenmatrix 1 geschrieben und
aus dieser ausgelesen werden, resultiert in einem exponentiellen Anstieg der
Anzahl der nötigen Schalter 17. Nichts desto weniger wird gemäß dem obigen
Ausführungsbeispiel die einzige Datensequenz-Umschaltschaltung 6 gemeinsam
für sowohl Schreib- als auch Leseoperationen verwendet, um den besetzten
Bereich des Schaltkreises zu reduzieren. Der Schalter 17 kann entweder einen
Einzeltransistor oder Übertragungsgatter oder Logikgatter aufweisen.
Gemäß dem obigen Ausführungsbeispiel werden die gelesenen Daten
vom Leseverstärker 8 durch den Datenpuffer 9 zur Datensequenz-Um
schaltschaltung 6 übertragen. Es ist möglich, die Daten vor einer Übertragung in
die Datensequenz-Umschaltschaltung 6 im Datenpuffer 9 temporär
zwischenzuspeichern. In diesem Fall ist es möglich, die Operation zum Lesen der
Daten von den Speicherzellen, die mit den Wortleitungen verbunden sind, während
der Zeit vorzubereiten, zu der die Datensequenz-Umschaltschaltung 6 betrieben
wird, um die Sequenzen der Daten umzuschalten.
Gemäß dem obigen Ausführungsbeispiel werden selbst dann, wenn die
CPU nur das Datum D3 benötigt, die aufeinanderfolgenden Daten D0, D1, D2 und
D3 gleichzeitig ausgegeben. Nichts desto weniger wird zugelassen, daß die CPU
die Daten D0, D1, D2 ignoriert oder eine Kopie der Daten D0, D1, D2 in einem
primären Cache-Speicher macht, der in der CPU untergebracht ist.
Die obige neue Halbleiterspeichervorrichtung liefert die folgenden
Vorteile. Die Datensequenz-Umschaltschaltung 6 wird betrieben, um die
Sequenzen der Daten in einem Satz dafür umzuschalten, daß sie gleichzeitig in die
Speicherzellenmatrix geschrieben und aus dieser ausgelesen werden, so daß
zugelassen wird, daß die CPU die Daten zuerst holt, die durch die weniger
signifikanten Bits der Anfangsadresse bestimmt sind, und darauffolgend
aufeinanderfolgend die übrigen Daten in den geschalteten Sequenzen holt, ohne
jedoch die ausgewählte Wortleitung umzuschalten. Die Datensequenz-Um
schaltschaltung 6 wird für sowohl die Datenschreib- als auch die -leseope
rationen gemeinsam verwendet, um das nötige Schaltkreisausmaß zu reduzieren.
Die Datensequenz-Umschaltschaltung 6 zeigt eine einfache logische Operation
zum Berechnen der EXOR-Verknüpfung der weniger signifikanten Bits der
Anfangsadresse und der Ausgabe vom Taktzähler, wobei über die Anzahl der
weniger signifikanten Bits derart entschieden wird, daß sie log2m ist, so daß die
Datensequenz-Umschaltschaltung 6 über die Sequenzen der Daten gemäß dem
berechneten "EXOR" entscheidet.
Die Daten des nächsten Satzes werden während der Zeit in den
Leseverstärker 8 gespeichert, zu der die Datensequenz-Umschaltschaltung 6
betrieben wird, um die Sequenzen der Daten des vorherigen Satzes umzuschalten,
und darauffolgend speichert die Leseoperationszweck-Latchschaltung 5 die
sequenz-geschalteten Daten des vorherigen Satzes zwischen, so daß zugelassen
wird daß die CPU die Daten ohne Warteoperation kontinuierlich holt, wodurch ein
Freiheitsgrad des externen Datenbusses erhöht wird.
Nun wird ein zweites Ausführungsbeispiel gemäß der vorliegenden
Erfindung detailliert unter Bezugnahme auf Fig. 4 beschrieben, die ein
Blockdiagramm ist, das eine zweite neue Halbleiterspeichervorrichtung darstellt, die
in einem Vorauslesesystem für eine Burst-Übertragung von Daten in einer 4-By
te-Einheit betreibbar ist. Nichts desto weniger kann die Anzahl der Einheitenbytes zu
2i geändert werden, wobei "i" die natürliche Zahl ist. Das zweite
Ausführungsbeispiel unterscheidet sich vom ersten Ausführungsbeispiel darin, daß
die Datensequenz-Umschaltschaltung zum Umschalten der Sequenzen der Daten
bei der Datenschreiboperation vorgesehen ist, während eine Datensequenz-Steu
erschaltung ebenso zum Umschalten der Sequenzen der Daten bei der
Datenleseoperation vorgesehen ist, so daß selbst dann, wenn die Anzahl der
Daten, die gleichzeitig in die Speicherzellenmatrix geschrieben oder aus dieser
ausgelesen werden, erhöht wird, eine Vergrößerung des nötigen Bereichs der
Datensequenz-Umschaltschaltung unterdrückt werden kann.
Die Halbleiterspeichervorrichtung hat eine Speicherzellenmatrix 1, die
eine Vielzahl von Speicherzellen zum Zulassen von Schreib- und Leseoperationen
der Daten in einer 4-Byte-Einheit (A, B, C und D) aufweist. Die Beschreibungen
werden unter der Annahme gemacht, daß viele Bits (A0, A1, A2, A3, . . ., Ay) der
Anfangsadresse der erforderlichen Daten entsprechen, die zu schreiben oder zu
lesen sind, wobei A0 das am wenigstens signifikante Bit ist, während Ay das
signifikanteste Bit ist. Die Halbleiterspeichervorrichtung hat auch einen ersten
Adressenpuffer 13 zum Empfangen mittelsignifikanter Bits (A2, A3, . . ., Ax), die
durch einen nicht dargestellten externen Bus übertragen werden. Die
Halbleiterspeichervorrichtung hat auch einen zweiten Adressenpuffer 12 zum
Empfangen signifikanterer Bits (Ax+1, Ax+2, . . ., Ax+y), die durch den externen Bus
übertragen werden. Die Halbleiterspeichervorrichtung hat auch einen dritten
Adressenpuffer 10 zum Empfangen weniger signifikanter Bits (A1 und A2), die
durch den externen Bus übertragen werden. Die Halbleiterspeichervorrichtung hat
auch einen Spaltendecodierer 2, der mit einem Ausgangsanschluß des zweiten
Adressenpuffers 12 verbunden ist, zum Empfangen der signifikanteren Bits (Ax+1,
Ax+2, . . ., Ax+y) vom zweiten Adressenpuffer 12, so daß der Spaltendecodierer 2
betrieben wird, um die signifikanteren Bits (Ax+1, Ax+2, . . ., Ax+y) in decodierte
Bitleitungs-Auswahldaten zu decodieren. Der Spaltendecodierer 2 ist auch mit
Bitleitungen verbunden, die mit den Speicherzellen der Speicherzellenmatrix 1
verbunden sind, zum Auswählen von Bitleitungen, die gemäß den decodierten
Bitleitungs-Auswahldaten bestimmt sind. Die Halbleiterspeichervorrichtung hat auch
einen Zeilendecodierer 3, der mit einem Ausgangsanschluß des ersten
Adressenpuffers 13 verbunden ist, zum Empfangen der mittelsignifikanten Bits (A2,
A3, . . ., Ax) vom ersten Adressenpuffer 13, so daß der Zeilendecodierer 3 betrieben
wird, um die mittelsignifikanten Bits (A2, A3, . . ., Ax) in decodierte Wortlei
tungs-Auswahldaten zu decodieren. Der Zeilendecodierer 3 ist auch mit Wortleitungen
verbunden, die mit den Speicherzellen der Speicherzellenmatrix 1 verbunden sind,
zum Auswählen von Wortleitungen, die gemäß den decodierten Wortleitungs-Aus
wahldaten bestimmt sind. Die Halbleiterspeichervorrichtung hat auch eine
Schreiboperationszweck-Latchschaltung 4 zum Empfangen einer sequentiellen
Übertragung aufeinanderfolgender Daten D0, D1, D2, D3, . . ., Dn, die durch einen
nicht dargestellten externen Datenbus zeitsequentiell übertragen worden sind,
wobei "n" die natürliche Zahl ist, so daß die Schreiboperations
zweck-Latchschaltung 4 betrieben wird, um die aufeinanderfolgenden Daten D0, D1, D2,
D3, . . ., Dn synchron zu von außen zugeführten Referenztaktsignalen zum
Ausgeben paralleler Daten in einer 4-Byte-Einheit von der Schreiboperations
zweck-Latchschaltung 4 zwischenzuspeichern. Die Halbleiterspeichervorrichtung hat auch
einen Decodierer 11, der mit einem Ausgangsanschluß des dritten Adressenpuffers
10 verbunden ist, zum Empfangen der weniger signifikanten Bits (A1 und A2) vom
dritten Adressenpuffer 10, so daß der Decodierer 11 betrieben wird, um die weniger
signifikanten Bits (A1 und A2) in decodierte Adressendaten zu decodieren. Die
Halbleiterspeichervorrichtung hat auch einen Schreibverstärker 7, der mit den
Bitleitungen verbunden ist, die mit den Speicherzellen der Speicherzellenmatrix 1
verbunden sind, so daß der Schreibverstärker 7 betrieben wird, um Daten in einer
4-Bit-Einheit in die bestimmten Speicherzellen zu schreiben. Die
Halbleiterspeichervorrichtung hat auch einen Leseverstärker 8, der mit den
Bitleitungen verbunden ist, die mit den Speicherzellen der Speicherzellenmatrix 1
verbunden sind, so daß der Leseverstärker 8 betrieben wird, um Daten in einer
4-Byte-Einheit von den bestimmten Speicherzellen zu lesen. Die
Halbleiterspeichervorrichtung hat auch einen Datenpuffer 9, der mit dem
Leseverstärker 8 verbunden ist, zum Empfangen der gelesenen Daten in einer
4-Byte-Einheit und zum Verstärken der Daten. Die Halbleiterspeichervorrichtung hat
auch eine Leseoperationszweck-Latchschaltung 5, die mit dem Datenpuffer 9
verbunden ist, zum Empfangen der gelesenen Daten in einer 4-Byte-Einheit vom
Datenpuffer 9, so daß die Leseoperationszweck-Latchschaltung 5 betrieben wird,
um die gelesenen Daten für alle 4-Byte-Einheiten synchron zu den
Referenztaktsignalen für zeitsequentielle Ausgaben aufeinanderfolgender Daten
von der Leseoperationszweck-Latchschaltung 5 zwischenzuspeichern. Die
Halbleiterspeichervorrichtung hat auch eine Lese/Schreib-Steuerschaltung 14 zum
Erzeugen von Steuersignalen zum Umschalten zwischen Lese- und
Schreiboperationen. Die Lese/Schreib-Steuerschaltung 14 ist mit dem
Schreibverstärker 7, dem Leseverstärker 8 und dem Datenpuffer 9 verbunden, um
die Steuersignale dorthin zu senden. Die Halbleiterspeichervorrichtung hat auch
einen Zähler 15 zum Empfangen der von außen zugeführten Referenztaktsignale
für eine Zähloperation von ihm, um einen gezählten Wert 0, 1, 2 oder 3 zu erhalten
und um weiterhin den gezählten Wert 0, 1, 2 oder 3 zu decodieren. Der Zähler 15
ist mit der Lese/Schreib-Steuerschaltung 14 zum Empfangen des Steuersignals von
der Lese/Schreib-Steuerschaltung 14 verbunden. Der Zähler 15 ist durch fünf
Signalleitungen auch mit der Schreiboperationszweck-Latchschaltung 4 und der
Leseoperationszweck-Latchschaltung 5 zum Senden des decodierten Zählwerts
und des Steuersignals zur Schreiboperationszweck-Latchschaltung 4 und zur
Leseoperationszweck-Latchschaltung 5 verbunden.
Weiterhin hat die Halbleiterspeichervorrichtung eine Datensequenz-Um
schaltschaltung 6 zum Umschalten der Sequenz von 4-Byte-Daten. Die
Datensequenz-Umschaltschaltung 6 ist mit dem Zähler 15 zum Empfangen des
decodierten Zählwerts und des Steuersignals vom Zähler 15 verbunden, und ist
auch mit dem Decodierer 11 zum Empfangen der decodierten Adressendaten von
den weniger signifikanten Bits (A0 und A1) verbunden, so daß die Datensequenz-Um
schaltschaltung 6 betrieben wird, um die Sequenz von 4-Byte-Daten gemäß den
decodierten Adressendaten, dem decodierten Zählwert und dem Steuersignal
umzuschalten. Die Datensequenz-Umschaltschaltung 6 ist auch mit der Schreib
operationszweck-Latchschaltung 4 sowie mit dem Schreibverstärker 7 verbunden.
Zum Zwecke einer Schreiboperation empfängt die Datensequenz-Um
schaltschaltung 6 die parallelen Daten in einer 4-Byte-Einheit von der
Schreiboperationszweck-Latchschaltung 4 zum Umschalten der Sequenz von
4-Byte-Daten gemäß den decodierten Adressendaten, dem decodierten Zählwert und
dem Steuersignal, so daß die Datensequenz-Umschaltschaltung 6 die sequenz
geschalteten 4-Byte-Daten zum Schreibverstärker 7 überträgt.
Weiterhin hat die Halbleiterspeichervorrichtung eine Datensequenz-Steu
erschaltung 16 zum Umschalten der Sequenz von 4-Byte-Daten. Die
Datensequenz-Steuerschaltung 16 ist mit dem Zähler 15 zum Empfangen des
decodierten Zählwerts und des Steuersignals vom Zähler 15 verbunden, und ist
auch mit dem Decodierer 11 zum Empfangen der decodierten Adressendaten von
den weniger signifikanten Bits (A0 und A1) verbunden, so daß die Datense
quenz-Steuerschaltung 16 betrieben wird, um die Sequenz von 4-Byte-Daten gemäß den
decodierten Adressendaten, dem decodierten Zählwert und dem Steuersignal
umzuschalten. Die Datensequenz-Steuerschaltung 16 ist auch mit der
Leseoperationszweck-Latchschaltung 5 verbunden. Zum Zwecke einer
Leseoperation schaltet die Datensequenz-Steuerschaltung 16 die Sequenz von
gelesenen 4-Byte-Daten, die in der Leseoperationszweck-Latchschaltung 5
zwischengespeichert sind, gemäß den decodierten Adressendaten und dem
decodierten Zählwert um, so daß die Leseoperationszweck-Latchschaltung 5 die
gelesenen Daten in umgeschalteten Sequenzen ausgibt.
Bei den obigen Beschreibungen sind alle der Daten in der
Schreiboperationszweck-Latchschaltung 4 gespeichert worden, bevor die
Datensequenz-Umschaltschaltung 6 betrieben wird, um die Sequenzen der Daten
umzuschalten. Nichts desto weniger kann es alternativ dazu möglich sein, Da
ten-Zwischenspeicherungspositionen in einem nicht dargestellten Widerstand zur
gleichen Zeit zu bestimmen, zu der die Daten in der Schreiboperations
zweck-Latchschaltung 4 gespeichert sind, so daß die 4-Byte-Daten für eine darauffolgende
direkte Übertragung der Ausgabe von der Schreiboperationszweck-Latchschaltung
4 zum Schreibverstärker 7 zwischengespeichert werden, um im wesentlichen
denselben Effekt wie ein Schalten der Sequenzen der Daten zu liefern, wodurch die
Daten in die Speicherzellenmatrix 1 mit einer reduzierten Anzahl von Takten
geschrieben werden.
Die folgenden Beschreibungen sind auf die Operationen der obigen
Halbleiterspeichervorrichtung gerichtet. Die aufeinanderfolgenden Daten D0, D1,
D2, D3, . . ., Dn werden in einen Eingangsanschluß der
Halbleiterspeichervorrichtung synchron zu von außen zugeführten
Referenztaktsignalen eingegeben, wobei der Eingangsanschluß mit der
Schreiboperationszweck-Latchschaltung 4 und der Leseoperationszweck-Latch
schaltung 5 verbunden ist. Die Schreiboperationszweck-Latchschaltung 4 empfängt
die sequentielle Übertragung der aufeinanderfolgenden Daten D0, D1, D2, D3, . . .,
Dn, so daß die Schreiboperationszweck-Latchschaltung 4 betrieben wird, um die
aufeinanderfolgenden Daten D0, D1, D2, D3, . . ., Dn in parallele Daten in einer
4-Byte-Einheit umzuwandeln. Die Datensequenz-Umschaltschaltung 6 empfängt die
parallelen Daten in einer 4-Byte-Einheit zum Umschalten der Sequenz der 4-By
te-Daten gemäß den decodierten Adressendaten vom Decodierer 11 und dem
decodierten Zählwert vom Zähler 15. Die Datensequenz-Umschaltschaltung 6
überträgt die sequenz-geschalteten 4-Byte-Daten zum Schreibverstärker 7, so daß
der Schreibverstärker 7 betrieben wird, um die sequenz-geschalteten 4-Byte-Daten
in die Speicherzellen zu schreiben, die durch den Spaltendecodierer 2 und den
Zeilendecodierer 3 bestimmt sind.
Zwischenzeitlich, für den Zweck einer Leseoperation, wird der
Leseverstärker 8 betrieben, um Daten in einer 4-Byte-Einheit von den bestimmten
Speicherzellen zu lesen. Der Datenpuffer 9, der mit dem Leseverstärker 8
verbunden ist, empfängt die gelesenen Daten in einer 4-Byte-Einheit zum
Verstärken der Daten. Der Datenpuffer 9 überträgt die verstärkten gelesenen Daten
in einer 4-Byte-Einheit zur Leseoperationszweck-Latchschaltung 5. Die
Leseoperationszweck-Latchschaltung 5 empfängt die gelesenen Daten in 4-By
te-Einheiten vom Datenpuffer 9, so daß die Datensequenz-Steuerschaltung 16 ein
Steuersignal erzeugt, das Sequenzen bei einer Ausgabe der gelesenen 4-Byte-Da
ten gemäß den decodierten Adressendaten vom Decodierer 11 und dem
decodierten Zählwert vom Taktzähler 15 steuert oder schaltet, so daß die
Leseoperationszweck-Latchschaltung 5 sequenz-geschaltete Ausgaben der Daten
synchron zu den Referenztaktsignalen zeigt.
Die Lese/Schreib-Steuerschaltung 14 erzeugt solche Steuersignale, daß
der Leseverstärker 8 betrieben wird, um die nächsten Daten von der
Speicherzellenmatrix 1 während der Umschaltoperation zu den 4-Byte-Daten durch
die Datensequenz-Umschaltschaltung 6 zu lesen, und die gelesenen Daten werden
durch den Leseverstärker 8 zwischengespeichert.
Nun wird die Operation zum Umschalten der Sequenz der 4-Byte-Daten
durch die Datensequenz-Umschaltschaltung 6 beschrieben. Die Datensequenz-Um
schaltschaltung 6 wird betrieben, um einen logischen Wert "EXOR" von sowohl
den weniger signifikanten Bits (A0 und A1) der Anfangsadresse vom Decodierer 11
als auch dem decodierten Zählwert vom Zähler 15 zu berechnen, so daß die
Datensequenz-Umschaltschaltung 6 die Sequenzen der 4-Byte-Daten gemäß dem
berechneten logischen Wert "EXOR" umschaltet. Fig. 2 ist eine Tabelle, die
darstellt, wie eine Operation der Datensequenz-Umschaltschaltung die Sequenzen
der 4-Byte-Daten gemäß dem berechneten logischen Wert "EXOR" umschaltet. Es
wird angenommen, daß die 4-Byte-Daten "D0, D1, D2 und D3" in die
Datensequenz-Umschaltschaltung 6 eingegeben werden. Die decodierten
Zählwerte vom Zähler 15 in die Datensequenz-Umschaltschaltung 6 werden immer
in der Reihenfolge von (0, 0), (0, 1), (1, 0) und (1, 1) geändert. Wenn die weniger
signifikanten Bits (A0 und A1) der Anfangsadresse (0, 0) sind, dann wird der
logische Wert "EXOR" in der Reihenfolge von (0, 0), (0, 1), (1, 0) und (1, 1) durch
Ändern der decodierten Zählwerte von (0, 0), (0, 1), (1, 0) und (1, 1) geändert,
wodurch eine Ausgabe der Daten von der Datensequenz-Umschaltschaltung 6 in
der Reihenfolge von D0, D1, D2, D3 wird. Wenn die weniger signifikanten Bits (A0
und A1) der Anfangsadresse (0,1) sind, dann wird der logische Wert "EXOR" in der
Reihenfolge von (0, 1); (0, 0), (1, 1) und (1, 0) durch Ändern der decodierten
Zählwerte von (0, 0), (0, 1), (1, 0) und (1, 1) geändert, wodurch eine Ausgabe der
Daten von der Datensequenz-Umschaltschaltung 6 in der Reihenfolge von D1, D0,
D3, D2 wird. Wenn die weniger signifikanten Bits (A0 und A1) der Anfangsadresse
(1, 0) sind, dann wird der logische Wert "EXOR" in der Reihenfolge von (1, 0),
(1, 1), (0, 0) und (0, 1) durch Ändern der decodierten Zählwerte von (0, 1), (0, 0), (1, 1)
und (1, 0) geändert, wodurch eine Ausgabe der Daten von der Datensequenz-Um
schaltschaltung 6 in der Reihenfolge von D2, D3, D0, D1 wird. Wenn die
weniger signifikanten Bits (A0 und A1) der Anfangsadresse (1, 1) sind, dann wird
der logische Wert "EXOR" in der Reihenfolge von (1, 1), (1, 0), (0, 1) und (0, 0)
durch Ändern der decodierten Zählwerte von (0, 1), (0, 0), (1, 1) und (1, 0)
geändert, wodurch eine Ausgabe der Daten von der Datensequenz-Umschalt
schaltung 6 in der Reihenfolge von D3, D2, D1, D0 wird.
Die obigen sequenz-geschalteten 4-Byte-Daten werden in eine Adresse
geschrieben, die durch die weniger signifikanten Bits (A0 und A1) der
Anfangsadresse bestimmt wird. Es wird angenommen, daß ein Bereich "A" der
Speicherzellenmatrix 1 in einer Reihenfolge "Adresse 0", "Adresse 4" und "Adres
se 8" zugeteilt ist, und daß ein Bereich "B" der Speicherzellenmatrix 1 in einer
Reihenfolge "Adresse 1", "Adresse 5" und "Adresse 9" zugeteilt ist, und daß ein
Bereich "C" der Speicherzellenmatrix 1 in einer Reihenfolge "Adresse 2", "Adres
se 6" und "Adresse 10" zugeteilt ist, und daß ein Bereich "D" der Speicherzellenmatrix
1 in einer Reihenfolge "Adresse 3", "Adresse 6" und "Adresse 11" zugeteilt ist.
Wenn die weniger signifikanten Bits (A0 und A1) der Anfangsadresse (1, 0) sind,
um die "Adresse 2" zu bestimmen, dann werden die Daten "D2" in dem Bereich "C"
der Speicherzellenmatrix 1 gespeichert, und die Daten "D3" werden in den Bereich
"D" der Speicherzellenmatrix 1 gespeichert und die Daten "D0" werden in den
Bereich "A" der Speicherzellenmatrix 1 gespeichert, und die Daten "D1" werden in
den Bereich "B" der Speicherzellenmatrix 1 gespeichert. Wie es hier beschrieben
ist, schalt 10981 00070 552 001000280000000200012000285911087000040 0002019900365 00004 10862et die Datensequenz-Umschaltschaltung 6 selbst dann, wenn Daten D0,
D1, D2, D3 in irgendwelchen Sequenzen eingegeben werden, die Sequenz der
Daten D0, D1, D2, D3 so um, daß die einzelnen Daten D0, D1, D2, D3 in die
Bereiche "A", "B", "C" und "D" entsprechend jener Adressen gespeichert werden.
Die nachfolgenden Beschreibungen sind auf die Datenleseoperation der
Halbleiterspeichervorrichtung gerichtet. Wenn die weniger signifikanten Bits (A0
und A1) der Anfangsadresse (0, 0) sind, um die "Adresse 0" zu bestimmen, dann
werden die im Bereich "A" der Speicherzellenmatrix 1 gespeicherten Daten D0
zuerst ausgegeben, und dann werden die im Bereich "B" der Speicherzellenmatrix
1 gespeicherten Daten D1 ausgegeben, und darauffolgend werden die im Bereich
"C" der Speicherzellenmatrix 1 gespeicherten Daten D2 ausgegeben, und
schließlich werden die im Bereich "D" der Speicherzellenmatrix gespeicherten
Daten D3 ausgegeben. Wenn die weniger signifikanten Bits (A0 und A1) der
Anfangsadresse (0, 1) sind, um die "Adresse 1" zu bestimmen, dann werden die im
Bereich "B" der Speicherzellenmatrix 1 gespeicherten Daten D1 zuerst
ausgegeben, und dann werden die im Bereich "A" der Speicherzellenmatrix 1
gespeicherten Daten D0 ausgegeben, und darauffolgend werden die im Bereich "D"
der Speicherzellenmatrix 1 gespeicherten Daten D3 ausgegeben, und schließlich
werden die im Bereich "C" der Speicherzellenmatrix 1 gespeicherten Daten D2
ausgegeben. Wenn die weniger signifikanten Bits (A0 und A1) der Anfangsadresse
(1, 0) sind, um die "Adresse 2" zu bestimmen, dann werden die im Bereich "C" der
Speicherzellenmatrix 1 gespeicherten Daten D2 ausgegeben, und dann werden die
im Bereich "D" der Speicherzellenmatrix 1 gespeicherten Daten D3 ausgegeben,
und darauffolgend werden die im Bereich "A" der Speicherzellenmatrix 1
gespeicherten Daten D0 ausgegeben, und schließlich werden die im Bereich "B"
der Speicherzellenmatrix 1 gespeicherten Daten D1 ausgegeben. Wenn die
weniger signifikanten Bits (A0 und A1) der Anfangsadresse (1, 1) sind, um die
"Adresse 3" zu bestimmen, dann werden die im Bereich "D" der
Speicherzellenmatrix 1 gespeicherten Daten D3 zuerst ausgegeben, und dann
werden die im Bereich "C" der Speicherzellenmatrix 1 gespeicherten Daten D2
aus gegeben, und darauffolgend werden die im Bereich "B" der
Speicherzellenmatrix 1 gespeicherten Daten D1 ausgegeben, und schließlich
werden die im Bereich "A" der Speicherzellenmatrix 1 gespeicherten Daten D0
ausgegeben. Wie es hier beschrieben ist, werden selbst dann, wenn irgendeine
Adresse bestimmt wird, die Daten entsprechend irgendeiner bestimmten Adresse
zuerst ausgegeben.
Beim obigen Ausführungsbeispiel werden die 4-Byte-Daten gleichzeitig
in die Speicherzellenmatrix 1 geschrieben und aus dieser ausgelesen. Die Anzahl
der Daten, die gleichzeitig in die Speicherzellenmatrix 1 geschrieben und aus
dieser ausgelesen wird, ist nämlich Vier. Wenn m-Byte-Daten gleichzeitig in die
Speicherzellenmatrix 1 geschrieben und aus dieser ausgelesen werden, oder die
Anzahl der Daten, die gleichzeitig in die Speicherzellenmatrix 1 geschrieben und
aus dieser ausgelesen werden, "m" ist, dann wird die Datensequenz-Um
schaltschaltung 6 betrieben, um die Exklusiv-ODER-Verknüpfung von sowohl den
weniger signifikanten Bits als auch der Ausgabe vom Taktzähler zu berechnen,
wobei die Anzahl der weniger signifikanten Bits derart definiert ist, daß sie log2m ist,
um über die Sequenzen bei einer Ausgabe der Daten gemäß dem berechneten
logischen Wert "EXOR" zu entscheiden.
Wenn, wie es oben beschrieben ist, die Daten D0, . . ., Dn in der 4-By
te-Einheit durch die nicht dargestellte CPU ausgelesen werden, dann werden
verfügbare Einheiten oder Sätze von Daten dafür, daß sie gleichzeitig in die
Speicherzellenmatrix 1 geschrieben oder aus dieser ausgelesen werden, derart
fixiert, daß sie D0 bis D3, D4 bis D7 und Dn-3 bis Dn sind, vorausgesetzt, daß die
verfügbaren Einheiten oder Sätze von Daten dafür, daß sie gleichzeitig in die
Speicherzellenmatrix 1 geschrieben oder aus dieser ausgelesen werden, derart
sind, daß keine Schaltoperation der Wortleitungen nötig ist.
Gemäß der vorliegenden Erfindung werden die Daten des nächsten
Satzes in den Leseverstärker 8 während der Zeit gespeichert, zu der die
Datensequenz-Umschaltschaltung 6 betrieben wird, um die Sequenzen der Daten
des vorherigen Satzes umzuschalten, und darauffolgend speichert die
Leseoperationszweck-Latchschaltung 5 die sequenz-geschalteten Daten des
vorherigen Satzes zwischen, aus welchem Grund zugelassen wird, daß die CPU
die Daten kontinuierlich holt, um dadurch einen Freiheitsgrad des externen
Datenbusses zu erhöhen.
Die Datensequenz-Umschaltschaltung 6 verwendet eine einfache
logische Operation zum Umschalten der Sequenzen der Daten, aus welchem
Grund eine Hochgeschwindigkeitsverarbeitung selbst dann realisierbar ist, wenn
die Anzahl der Bytes der Daten einer Burst-Übertragung zu unterziehen ist.
Als eine erste Modifikation, wie sie in Fig. 3 dargestellt ist, kann jede der
Datensequenz-Umschaltschaltung 6 und der Datensequenz-Steuerschaltung 6 ein
Schaltnetz bzw. Umschaltnetzwerk aufweisen, das eine Vielzahl von Schaltern 17
aufweist, von denen jeder vorher eingestellte bzw. gesetzte Eingangs- und
Ausgangspfade hat, so daß das Schaltnetz irgendeines vieler Muster gemäß den
decodierten Daten der weniger signifikanten Bits, beispielsweise (A0, A1),
auswählen kann. In diesem Fall benötigt die Datensequenz-Umschaltschaltung 6
nämlich nicht den taktgezählten Wert zum Auswählen irgendeines der vielen
Muster. Das Schaltnetz hat eine derartige Konfiguration, daß die Daten in
denselben Sequenzen ausgegeben werden, wie wenn die Sequenzen bei einer
Ausgabe der Daten gemäß den logischen Werten "EXOR" der weniger
signifikanten Bits und der Ausgabe vom Taktzähler 15 bestimmt werden. Wenn
m-Byte-Daten gleichzeitig in die Speicherzellenmatrix 1 geschrieben und aus dieser
ausgelesen werden, oder die Anzahl der Daten, die gleichzeitig in die
Speicherzellenmatrix 1 geschrieben und aus dieser ausgelesen werden, "m" ist,
dann ist die Anzahl der nötigen Schalter 17 m2. Das Erhöhen bezüglich der Anzahl
der Daten, die gleichzeitig in die Speicherzellenmatrix 1 geschrieben und aus
dieser ausgelesen werden, resultiert in einem exponentiellen Anstieg der Anzahl
der nötigen Schalter 17. Nichts desto weniger wird gemäß dem obigen
Ausführungsbeispiel die einzige Datensequenz-Umschaltschaltung 6 gemeinsam
für sowohl Schreib- als auch Leseoperationen verwendet, um den besetzten
Bereich des Schaltkreises zu reduzieren. Der Schalter 17 kann entweder einen
einzelnen Transistor oder Übertragungsgatter oder Logikgatter aufweisen.
Gemäß dem obigen Ausführungsbeispiel werden die gelesenen Daten
vom Leseverstärker 8 durch den Datenpuffer 9 zur Datensequenz-Um
schaltschaltung 6 übertragen. Es ist möglich, die Daten im Datenpuffer 9 vor
einer Übertragung in die Datensequenz-Umschaltschaltung 6 temporär
zwischenzuspeichern. In diesem Fall ist es möglich, die Operation zum Lesen der
Daten von den Speicherzellen, die mit den Wortleitungen verbunden sind, während
der Zeit vorzubereiten, zu der die Datensequenz-Umschaltschaltung 6 betrieben
wird, um die Sequenzen der Daten umzuschalten.
Gemäß dem obigen Ausführungsbeispiel werden selbst dann, wenn die
CPU nur das Datum D3 benötigt, die aufeinanderfolgenden Daten D0, D1, D2 und
D3 aufeinanderfolgend ausgegeben. Nichts desto weniger wird zugelassen, daß die
CPU die Daten D0, D1, D2 ignoriert oder eine Kopie der Daten D0, D1, D2 in einem
primären Cachespeicher macht, der in der CPU untergebracht ist. Die obige neue
Halbleiterspeichervorrichtung liefert die folgenden Vorteile. Jede der
Datensequenz-Umschaltschaltungen und der Datensequenz-Steuerschaltung 16
wird betrieben, um die Sequenzen der Daten in einem Satz dafür umzuschalten,
daß sie gleichzeitig in die Speicherzellenmatrix geschrieben und aus dieser
ausgelesen werden, so daß zugelassen wird, daß die CPU die Daten zuerst holt,
die durch die weniger signifikanten Bits der Anfangsadresse bestimmt sind, und
darauffolgend aufeinanderfolgend die übrigen Daten in den geschalteten
Sequenzen holt, ohne jedoch die ausgewählte Wortleitung umzuschalten.
Die Datensequenz-Umschaltschaltung 6 zeigt eine einfache logische
Operation zum Berechnen der EXOR-Verknüpfung der weniger signifikanten Bits
der Anfangsadresse und der Ausgabe des Taktzählers, wobei über die Anzahl der
weniger signifikanten Bits derart entschieden wird, daß sie log2m ist, so daß die
Datensequenz-Umschaltschaltung 6 über die Sequenzen der Daten gemäß dem
berechneten "EXOR" entscheidet.
Nicht nur die Datensequenz-Umschaltschaltung 6 ist zum Umschalten
der Sequenz der Daten bei der Datenschreiboperation vorgesehen, sondern auch
die Datensequenz-Steuerschaltung 16 ist getrennt davon zum Umschalten der
Sequenzen der Daten bei der Datenleseoperation vorgesehen, so daß selbst dann,
wenn die Anzahl der Daten, die gleichzeitig in die Speicherzellenmatrix 1
geschrieben oder aus dieser ausgelesen werden, erhöht wird, irgendein Erhöhen in
bezug auf den nötigen Bereich der Datensequenz-Umschaltschaltung 6 unterdrückt
werden kann.
Die Datenlese-Ausgangsleitung der obigen Halbleiterspeichervorrichtung
hat keine Transistoren, die die Datensequenz-Umschaltschaltung 6 bilden. Dies
realisiert einen minimalen Verdrahtungsabstand beim Schaltungsaufbau, wodurch
der Chipbereich reduziert wird, und wodurch auch irgendeine Verzögerung bei
einer Signalübertragung auf der Verdrahtung unterdrückt wird.
Während Modifikationen der vorliegenden Erfindung einen Fachmann
auf dem Gebiet, zu dem die Erfindung gehört, offensichtlich sein werden, ist zu
verstehen, daß Ausführungsbeispiele, wie sie anhand von Illustrationen gezeigt und
beschrieben sind, keineswegs dazu beabsichtigt sind, in einem beschränkenden
Sinn angesehen zu werden. Demgemäß ist beabsichtigt, alle Modifikationen, die in
den Sinn und Schutzumfang der vorliegenden Erfindung fallen, durch Ansprüche
abzudecken.
Claims (26)
1. Verfahren zum Umschalten von Sequenzen von Einheitendaten mit
vielen Bytes, die für wenigstens eine von Datenschreib- oder -leseoperationen
aufeinanderfolgend als Einheit zu übertragen sind,
dadurch gekennzeichnet, daß, gemäß einer bestimmten Adresse eines
Speicherbereichs, irgendwelche Sequenzen der Einheitendaten so umgeschaltet
werden, daß zuerst ein entsprechendes Datum der Einheitendaten zur bestimmten
Adresse übertragen wird, gefolgt durch eine aufeinanderfolgende Übertragung der
übrigen Daten in einer vorbestimmten grundlegenden zyklischen Sequenz, so daß
dann, wenn irgendeine Adresse des Speicherbereichs bestimmt ist, die
Einheitendaten mit den vielen Bytes aufeinanderfolgend als Einheit übertragen
werden, ohne daß irgendeine Operation zum Umschalten von mit dem
Speicherbereich verbundenen Wortleitungen dazwischenkommt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
vorbestimmte grundlegende zyklische Sequenz derart definiert ist, daß sie eine
Sequenz ist, wenn eine jüngste Adressenzahl, in der Einheitendaten sind, bestimmt
ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine
mögliche Anzahl der vielen Bytes, die die Einheitendaten bilden, 2 ist, und zwar
unter der Voraussetzung, daß i eine natürliche Zahl ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
irgendwelche Sequenzen der Einheitendaten gemäß logischer Werte einer
EXOR-Verknüpfung zwischen der bestimmten Adresse und gezählten Werten von Takten
so umzuschalten sind, und zwar unter der Voraussetzung, daß eine Zähloperation
der Takte in einem Zyklus derselben Anzahl wie die vielen Bytes ausgeführt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß dann,
wenn die Anzahl der vielen Bytes, die die Einheitendaten bilden, "m" ist, die
bestimmte Adresse durch weniger signifikante Bits eine Anfangsadresse gegeben
ist, und zwar unter der Voraussetzung, daß die Anzahl der weniger signifikanten
Bits durch log2m gegeben ist.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
irgendwelche Sequenzen der Einheitendaten durch Umschaltoperationen einer
Vielzahl von Umschaltvorrichtungen umgeschaltet werden, die miteinander
verbunden sind, um ein Netzwerk mit vielen Signalpfaden zu bilden, von welchen
irgendeiner gemäß der bestimmten Adresse auswählbar ist, und zwar unter der
Voraussetzung, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch weniger signifikante
Bits eine Anfangsadresse gegeben ist, wobei die Anzahl der weniger signifikanten
Bits durch log2m gegeben ist und wobei die Anzahl der Umschaltvorrichtungen
durch m2 gegeben ist.
7. Halbleiterspeichervorrichtung, die Daten in einen Speicherbereich
schreiben kann und die Daten aus dem Speicherbereich lesen kann,
dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung eine
Schaltung zum Umschalten von Sequenzen von Einheitendaten mit vielen Bytes
hat, die für wenigstens eine von Datenschreib- oder -leseoperationen
aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß einer
bestimmten Adresse eines Speicherbereichs, zuerst ein entsprechendes Datum der
Einheitendaten zur bestimmten Adresse übertragen wird, gefolgt durch eine
aufeinanderfolgende Übertragung der übrigen Daten in einer vorbestimmten
grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse des
Speicherbereichs bestimmt ist, die Einheitendaten mit den vielen Bytes
aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation
zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen
dazwischenkommt.
8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß die vorbestimmte grundlegende zyklische Sequenz derart
definiert ist, daß sie eine Sequenz ist, wenn eine jüngste Adressenzahl, in der
Einheitendaten sind, bestimmt ist.
9. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß eine mögliche Anzahl der vielen Bytes, die die Einheitendaten
bilden, 2i ist, und zwar unter der Voraussetzung, daß i eine natürliche Zahl ist.
10. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß die Schaltung betrieben wird, um logische Werte einer EXOR-Ver
knüpfung zwischen der bestimmten Adresse und gezählten Werten von Takten
zu berechnen, und zwar unter der Voraussetzung, daß eine Zähloperation der
Takte in einem Zyklus derselben Anzahl wie die vielen Bytes ausgeführt wird, so
daß die Schaltung betrieben wird, um Sequenzen der Einheitendaten gemäß
sowohl den berechneten logischen Werten der EXOR-Verknüpfung als auch den
gezählten Werten der Takte umzuschalten.
11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch
gekennzeichnet, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch weniger signifikante
Bits einer Anfangsadresse gegeben ist, und zwar unter der Voraussetzung, daß die
Anzahl der weniger signifikanten Bits durch log2m gegeben ist.
12. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß die Schaltung ein Netzwerk von Verbindungen einer Vielzahl
von Umschaltvorrichtungen aufweist, um viele Signalpfade zu bilden, so daß die
Umschaltvorrichtungen betrieben werden, um irgendeinen der vielen Pfade gemäß
der bestimmten Adresse auszuwählen, und zwar unter der Voraussetzung, daß
dann, wenn die Anzahl der vielen Bytes, die die Einheitendaten bilden, "m" ist, die
bestimmte Adresse durch weniger signifikante Bits eine Anfangsadresse gegeben
ist, wobei die Anzahl der weniger signifikanten Bits durch log2m gegeben ist und
wobei die Anzahl der Umschaltvorrichtungen durch m2 gegeben ist.
13. Halbleiterspeichervorrichtung, die folgendes aufweist:
eine Speicherzellenmatrix;
eine Schreibdaten-Latchschaltung zum Empfangen von Eingangsdaten, die synchron zu einem von außen zugeführten Taktsignal zeitsequentiell ein gegeben werden, so daß die Schreibdaten-Latchschaltung eine parallele Ausgabe einer Vielzahl von Einheitendaten mit vielen Bytes ausführt;
einen Taktzähler zum Zählen von von außen zugeführten Takten;
einen Adressendecodierer zum Decodieren weniger signifikanter Bits einer Anfangsadresse von Adressen entsprechend den Eingangsdaten;
eine Datensequenz-Umschaltschaltung, die mit dem Taktzähler verbunden ist, zum Empfangen gezählter Taktwerte vom Taktzähler, wobei die Datensequenz-Umschaltschaltung mit dem Adressendecodierer zum Empfangen decodierter weniger signifikanter Bits vom Adressendecodierer verbunden ist, und wobei die Datensequenz-Umschaltschaltung auch mit der Schreibda ten-Latchschaltung zum Empfangen der parallelen Ausgabe der Einheitendaten mit vielen Bytes verbunden ist, um Sequenzen der Einheitendaten mit vielen Bytes umzuschalten, die aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse übertragen wird, gefolgt durch ein aufeinanderfolgende Übertragung der übrigen Daten der Einheitendaten in einer vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse bestimmt ist, die Einheitendaten mit den vielen Bytes zur Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen zum Schreiben der Daten in die Speicherzellenmatrix dazwischen kommt, und die Datensequenz-Umschaltschaltung auch betrieben wird, um Sequenzen gelesener Einheitendaten, die von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, umzuschalten, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der gelesenen Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse für eine Leseoperation von der Datensequenz-Umschaltschaltung ausgegeben wird, gefolgt durch eine aufeinanderfolgende Ausgabe der übrigen Daten der gelesenen Einheitendaten in der vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse bestimmt ist, die gelesenen Einheitendaten mit den vielen Bytes von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten der Wortleitungen zum Lesen der Daten von der Speicherzellenmatrix dazwischenkommt; und
eine Lesedaten-Latchschaltung, die mit der Datensequenz-Um schaltschaltung verbunden ist, zum Empfangen von Ausgaben von der Datensequenz-Umschaltschaltung, um eine zeitsequentielle Ausgabe der gelesenen Daten synchron zum Taktsignal zu realisieren.
eine Speicherzellenmatrix;
eine Schreibdaten-Latchschaltung zum Empfangen von Eingangsdaten, die synchron zu einem von außen zugeführten Taktsignal zeitsequentiell ein gegeben werden, so daß die Schreibdaten-Latchschaltung eine parallele Ausgabe einer Vielzahl von Einheitendaten mit vielen Bytes ausführt;
einen Taktzähler zum Zählen von von außen zugeführten Takten;
einen Adressendecodierer zum Decodieren weniger signifikanter Bits einer Anfangsadresse von Adressen entsprechend den Eingangsdaten;
eine Datensequenz-Umschaltschaltung, die mit dem Taktzähler verbunden ist, zum Empfangen gezählter Taktwerte vom Taktzähler, wobei die Datensequenz-Umschaltschaltung mit dem Adressendecodierer zum Empfangen decodierter weniger signifikanter Bits vom Adressendecodierer verbunden ist, und wobei die Datensequenz-Umschaltschaltung auch mit der Schreibda ten-Latchschaltung zum Empfangen der parallelen Ausgabe der Einheitendaten mit vielen Bytes verbunden ist, um Sequenzen der Einheitendaten mit vielen Bytes umzuschalten, die aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse übertragen wird, gefolgt durch ein aufeinanderfolgende Übertragung der übrigen Daten der Einheitendaten in einer vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse bestimmt ist, die Einheitendaten mit den vielen Bytes zur Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen zum Schreiben der Daten in die Speicherzellenmatrix dazwischen kommt, und die Datensequenz-Umschaltschaltung auch betrieben wird, um Sequenzen gelesener Einheitendaten, die von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, umzuschalten, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der gelesenen Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse für eine Leseoperation von der Datensequenz-Umschaltschaltung ausgegeben wird, gefolgt durch eine aufeinanderfolgende Ausgabe der übrigen Daten der gelesenen Einheitendaten in der vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse bestimmt ist, die gelesenen Einheitendaten mit den vielen Bytes von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten der Wortleitungen zum Lesen der Daten von der Speicherzellenmatrix dazwischenkommt; und
eine Lesedaten-Latchschaltung, die mit der Datensequenz-Um schaltschaltung verbunden ist, zum Empfangen von Ausgaben von der Datensequenz-Umschaltschaltung, um eine zeitsequentielle Ausgabe der gelesenen Daten synchron zum Taktsignal zu realisieren.
14. Halbleiterspeichervorrichtung nach Anspruch 13, dadurch
gekennzeichnet, daß die vorbestimmte grundlegende zyklische Sequenz derart
definiert ist, daß sie eine Sequenz ist, wenn eine jüngste Adressenzahl, in der
Einheitendaten sind, bestimmt ist.
15. Halbleiterspeichervorrichtung nach Anspruch 13, dadurch
gekennzeichnet, daß eine mögliche Anzahl der vielen Bytes, die die Einheitendaten
bilden, 2i ist, und zwar unter der Voraussetzung, daß i eine natürliche Zahl ist.
16. Halbleiterspeichervorrichtung nach Anspruch 13, dadurch
gekennzeichnet, daß die Datensequenz-Umschaltschaltung betrieben wird, um
logische Werte einer EXOR-Verknüpfung zwischen der bestimmten Adresse und
gezählten Werten von Takten zu berechnen, und zwar unter der Voraussetzung,
daß eine Zähloperation der Takte in einem Zyklus derselben Anzahl wie die vielen
Bytes ausgeführt wird, so daß die Datensequenz-Umschaltschaltung betrieben
wird, um Sequenzen der Einheitendaten gemäß sowohl den berechneten logischen
Werten der EXOR-Verknüpfung als auch den gezählten Werten von Takten
umzuschalten.
17. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch
gekennzeichnet, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch weniger signifikante
Bits einer Anfangsadresse gegeben ist, und zwar unter der Voraussetzung, daß die
Anzahl der weniger signifikanten Bits durch log2m gegeben ist.
18. Halbleiterspeichervorrichtung nach Anspruch 13, dadurch
gekennzeichnet, daß die Datensequenz-Umschaltschaltung ein Netzwerk von
Verbindungen einer Vielzahl von Umschaltvorrichtungen aufweist, um viele
Signalpfade zu bilden, so daß die Umschaltvorrichtungen betrieben werden, um
irgendeinen der vielen Pfade gemäß der bestimmten Adresse auszuwählen, und
zwar unter der Voraussetzung, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch weniger signifikante
Bits einer Anfangsadresse gegeben ist, wobei die Anzahl der weniger signifikanten
Bits durch log2m gegeben ist und wobei die Anzahl der Umschaltvorrichtungen
durch m2 gegeben ist.
19. Halbleiterspeichervorrichtung nach Anspruch 13, die weiterhin eine
Datenpufferschaltung aufweist, die zwischen der Speicherzellenmatrix und der
Datensequenz-Umschaltschaltung vorgesehen ist, zum Zwischenspeichern der
gelesenen Daten von der Speicherzellenmatrix während Umschaltoperationen der
Datensequenz-Umschaltschaltung.
20. Halbleiterspeichervorrichtung, die folgendes aufweist:
eine Speicherzellenmatrix;
eine Schreibdaten-Latchschaltung zum Empfangen von Eingangsdaten, die synchron zu einem von außen zugeführten Taktsignal zeitsequentiell eingegeben werden, so daß die Schreibdaten-Latchschaltung eine parallele Ausgabe einer Vielzahl von Einheitendaten mit vielen Bytes ausführt;
einen Taktzähler zum Zählen von von außen zugeführten Takten;
einen Adressendecodierer zum Decodieren weniger signifikanter Bits einer Anfangsadresse von Adressen entsprechend den Eingangsdaten;
eine Datensequenz-Umschaltschaltung, die mit dem Taktzähler verbunden ist, zum Empfangen gezählter Taktwerte vom Taktzähler, wobei die Datensequenz-Umschaltschaltung mit dem Adressendecodierer zum Empfangen decodierter weniger signifikanter Bits vom Adressendecodierer verbunden ist, und wobei die Datensequenz-Umschaltschaltung auch mit der Schreibda ten-Latchschaltung zum Empfangen der parallelen Ausgabe der Einheitendaten mit vielen Bytes verbunden ist, um Sequenzen der Einheitendaten mit vielen Bytes umzuschalten, die aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse übertragen wird, gefolgt durch eine aufeinanderfolgende Übertragung der übrigen Daten der Einheitendaten in einer vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse bestimmt ist, die Einheitendaten mit den vielen Bytes zur Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen zum Schreiben der Daten in die Speicherzellenmatrix dazwischen kommt;
eine Lesedaten-Latchschaltung, die mit der Speicherzellenmatrix verbunden ist, zum Empfangen gelesener Einheitendaten, die von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden; und
eine Datensequenz-Steuerschaltung, die mit dem Taktzähler verbunden ist, zum Empfangen der gezählten Taktwerte vom Taktzähler, wobei die Datensequenz-Umschaltschaltung auch mit dem Adressendecodierer zum Empfangen der decodierten weniger signifikanten Bits vom Adressendecodierer verbunden ist, wobei die Datensequenz-Steuerschaltung auch mit der Leseda ten-Latchschaltung zum Umschalten von Sequenzen der gelesenen Einheitendaten in der Lesedaten-Latchschaltung verbunden ist, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der gelesenen Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse für eine Leseoperation von der Lesedaten-Latchschaltung ausgegeben wird, gefolgt durch eine aufeinanderfolgende Ausgabe der übrigen Daten der gelesenen Einheitendaten in der vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse für eine Leseoperation bestimmt ist, die gelesenen Einheitendaten mit den vielen Bytes von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten der Wortleitungen zum Lesen der Daten von der Speicherzellenmatrix dazwischen kommt, um dadurch eine zeitsequentielle Ausgabe der gelesenen Daten von der Lesedaten-Latchschaltung synchron zum Taktsignal zu realisieren.
eine Speicherzellenmatrix;
eine Schreibdaten-Latchschaltung zum Empfangen von Eingangsdaten, die synchron zu einem von außen zugeführten Taktsignal zeitsequentiell eingegeben werden, so daß die Schreibdaten-Latchschaltung eine parallele Ausgabe einer Vielzahl von Einheitendaten mit vielen Bytes ausführt;
einen Taktzähler zum Zählen von von außen zugeführten Takten;
einen Adressendecodierer zum Decodieren weniger signifikanter Bits einer Anfangsadresse von Adressen entsprechend den Eingangsdaten;
eine Datensequenz-Umschaltschaltung, die mit dem Taktzähler verbunden ist, zum Empfangen gezählter Taktwerte vom Taktzähler, wobei die Datensequenz-Umschaltschaltung mit dem Adressendecodierer zum Empfangen decodierter weniger signifikanter Bits vom Adressendecodierer verbunden ist, und wobei die Datensequenz-Umschaltschaltung auch mit der Schreibda ten-Latchschaltung zum Empfangen der parallelen Ausgabe der Einheitendaten mit vielen Bytes verbunden ist, um Sequenzen der Einheitendaten mit vielen Bytes umzuschalten, die aufeinanderfolgend als Einheit zu übertragen sind, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse übertragen wird, gefolgt durch eine aufeinanderfolgende Übertragung der übrigen Daten der Einheitendaten in einer vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse bestimmt ist, die Einheitendaten mit den vielen Bytes zur Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten von mit dem Speicherbereich verbundenen Wortleitungen zum Schreiben der Daten in die Speicherzellenmatrix dazwischen kommt;
eine Lesedaten-Latchschaltung, die mit der Speicherzellenmatrix verbunden ist, zum Empfangen gelesener Einheitendaten, die von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden; und
eine Datensequenz-Steuerschaltung, die mit dem Taktzähler verbunden ist, zum Empfangen der gezählten Taktwerte vom Taktzähler, wobei die Datensequenz-Umschaltschaltung auch mit dem Adressendecodierer zum Empfangen der decodierten weniger signifikanten Bits vom Adressendecodierer verbunden ist, wobei die Datensequenz-Steuerschaltung auch mit der Leseda ten-Latchschaltung zum Umschalten von Sequenzen der gelesenen Einheitendaten in der Lesedaten-Latchschaltung verbunden ist, so daß, gemäß den decodierten weniger signifikanten Bits und den gezählten Taktwerten, zuerst ein entsprechendes Datum der gelesenen Einheitendaten zu einer durch die decodierten weniger signifikanten Bits bestimmten Adresse für eine Leseoperation von der Lesedaten-Latchschaltung ausgegeben wird, gefolgt durch eine aufeinanderfolgende Ausgabe der übrigen Daten der gelesenen Einheitendaten in der vorbestimmten grundlegenden zyklischen Sequenz, wodurch dann, wenn irgendeine Adresse für eine Leseoperation bestimmt ist, die gelesenen Einheitendaten mit den vielen Bytes von der Speicherzellenmatrix aufeinanderfolgend als Einheit übertragen werden, ohne daß irgendeine Operation zum Umschalten der Wortleitungen zum Lesen der Daten von der Speicherzellenmatrix dazwischen kommt, um dadurch eine zeitsequentielle Ausgabe der gelesenen Daten von der Lesedaten-Latchschaltung synchron zum Taktsignal zu realisieren.
21. Halbleiterspeichervorrichtung nach Anspruch 20, dadurch
gekennzeichnet, daß die vorbestimmte grundlegende zyklische Sequenz derart
definiert ist, daß sie eine Sequenz ist, wenn eine jüngste Adressenzahl, in der
Einheitendaten sind, bestimmt ist.
22. Halbleiterspeichervorrichtung nach Anspruch 20, dadurch
gekennzeichnet, daß eine mögliche Anzahl der vielen Bytes, die die Einheitendaten
bilden, 2i ist, und zwar unter der Voraussetzung, daß i eine natürliche Zahl ist.
23. Halbleiterspeichervorrichtung nach Anspruch 20, dadurch
gekennzeichnet, daß die Datensequenz-Umschaltschaltung betrieben wird, um
logische Werte einer EXOR-Verknüpfung zwischen der bestimmten Adresse und
gezählten Werten von Takten zu berechnen, und zwar unter der Voraussetzung,
daß eine Zähloperation der Takte in einem Zyklus derselben Anzahl wie die vielen
Bytes ausgeführt wird, so daß die Datensequenz-Umschaltschaltung betrieben
wird, um Sequenzen der Einheitendaten gemäß sowohl den berechneten logischen
Werten der EXOR-Verknüpfung als auch den gezählten Werten von Takten
umzuschalten, und daß die Datensequenz-Steuerschaltung ein Netzwerk von
Verbindungen einer Vielzahl von Umschaltvorrichtungen aufweist, um viele
Signalpfade zu bilden, so daß die Umschaltvorrichtungen betrieben werden, um
irgendeinen der vielen Pfade gemäß der bestimmten Adresse auszuwählen, und
zwar unter der Voraussetzung, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch weniger signifikante
Bits eine Anfangsadresse gegeben ist, wobei die Anzahl der weniger signifikanten
Bits durch log2m gegeben ist und wobei die Anzahl der Umschaltvorrichtungen
durch m2 gegeben ist.
24. Halbleiterspeichervorrichtung nach Anspruch 23, dadurch
gekennzeichnet, daß dann, wenn die Anzahl der vielen Bytes, die die
Einheitendaten bilden, "m" ist, die bestimmte Adresse durch weniger signifikante
Bits eine Anfangsadresse gegeben ist, und zwar unter der Voraussetzung, daß die
Anzahl der weniger signifikanten Bits durch log2m gegeben ist.
25. Halbleiterspeichervorrichtung nach Anspruch 20, dadurch
gekennzeichnet, daß jede der Datensequenz-Umschaltschaltung und der
Datensequenz-Steuerschaltung ein Netzwerk von Verbindungen einer Vielzahl von
Umschaltvorrichtungen aufweist, um viele Signalpfade zu bilden, so daß die
Umschaltvorrichtungen betrieben werden, um irgendeinen der vielen Pfade gemäß
der bestimmten Adresse auszuwählen, und zwar unter der Voraussetzung, daß
dann, wenn die Anzahl der vielen Bytes, die die Einheitendaten bilden, "m" ist, die
bestimmte Adresse durch weniger signifikante Bits einer Anfangsadresse gegeben
ist, wobei die Anzahl der weniger signifikanten Bits durch log2m gegeben ist und
wobei die Anzahl der Umschaltvorrichtungen durch m2 gegeben ist.
26. Halbleiterspeichervorrichtung nach Anspruch 20, die weiterhin eine
Datenpufferschaltung aufweist, die zwischen der Speicherzellenmatrix und der
Lesedaten-Latchschaltung vorgesehen ist, zum Zwischenspeichern der gelesenen
Daten von der Speicherzellenmatrix während Umschaltoperationen durch die
Datensequenz-Steuerschaltung.
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