JPH0528751A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0528751A JPH0528751A JP3181028A JP18102891A JPH0528751A JP H0528751 A JPH0528751 A JP H0528751A JP 3181028 A JP3181028 A JP 3181028A JP 18102891 A JP18102891 A JP 18102891A JP H0528751 A JPH0528751 A JP H0528751A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control
- cycle
- data
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ページアクセスモードのサイクル中にメモリ
アクセスを中断することを可能とし、システムパフォー
マンスの劣化を最小限にする。 【構成】 CLK信号およびサイクルの開始を示すCS
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちRW信号,XAL信号,RA信号,SE信号,Y
AL信号,RE信号,DE信号,OE信号,DL信号お
よびWE信号を出力する制御信号出力手段50と、この
制御信号出力手段50から出力される一部の制御信号す
なわちRE信号,DE信号,OE信号,DL信号および
WE信号およびNOOP信号を入力されてこのNOOP
信号によりRE信号,DE信号,OE信号,DL信号お
よびWE信号の出力レベルをメモリアクセスに対して無
効となるように制御する制御信号制御手段60とを備え
ている。
アクセスを中断することを可能とし、システムパフォー
マンスの劣化を最小限にする。 【構成】 CLK信号およびサイクルの開始を示すCS
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちRW信号,XAL信号,RA信号,SE信号,Y
AL信号,RE信号,DE信号,OE信号,DL信号お
よびWE信号を出力する制御信号出力手段50と、この
制御信号出力手段50から出力される一部の制御信号す
なわちRE信号,DE信号,OE信号,DL信号および
WE信号およびNOOP信号を入力されてこのNOOP
信号によりRE信号,DE信号,OE信号,DL信号お
よびWE信号の出力レベルをメモリアクセスに対して無
効となるように制御する制御信号制御手段60とを備え
ている。
Description
【0001】
【産業上の利用分野】この発明は、ページアクセスモー
ドを有する半導体記憶装置に係り、特にページアクセス
の実行および非実行を制御可能とした半導体記憶装置に
関するものである。
ドを有する半導体記憶装置に係り、特にページアクセス
の実行および非実行を制御可能とした半導体記憶装置に
関するものである。
【0002】
【従来の技術】最近のコンピューターシステムにおける
システムボード上のMPUや制御用ASICは、連続的
な外部基本クロックをシステムクロックとして動作す
る。したがって、上記システムボード上で用いる半導体
記憶装置(以下「メモリ」と呼ぶ)にも連続的な外部基
本クロックをシステムクロックとして動作するものがあ
り、このような半導体記憶装置は、外部基本クロックお
よびサイクルの開始を示す信号によりメモリアクセスの
サイクルを制御される。
システムボード上のMPUや制御用ASICは、連続的
な外部基本クロックをシステムクロックとして動作す
る。したがって、上記システムボード上で用いる半導体
記憶装置(以下「メモリ」と呼ぶ)にも連続的な外部基
本クロックをシステムクロックとして動作するものがあ
り、このような半導体記憶装置は、外部基本クロックお
よびサイクルの開始を示す信号によりメモリアクセスの
サイクルを制御される。
【0003】以下、従来の半導体記憶装置について説明
する。図3は従来の半導体記憶装置の構成を示すブロッ
ク図、図4はページアクセスモードにおける従来の半導
体記憶装置の動作を説明するためのタイミング図であ
る。なお、図4はライトモード時の動作を示すものであ
る。図3において、1はセンスアンプ(SA)、2はト
ランスファーゲート、3はメモリセル、4はビット線、
5はカラムセレクトゲート、6はIOバス、7はカラム
セレクトゲートイネーブル信号線、8はワード線,、9
はロウアドレスバッファ、10はカラムアドレスバッフ
ァ、11はロウデコーダ、12はセンスアンプ群、13
はカラムデコーダ、14はデータアンプ、15はデータ
出力バッファ、16はライトアンプ、17はデータ入力
バッファ、18はシーケンサ、19はロウ系シーケン
サ、20はカラム系シーケンサを示す。
する。図3は従来の半導体記憶装置の構成を示すブロッ
ク図、図4はページアクセスモードにおける従来の半導
体記憶装置の動作を説明するためのタイミング図であ
る。なお、図4はライトモード時の動作を示すものであ
る。図3において、1はセンスアンプ(SA)、2はト
ランスファーゲート、3はメモリセル、4はビット線、
5はカラムセレクトゲート、6はIOバス、7はカラム
セレクトゲートイネーブル信号線、8はワード線,、9
はロウアドレスバッファ、10はカラムアドレスバッフ
ァ、11はロウデコーダ、12はセンスアンプ群、13
はカラムデコーダ、14はデータアンプ、15はデータ
出力バッファ、16はライトアンプ、17はデータ入力
バッファ、18はシーケンサ、19はロウ系シーケン
サ、20はカラム系シーケンサを示す。
【0004】また、図3および図4において、CLKは
メモリアクセスの外部基本クロック、CSは外部チップ
セレクト信号、R/Wは外部リード/ライト制御信号、
ADD(ADDRESS)は外部アドレス、DATAは
外部データ、/RASは内部ロウアドレスストローブ信
号、/CASは内部カラムアドレスストローブ信号、R
Wは内部リード/ライト制御信号、XALはロウアドレ
スラッチ信号、RAはロウデコーダ活性化信号、WLi
はワード線(i番目)、SEはセンスイネーブル信号、
YALはカラムアドレスラッチ信号、REはカラムデコ
ーダ活性化信号、YSWjはカラムセレクトゲートイネ
ーブル信号(j番目)、DEはデータアンプイネーブル
信号、DLはデータラッチ信号、WEはライトアンプイ
ネーブル信号を示す。
メモリアクセスの外部基本クロック、CSは外部チップ
セレクト信号、R/Wは外部リード/ライト制御信号、
ADD(ADDRESS)は外部アドレス、DATAは
外部データ、/RASは内部ロウアドレスストローブ信
号、/CASは内部カラムアドレスストローブ信号、R
Wは内部リード/ライト制御信号、XALはロウアドレ
スラッチ信号、RAはロウデコーダ活性化信号、WLi
はワード線(i番目)、SEはセンスイネーブル信号、
YALはカラムアドレスラッチ信号、REはカラムデコ
ーダ活性化信号、YSWjはカラムセレクトゲートイネ
ーブル信号(j番目)、DEはデータアンプイネーブル
信号、DLはデータラッチ信号、WEはライトアンプイ
ネーブル信号を示す。
【0005】また、図4において、Rは外部ロウアドレ
ス、C1,C2およびC3は外部カラムアドレス、D
1,D2およびD3は外部データを示す。このように構
成された従来の半導体記憶装置のアクセスタイミング
は、通常のリード/ライトサイクル(ページアクセスモ
ードではない。)においては、4基本クロック(第1ク
ロックから第4クロック)が1サイクルとなり、ページ
モードサイクルは、第2および第3クロックを複数回繰
り返すことで実行できる。(図4中では3回のページモ
ードサイクルを行なっている。)また、リード/ライト
の制御は外部リード/ライト制御信号R/Wで行ない、
R/W信号がハイレベルであればリードサイクルとな
り、ロウレベルであればライトサイクルとなる。
ス、C1,C2およびC3は外部カラムアドレス、D
1,D2およびD3は外部データを示す。このように構
成された従来の半導体記憶装置のアクセスタイミング
は、通常のリード/ライトサイクル(ページアクセスモ
ードではない。)においては、4基本クロック(第1ク
ロックから第4クロック)が1サイクルとなり、ページ
モードサイクルは、第2および第3クロックを複数回繰
り返すことで実行できる。(図4中では3回のページモ
ードサイクルを行なっている。)また、リード/ライト
の制御は外部リード/ライト制御信号R/Wで行ない、
R/W信号がハイレベルであればリードサイクルとな
り、ロウレベルであればライトサイクルとなる。
【0006】また、アドレスは、ADDRESSとし
て、第1クロックでロウアドレスを、第2クロックでカ
ラムアドレスをマルチプレクスして与える。また、デー
タはDATAとして第2クロックで入力データを与え
る。次に、この従来の半導体記憶装置におけるページア
クセスモード時の内部動作を説明する。
て、第1クロックでロウアドレスを、第2クロックでカ
ラムアドレスをマルチプレクスして与える。また、デー
タはDATAとして第2クロックで入力データを与え
る。次に、この従来の半導体記憶装置におけるページア
クセスモード時の内部動作を説明する。
【0007】先ず、シーケンサ18,カラム系シーケン
サ19およびロウ系シーケンサ20について説明する。
外部から与えたCLK信号およびCS信号は、シーケン
サ18により/RAS信号および/CAS信号に変換さ
れる。なお、これらの信号は、通常のダイナミックRA
Mで用いる/RAS信号,/CAS信号と同等の信号で
ある。
サ19およびロウ系シーケンサ20について説明する。
外部から与えたCLK信号およびCS信号は、シーケン
サ18により/RAS信号および/CAS信号に変換さ
れる。なお、これらの信号は、通常のダイナミックRA
Mで用いる/RAS信号,/CAS信号と同等の信号で
ある。
【0008】/RAS信号は、ロウ系シーケンサ19に
供給され、ロウ系シーケンサ19では、ロウ系を制御す
るXAL信号,RA信号およびSE信号を発生し、XA
L信号信号はロウアドレスバッファ9に入力され、RA
信号はロウデコーダ11に入力され、SE信号はセンス
アンプ群12に入力される(図3参照)。また、/CA
S信号は、カラム系シーケンサ20に供給され、カラム
系シーケンサ20は、カラム系を制御するYAL信号,
RE信号およびDE信号を発生するとともに、RW信号
と交えてリードモード時はOE信号(図4には図示せ
ず)を発生し、また、ライトモード時はDL信号および
WE信号を発生する(図4参照)。YAL信号はカラム
アドレスバッファ10に入力され、RE信号はカラムデ
コーダ13に入力され、DE信号はデータアンプ14に
入力される。また、リードモード時はOE信号をデータ
出力バッファ15に出力し、ライトモード時はDL信号
をデータ入力バッファ17に出力するとともに、WE信
号をライトアンプ16に出力する。
供給され、ロウ系シーケンサ19では、ロウ系を制御す
るXAL信号,RA信号およびSE信号を発生し、XA
L信号信号はロウアドレスバッファ9に入力され、RA
信号はロウデコーダ11に入力され、SE信号はセンス
アンプ群12に入力される(図3参照)。また、/CA
S信号は、カラム系シーケンサ20に供給され、カラム
系シーケンサ20は、カラム系を制御するYAL信号,
RE信号およびDE信号を発生するとともに、RW信号
と交えてリードモード時はOE信号(図4には図示せ
ず)を発生し、また、ライトモード時はDL信号および
WE信号を発生する(図4参照)。YAL信号はカラム
アドレスバッファ10に入力され、RE信号はカラムデ
コーダ13に入力され、DE信号はデータアンプ14に
入力される。また、リードモード時はOE信号をデータ
出力バッファ15に出力し、ライトモード時はDL信号
をデータ入力バッファ17に出力するとともに、WE信
号をライトアンプ16に出力する。
【0009】次に、ロウアドレスバッファ9,ロウデコ
ーダ11,カラムデコーダ13およびカラムアドレスバ
ッファ10等について説明する。ロウ系では、XAL信
号の上昇時に外部ロウアドレスRが、ロウアドレスバッ
ファ9に取り込まれ、RA信号の上昇時にロウアドレス
バッファ9のロウアドレスをロウデコーダ11でデコー
ドし、ロウアドレスに該当するワード線WLiを活性化
する。すると、ワード線WLi上の全てのメモリセルデ
ータはそれぞれ該当するビット線に出力される。(図中
で第jカラムについて記述している。)このビット線4
に出力されたデータは、SE信号の上昇時にセンスアン
プ1が活性化されることにより増幅される。
ーダ11,カラムデコーダ13およびカラムアドレスバ
ッファ10等について説明する。ロウ系では、XAL信
号の上昇時に外部ロウアドレスRが、ロウアドレスバッ
ファ9に取り込まれ、RA信号の上昇時にロウアドレス
バッファ9のロウアドレスをロウデコーダ11でデコー
ドし、ロウアドレスに該当するワード線WLiを活性化
する。すると、ワード線WLi上の全てのメモリセルデ
ータはそれぞれ該当するビット線に出力される。(図中
で第jカラムについて記述している。)このビット線4
に出力されたデータは、SE信号の上昇時にセンスアン
プ1が活性化されることにより増幅される。
【0010】また、カラム系では、YAL信号の上昇時
に外部カラムアドレスC1がカラムアドレスバッファ1
0に取り込まれ、RE信号の上昇時にカラムアドレスバ
ッファ10のカラムアドレスをカラムデコーダ13でデ
コードし、カラムアドレスに該当するカラムセレクトゲ
ートイネーブル信号YSWjを活性化する。これによ
り、ビット線4上で増幅されたデータがIOバス6上に
出力される。次に、DE信号の上昇時にデータアンプ1
4が活性化され、IOバス6上のデータが増幅される。
ここでリードモードであればOE信号を活性化すればI
Oバス6上のデータが出力バッファ15を介してデータ
端子DATAに出力される。
に外部カラムアドレスC1がカラムアドレスバッファ1
0に取り込まれ、RE信号の上昇時にカラムアドレスバ
ッファ10のカラムアドレスをカラムデコーダ13でデ
コードし、カラムアドレスに該当するカラムセレクトゲ
ートイネーブル信号YSWjを活性化する。これによ
り、ビット線4上で増幅されたデータがIOバス6上に
出力される。次に、DE信号の上昇時にデータアンプ1
4が活性化され、IOバス6上のデータが増幅される。
ここでリードモードであればOE信号を活性化すればI
Oバス6上のデータが出力バッファ15を介してデータ
端子DATAに出力される。
【0011】図4に示すタイミング図は、ライトモード
について記述しており、ライトモードでは、YAL信号
の上昇と同じタイミングでDL信号が上昇し、外部デー
タD1がデータ入力バッファ17に取り込まれる。この
入力データ(外部データD1)は、前述のカラム系動作
のDE信号の上昇後のWE信号の上昇時にライトアンプ
16を介してIOバス6上に強制的に書き込まれる。そ
して、書き込み終了時には、カラム系制御信号(YAL
信号,RE信号およびDE信号)や入出力制御信号(D
L信号およびWE信号)がリセットされる。
について記述しており、ライトモードでは、YAL信号
の上昇と同じタイミングでDL信号が上昇し、外部デー
タD1がデータ入力バッファ17に取り込まれる。この
入力データ(外部データD1)は、前述のカラム系動作
のDE信号の上昇後のWE信号の上昇時にライトアンプ
16を介してIOバス6上に強制的に書き込まれる。そ
して、書き込み終了時には、カラム系制御信号(YAL
信号,RE信号およびDE信号)や入出力制御信号(D
L信号およびWE信号)がリセットされる。
【0012】ページアクセスモードにおけるメモリアク
セスのサイクルでは、第2および第3クロックの繰り返
しに応じて/CAS信号が繰り返されるとともに、カラ
ム系制御信号(YAL信号,RE信号およびDE信号)
や入力出力制御信号(DL信号およびWE信号)も同様
に繰り返されることにより、上述、外部データD1と同
様にして、外部カラムアドレスC2,C3の外部データ
D2,D3を対象にしたライトサイクルが行われる。
セスのサイクルでは、第2および第3クロックの繰り返
しに応じて/CAS信号が繰り返されるとともに、カラ
ム系制御信号(YAL信号,RE信号およびDE信号)
や入力出力制御信号(DL信号およびWE信号)も同様
に繰り返されることにより、上述、外部データD1と同
様にして、外部カラムアドレスC2,C3の外部データ
D2,D3を対象にしたライトサイクルが行われる。
【0013】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体記憶装置(/RAS,/C
AS制御ではなく、外部基本クロックCLKおよび外部
チップセレクト信号CSによりメモリアクセスを制御さ
れるメモリ)におけるページアクセス(ページアクセス
モードにおけるメモリアクセス)は、連続して行なう必
要があり、ページアクセスモードのサイクル中(以下
「ページモードサイクル」という。)におけるページア
クセスの中断、すなわちヌープは不可能であった。
うに構成された従来の半導体記憶装置(/RAS,/C
AS制御ではなく、外部基本クロックCLKおよび外部
チップセレクト信号CSによりメモリアクセスを制御さ
れるメモリ)におけるページアクセス(ページアクセス
モードにおけるメモリアクセス)は、連続して行なう必
要があり、ページアクセスモードのサイクル中(以下
「ページモードサイクル」という。)におけるページア
クセスの中断、すなわちヌープは不可能であった。
【0014】その結果、システムパフォーマンスの制限
からページモードサイクルを3基本クロックで実行しよ
うとした時、メモリのページモードサイクルが2基本ク
ロック単位の動作となっているため、このシステムでは
4基本クロックを用いて1ページアドレス分のページア
クセスを行わなければならず(2基本クロックで目的の
ページアクセスを行ない、残りの2基本クロックではダ
ミーリードページアクセス等を行なう)、システムパフ
ォーマンスが非常に劣化するという問題があった。
からページモードサイクルを3基本クロックで実行しよ
うとした時、メモリのページモードサイクルが2基本ク
ロック単位の動作となっているため、このシステムでは
4基本クロックを用いて1ページアドレス分のページア
クセスを行わなければならず(2基本クロックで目的の
ページアクセスを行ない、残りの2基本クロックではダ
ミーリードページアクセス等を行なう)、システムパフ
ォーマンスが非常に劣化するという問題があった。
【0015】この発明の目的は、上記問題点に鑑み、ペ
ージアクセスモードのサイクル中にメモリアクセスを中
断することを可能とし、システムパフォーマンスの劣化
を最小限にすることのできる半導体記憶装置を提供する
ことである。
ージアクセスモードのサイクル中にメモリアクセスを中
断することを可能とし、システムパフォーマンスの劣化
を最小限にすることのできる半導体記憶装置を提供する
ことである。
【0016】
【課題を解決するための手段】この発明の半導体記憶装
置は、基本クロックおよびサイクルの開始を示す信号を
入力されページアクセスモードにおけるメモリアクセス
のサイクルを制御するための複数の制御信号を出力する
制御信号出力手段と、この制御信号出力手段から出力さ
れる一部の制御信号および外部ヌープ制御信号を入力さ
れてこの外部ヌープ制御信号により一部の制御信号の出
力レベルをメモリアクセスに対して無効となるように制
御する制御信号制御手段とを備えたものである。
置は、基本クロックおよびサイクルの開始を示す信号を
入力されページアクセスモードにおけるメモリアクセス
のサイクルを制御するための複数の制御信号を出力する
制御信号出力手段と、この制御信号出力手段から出力さ
れる一部の制御信号および外部ヌープ制御信号を入力さ
れてこの外部ヌープ制御信号により一部の制御信号の出
力レベルをメモリアクセスに対して無効となるように制
御する制御信号制御手段とを備えたものである。
【0017】
【作用】この発明の構成によれば、制御信号出力手段に
より、ページアクセスモードにおけるメモリアクセスの
サイクルを制御するための複数の制御信号を出力させ、
制御信号制御手段により、外部ヌープ制御信号に基づい
て上記制御信号の一部の制御信号の出力レベルを制御
し、メモリアクセスに対して制御信号を無効とする。し
たがって、ページアクセスモードのサイクル中にメモリ
アクセスを中断することができ、ページアクセスを非連
続的に行なうことが可能となる。
より、ページアクセスモードにおけるメモリアクセスの
サイクルを制御するための複数の制御信号を出力させ、
制御信号制御手段により、外部ヌープ制御信号に基づい
て上記制御信号の一部の制御信号の出力レベルを制御
し、メモリアクセスに対して制御信号を無効とする。し
たがって、ページアクセスモードのサイクル中にメモリ
アクセスを中断することができ、ページアクセスを非連
続的に行なうことが可能となる。
【0018】
【実施例】図1はこの発明の一実施例の半導体記憶装置
の構成を示すブロック図、図2はページアクセスモード
における図1に示す半導体記憶装置の動作を説明するた
めのタイミング図である。なお、図2はライトモード時
の動作を示すタイミング図である。
の構成を示すブロック図、図2はページアクセスモード
における図1に示す半導体記憶装置の動作を説明するた
めのタイミング図である。なお、図2はライトモード時
の動作を示すタイミング図である。
【0019】図1において、1はセンスアンプ(S
A)、2はトランスファーゲート、3はメモリセル、4
はビット線、5はカラムセレクトゲート、6はIOバ
ス、7はカラムセレクトゲートイネーブル信号線、8は
ワード線,、9はロウアドレスバッファ、10はカラム
アドレスバッファ、11はロウデコーダ、12はセンス
アンプ群、13はカラムデコーダ、14はデータアン
プ、15はデータ出力バッファ、16はライトアンプ、
17はデータ入力バッファ、18はシーケンサ、19は
ロウ系シーケンサ、20はカラム系シーケンサ、21は
ヌープフラグバッファ、22はアンドゲート、23はア
ンドゲート群を示す。また、50はシーケンサ18,ロ
ウ系シーケンサ19およびカラム系シーケンサ20から
なる制御信号出力手段、60はヌープフラグバッファ2
1およびアンドゲート群23から構成した制御信号制御
手段である。
A)、2はトランスファーゲート、3はメモリセル、4
はビット線、5はカラムセレクトゲート、6はIOバ
ス、7はカラムセレクトゲートイネーブル信号線、8は
ワード線,、9はロウアドレスバッファ、10はカラム
アドレスバッファ、11はロウデコーダ、12はセンス
アンプ群、13はカラムデコーダ、14はデータアン
プ、15はデータ出力バッファ、16はライトアンプ、
17はデータ入力バッファ、18はシーケンサ、19は
ロウ系シーケンサ、20はカラム系シーケンサ、21は
ヌープフラグバッファ、22はアンドゲート、23はア
ンドゲート群を示す。また、50はシーケンサ18,ロ
ウ系シーケンサ19およびカラム系シーケンサ20から
なる制御信号出力手段、60はヌープフラグバッファ2
1およびアンドゲート群23から構成した制御信号制御
手段である。
【0020】また、図1および図2において、CLKは
メモリアクセスの外部基本クロック、CSはサイクルの
開始を示す外部チップセレクト信号、R/Wは外部リー
ド/ライト制御信号、NOOPは外部ヌープ制御信号、
ADD(ADDRESS) は外部アドレス、DATAは外部デー
タ、/RASは内部ロウアドレスストローブ信号、/C
ASは内部カラムアドレスストローブ信号、RWは内部
リード/ライト制御信号、XALはロウアドレスラッチ
信号、RAはロウデコーダ活性化信号、WLiはワード
線(i番目)、SEはセンスイネーブル信号、YALは
カラムアドレスラッチ信号、REはカラムデコーダ活性
化信号、YSWjはカラムセレクトゲートイネーブル信
号(j番目)、DEはデータアンプイネーブル信号、D
Lはデータラッチ信号、WEはライトアンプイネーブル
信号を示す。
メモリアクセスの外部基本クロック、CSはサイクルの
開始を示す外部チップセレクト信号、R/Wは外部リー
ド/ライト制御信号、NOOPは外部ヌープ制御信号、
ADD(ADDRESS) は外部アドレス、DATAは外部デー
タ、/RASは内部ロウアドレスストローブ信号、/C
ASは内部カラムアドレスストローブ信号、RWは内部
リード/ライト制御信号、XALはロウアドレスラッチ
信号、RAはロウデコーダ活性化信号、WLiはワード
線(i番目)、SEはセンスイネーブル信号、YALは
カラムアドレスラッチ信号、REはカラムデコーダ活性
化信号、YSWjはカラムセレクトゲートイネーブル信
号(j番目)、DEはデータアンプイネーブル信号、D
Lはデータラッチ信号、WEはライトアンプイネーブル
信号を示す。
【0021】また、図2において、Rは外部ロウアドレ
ス、C1およびC2は外部カラムアドレス、D1および
D2は外部データを示す。図1に示すように、半導体記
憶装置は、CLK信号およびサイクルの開始を示すCS
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちXAL信号,RA信号,SE信号,YAL信号,
RE信号,DE信号,OE信号,DL信号およびWE信
号を出力する制御信号出力手段50と、この制御信号出
力手段50から出力される一部の制御信号すなわちRE
信号,DE信号,OE信号,DL信号およびWE信号お
よびNOOP信号を入力されてこのNOOP信号により
RE信号,DE信号,OE信号,DL信号およびWE信
号の出力レベルをメモリアクセスに対して無効となるよ
うに制御する制御信号制御手段60とを備えている。
ス、C1およびC2は外部カラムアドレス、D1および
D2は外部データを示す。図1に示すように、半導体記
憶装置は、CLK信号およびサイクルの開始を示すCS
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちXAL信号,RA信号,SE信号,YAL信号,
RE信号,DE信号,OE信号,DL信号およびWE信
号を出力する制御信号出力手段50と、この制御信号出
力手段50から出力される一部の制御信号すなわちRE
信号,DE信号,OE信号,DL信号およびWE信号お
よびNOOP信号を入力されてこのNOOP信号により
RE信号,DE信号,OE信号,DL信号およびWE信
号の出力レベルをメモリアクセスに対して無効となるよ
うに制御する制御信号制御手段60とを備えている。
【0022】このように構成した半導体記憶装置のアク
セスタイミングは、通常のリード/ライトサイクル(ペ
ージアクセスモードではない。)においては、4基本ク
ロック(第1クロックから第4クロック)が1サイクル
となり、ページモードサイクルは、第2および第3クロ
ックを複数回繰り返すことで実行できる。(図2中では
2回のページモードサイクルを行なっている。)また、
リード/ライトの制御は外部リード/ライト制御信号R
/Wで行ない、R/W信号がハイレベルであればリード
サイクルとなり、ロウレベルであればライトサイクルと
なる。
セスタイミングは、通常のリード/ライトサイクル(ペ
ージアクセスモードではない。)においては、4基本ク
ロック(第1クロックから第4クロック)が1サイクル
となり、ページモードサイクルは、第2および第3クロ
ックを複数回繰り返すことで実行できる。(図2中では
2回のページモードサイクルを行なっている。)また、
リード/ライトの制御は外部リード/ライト制御信号R
/Wで行ない、R/W信号がハイレベルであればリード
サイクルとなり、ロウレベルであればライトサイクルと
なる。
【0023】また、アドレスはADDRESSとして、
第1クロックでロウアドレスを、第2クロックでカラム
アドレスをマルチプレクスして与える。また、データは
DATAとしてに第2クロックで入力データを与える。
次に、この半導体記憶装置におけるページアクセスモー
ド時の内部動作を説明する。
第1クロックでロウアドレスを、第2クロックでカラム
アドレスをマルチプレクスして与える。また、データは
DATAとしてに第2クロックで入力データを与える。
次に、この半導体記憶装置におけるページアクセスモー
ド時の内部動作を説明する。
【0024】外部から与えたCLK信号およびCS信号
を、シーケンサ18により/RAS信号および/CAS
信号に変換する。なお、これらの信号は、通常のダイナ
ミックRAMで用いる/RAS信号,/CAS信号と同
等の信号である。/RAS信号を供給されたロウ系シー
ケンサ19では、ロウ系を制御するXAL信号,RA信
号およびSE信号を発生する。そして、XAL信号をロ
ウアドレスバッファ9に入力し、RA信号をロウデコー
ダ11に入力し、SE信号をセンスアンプ群12に入力
する(図1参照)。
を、シーケンサ18により/RAS信号および/CAS
信号に変換する。なお、これらの信号は、通常のダイナ
ミックRAMで用いる/RAS信号,/CAS信号と同
等の信号である。/RAS信号を供給されたロウ系シー
ケンサ19では、ロウ系を制御するXAL信号,RA信
号およびSE信号を発生する。そして、XAL信号をロ
ウアドレスバッファ9に入力し、RA信号をロウデコー
ダ11に入力し、SE信号をセンスアンプ群12に入力
する(図1参照)。
【0025】また、/CAS信号を供給されたカラム系
シーケンサ20は、カラム系を制御するYAL信号,R
E信号およびDE信号を発生するとともに、RW信号と
交えてリードモード時はOE信号(図2には図示せず)
を発生し、また、ライトモード時はDL信号およびWE
信号を発生する(図2参照)。そして、このYAL信号
をヌープフラグバッファ21およびカラムアドレスバッ
ファ10に入力し、RE信号,DE信号,OE信号,D
L信号およびWE信号をアンドゲート群23内の各アン
ドゲート22に出力する。
シーケンサ20は、カラム系を制御するYAL信号,R
E信号およびDE信号を発生するとともに、RW信号と
交えてリードモード時はOE信号(図2には図示せず)
を発生し、また、ライトモード時はDL信号およびWE
信号を発生する(図2参照)。そして、このYAL信号
をヌープフラグバッファ21およびカラムアドレスバッ
ファ10に入力し、RE信号,DE信号,OE信号,D
L信号およびWE信号をアンドゲート群23内の各アン
ドゲート22に出力する。
【0026】但し、OE信号はリードモード時、DL信
号およびWE信号はライトモード時に出力する。また、
RE信号,DE信号,OE信号,DL信号およびWE信
号の出力レベルは/CASサイクル単位でNOOP信号
によって制御される。ロウ系では、XAL信号の上昇時
に外部ロウアドレスRを、ロウアドレスバッファ9に取
り込み、RA信号の上昇時にロウアドレスバッファ9の
ロウアドレスをロウデコーダ11でデコードし、ロウア
ドレスに該当するワード線WLiを活性化する。する
と、ワード線WLi上の全てのメモリセルデータはそれ
ぞれ該当するビット線に出力される。(図中で第jカラ
ムについて記述している。)このビット線4に出力され
たデータは、SE信号の上昇時にセンスアンプ1が活性
化されて増幅される。
号およびWE信号はライトモード時に出力する。また、
RE信号,DE信号,OE信号,DL信号およびWE信
号の出力レベルは/CASサイクル単位でNOOP信号
によって制御される。ロウ系では、XAL信号の上昇時
に外部ロウアドレスRを、ロウアドレスバッファ9に取
り込み、RA信号の上昇時にロウアドレスバッファ9の
ロウアドレスをロウデコーダ11でデコードし、ロウア
ドレスに該当するワード線WLiを活性化する。する
と、ワード線WLi上の全てのメモリセルデータはそれ
ぞれ該当するビット線に出力される。(図中で第jカラ
ムについて記述している。)このビット線4に出力され
たデータは、SE信号の上昇時にセンスアンプ1が活性
化されて増幅される。
【0027】また、カラム系では、YAL信号の上昇時
に外部カラムアドレスC1をカラムアドレスバッファ1
0に取り込むとともに、外部ヌープ制御信号NOOPの
データをヌープフラグバッファ21に取り込む。この
際、NOOPサイクルでない場合(ヌープフラグバッフ
ァ21内のデータが1の場合)は、アンドゲート群23
より、RE信号をカラムデコーダ13に出力し、DE信
号をデータアンプ14に出力し、OE信号をデータ出力
バッファ15に出力し、DL信号をデータ入力バッファ
17に出力し、WE信号をライトアンプ16に出力す
る。
に外部カラムアドレスC1をカラムアドレスバッファ1
0に取り込むとともに、外部ヌープ制御信号NOOPの
データをヌープフラグバッファ21に取り込む。この
際、NOOPサイクルでない場合(ヌープフラグバッフ
ァ21内のデータが1の場合)は、アンドゲート群23
より、RE信号をカラムデコーダ13に出力し、DE信
号をデータアンプ14に出力し、OE信号をデータ出力
バッファ15に出力し、DL信号をデータ入力バッファ
17に出力し、WE信号をライトアンプ16に出力す
る。
【0028】但し、OE信号はリードモード時、DL信
号およびWE信号はライトモード時に出力する。そし
て、RE信号の上昇時にカラムアドレスバッファ10の
カラムアドレスをカラムデコーダ13でデコードし、該
当するカラムセレクトゲートイネーブル信号YSWjを
活性化する。これにより、ビット線4上のデータがIO
バス6上に出力される。次に、DE信号の上昇時にデー
タアンプ14が活性化され、IOバス6上のデータが増
幅される。ここでリードモードであれば、OE信号を活
性化することによりIOバス6上のデータが出力バッフ
ァ15を介してデータ端子DATAに出力される。
号およびWE信号はライトモード時に出力する。そし
て、RE信号の上昇時にカラムアドレスバッファ10の
カラムアドレスをカラムデコーダ13でデコードし、該
当するカラムセレクトゲートイネーブル信号YSWjを
活性化する。これにより、ビット線4上のデータがIO
バス6上に出力される。次に、DE信号の上昇時にデー
タアンプ14が活性化され、IOバス6上のデータが増
幅される。ここでリードモードであれば、OE信号を活
性化することによりIOバス6上のデータが出力バッフ
ァ15を介してデータ端子DATAに出力される。
【0029】図2に示すタイミング図は、ライトモード
について記述しており、ライトモードではYAL信号の
上昇と同じタイミングでDL信号が上昇し、外部データ
D1がデータ入力バッファ17に取り込まれる。この入
力データ(外部データD1)は、前述のカラム系動作の
DE信号の上昇後のWE信号の上昇時にライトアンプ1
6を介してIOバス6上に強制的に書き込まれる。そし
て、書き込み終了時には、カラム系制御信号(YAL信
号,RE信号およびDE信号)や入出力制御信号(DL
信号およびWE信号)がリセットされる。
について記述しており、ライトモードではYAL信号の
上昇と同じタイミングでDL信号が上昇し、外部データ
D1がデータ入力バッファ17に取り込まれる。この入
力データ(外部データD1)は、前述のカラム系動作の
DE信号の上昇後のWE信号の上昇時にライトアンプ1
6を介してIOバス6上に強制的に書き込まれる。そし
て、書き込み終了時には、カラム系制御信号(YAL信
号,RE信号およびDE信号)や入出力制御信号(DL
信号およびWE信号)がリセットされる。
【0030】ページモードサイクルでは、第2および第
3クロックの繰り返しに応じて/CAS信号が繰り返さ
れるとともに、カラム系制御信号(YAL信号,RE信
号およびDE信号)や入力出力制御信号(DL信号およ
びWE信号)も同様に繰り返され、外部カラムアドレス
C2の外部データD2を対象にアクセスを行う。一方、
NOOPサイクルの場合(すなわち、ヌープフラグバッ
ファ21内のデータが0の場合であり、図2に示す外部
基本クロックCLKでNと記述したクロックサイクル)
には、制御信号制御手段60を構成するアンドゲート群
23は、RE信号,DE信号,OE信号,DL信号およ
びWE信号を発生しない(出力レベルを0とする。)。
これは、RE信号,DE信号,OE信号,DL信号およ
びWE信号は、アンドゲート22によりカラム系シーケ
ンサ20の出力信号と、ヌープフラグバッファ21の値
との論理積により発生させているためである。また、/
CAS信号もヌープフラグバッファ21の値が0の時は
すぐにリセットされるようになっており、これによって
YAL信号もリセットされることとなる。その結果、カ
ラムデコーダ13,データアンプ14,データ出力バッ
ファ15,ライトアンプ16およびデータ入力バッファ
17は動作することがなく、ページアクセスが中断され
る。これにより、ページアドレスモードのサイクル中に
ページアクセスの実行および非実行を制御することがで
きる。
3クロックの繰り返しに応じて/CAS信号が繰り返さ
れるとともに、カラム系制御信号(YAL信号,RE信
号およびDE信号)や入力出力制御信号(DL信号およ
びWE信号)も同様に繰り返され、外部カラムアドレス
C2の外部データD2を対象にアクセスを行う。一方、
NOOPサイクルの場合(すなわち、ヌープフラグバッ
ファ21内のデータが0の場合であり、図2に示す外部
基本クロックCLKでNと記述したクロックサイクル)
には、制御信号制御手段60を構成するアンドゲート群
23は、RE信号,DE信号,OE信号,DL信号およ
びWE信号を発生しない(出力レベルを0とする。)。
これは、RE信号,DE信号,OE信号,DL信号およ
びWE信号は、アンドゲート22によりカラム系シーケ
ンサ20の出力信号と、ヌープフラグバッファ21の値
との論理積により発生させているためである。また、/
CAS信号もヌープフラグバッファ21の値が0の時は
すぐにリセットされるようになっており、これによって
YAL信号もリセットされることとなる。その結果、カ
ラムデコーダ13,データアンプ14,データ出力バッ
ファ15,ライトアンプ16およびデータ入力バッファ
17は動作することがなく、ページアクセスが中断され
る。これにより、ページアドレスモードのサイクル中に
ページアクセスの実行および非実行を制御することがで
きる。
【0031】
【発明の効果】この発明の半導体記憶装置によれば、制
御信号出力手段により、ページアクセスモードにおける
メモリアクセスのサイクルを制御するための複数の制御
信号を出力させ、制御信号制御手段により、外部ヌープ
制御信号に基づいて上記制御信号の一部の制御信号の出
力レベルを制御し、メモリアクセスに対して制御信号を
無効とする。したがって、ページアクセスモードのサイ
クル中にメモリアクセスを中断することができ、ページ
アクセスを非連続的に行なうことが可能となる。
御信号出力手段により、ページアクセスモードにおける
メモリアクセスのサイクルを制御するための複数の制御
信号を出力させ、制御信号制御手段により、外部ヌープ
制御信号に基づいて上記制御信号の一部の制御信号の出
力レベルを制御し、メモリアクセスに対して制御信号を
無効とする。したがって、ページアクセスモードのサイ
クル中にメモリアクセスを中断することができ、ページ
アクセスを非連続的に行なうことが可能となる。
【0032】その結果、メモリへのアクセススピードを
あげるために(ロウアドレスの変化を伴わないアクセス
において)ページアクセスモードのサイクルから抜けな
いでページアクセスを断続的に行なうことができる。ま
た、ページアクセスモードのサイクルのサイクルタイム
を基本クロックの2倍以外の時間にでも設定できるた
め、メモリの基本クロック周波数とシステムクロック周
波数が一致しない場合でもシステムパフォーマンスの劣
化を最小限にできる効果がある。
あげるために(ロウアドレスの変化を伴わないアクセス
において)ページアクセスモードのサイクルから抜けな
いでページアクセスを断続的に行なうことができる。ま
た、ページアクセスモードのサイクルのサイクルタイム
を基本クロックの2倍以外の時間にでも設定できるた
め、メモリの基本クロック周波数とシステムクロック周
波数が一致しない場合でもシステムパフォーマンスの劣
化を最小限にできる効果がある。
【図1】図1はこの発明の一実施例の半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図2】図2はページアクセスモードにおける図1に示
す半導体記憶装置の動作を説明するためのタイミング図
である。
す半導体記憶装置の動作を説明するためのタイミング図
である。
【図3】図3は従来の半導体記憶装置の構成を示すブロ
ック図である。
ック図である。
【図4】図4はページアクセスモードにおける従来の半
導体記憶装置の動作を説明するためのタイミング図であ
る。
導体記憶装置の動作を説明するためのタイミング図であ
る。
50 制御信号出力手段 60 制御信号制御手段 CLK 基本クロック CS 外部チップセレクト信号(サイクルの開始を示す信
号) NOOP 外部ヌープ制御信号
号) NOOP 外部ヌープ制御信号
Claims (1)
- 【特許請求の範囲】 【請求項1】 ページアクセスモードを有し、連続的な
基本クロックおよびサイクルの開始を示す信号によりメ
モリアクセスのサイクルを制御される半導体記憶装置で
あって、 前記基本クロックおよびサイクルの開始を示す信号を入
力され前記ページアクセスモードにおけるメモリアクセ
スのサイクルを制御するための複数の制御信号を出力す
る制御信号出力手段と、この制御信号出力手段から出力
される一部の制御信号および外部ヌープ制御信号を入力
されてこの外部ヌープ制御信号により前記一部の制御信
号の出力レベルを前記メモリアクセスに対して無効とな
るように制御する制御信号制御手段とを備えた半導体記
憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3181028A JPH0528751A (ja) | 1991-07-22 | 1991-07-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3181028A JPH0528751A (ja) | 1991-07-22 | 1991-07-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0528751A true JPH0528751A (ja) | 1993-02-05 |
Family
ID=16093509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3181028A Pending JPH0528751A (ja) | 1991-07-22 | 1991-07-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0528751A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6681484B1 (en) | 1999-09-02 | 2004-01-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing electronic component |
US10971310B2 (en) | 2016-12-05 | 2021-04-06 | Murata Manufacturing Co., Ltd | Electronic component |
-
1991
- 1991-07-22 JP JP3181028A patent/JPH0528751A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6681484B1 (en) | 1999-09-02 | 2004-01-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing electronic component |
US6995332B2 (en) | 1999-09-02 | 2006-02-07 | Murata Manufacturing Co., Ltd. | Resistance welding method and structure of resistance welding part, and method for manufacturing electronic component and electronic component |
US10971310B2 (en) | 2016-12-05 | 2021-04-06 | Murata Manufacturing Co., Ltd | Electronic component |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100627986B1 (ko) | 동기식 파이프라인 버스트 메모리 및 그 동작 방법 | |
US5579267A (en) | Semiconductor pipeline memory device eliminating time loss due to difference between pipeline stages from data access | |
US5555528A (en) | Dynamic random access memory persistent page implemented as processor register sets | |
KR100391730B1 (ko) | 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템 | |
US7120754B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
JPS61237289A (ja) | パイプライン方式メモリ・システム | |
JPH1031886A (ja) | ランダムアクセスメモリ | |
KR970017656A (ko) | 버스트 모드를 가진 고속 반도체 메모리 | |
JP3271591B2 (ja) | 半導体記憶装置 | |
JPH11149775A (ja) | メモリ選択回路及び半導体メモリ装置 | |
JP2001052479A (ja) | メモリ装置 | |
US6256240B1 (en) | Semiconductor memory circuit | |
US6091667A (en) | Semiconductor memory device and a data reading method and a data writing method therefor | |
US20010021960A1 (en) | Memory device command buffer apparatus and method and memory devices and computer systems using same | |
KR100225189B1 (ko) | 반도체 메모리 | |
JP3185672B2 (ja) | 半導体メモリ | |
US20060020739A1 (en) | Burst counter controller and method in a memory device operable in a 2-bit prefetch mode | |
JPH10208468A (ja) | 半導体記憶装置並びに同期型半導体記憶装置 | |
JP2001035153A (ja) | 半導体記憶装置 | |
US5701273A (en) | Memory device | |
JPH0528751A (ja) | 半導体記憶装置 | |
KR20050057060A (ko) | 어드레스 디코드 | |
JPH06282983A (ja) | メモリ内のデータをアクセスするための方法、メモリシステムおよびメモリ制御システム | |
JPH08212778A (ja) | 同期型半導体記憶装置およびそのデータ読出方法 | |
US6288923B1 (en) | Semiconductor memory mounted with cache memory |