JPH0528751A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0528751A JPH0528751A JP3181028A JP18102891A JPH0528751A JP H0528751 A JPH0528751 A JP H0528751A JP 3181028 A JP3181028 A JP 3181028A JP 18102891 A JP18102891 A JP 18102891A JP H0528751 A JPH0528751 A JP H0528751A
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- control
- cycle
- data
- column
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Abstract
(57)【要約】
【目的】 ページアクセスモードのサイクル中にメモリ
アクセスを中断することを可能とし、システムパフォー
マンスの劣化を最小限にする。 【構成】 ＣＬＫ信号およびサイクルの開始を示すＣＳ
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちＲＷ信号，ＸＡＬ信号，ＲＡ信号，ＳＥ信号，Ｙ
ＡＬ信号，ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号お
よびＷＥ信号を出力する制御信号出力手段５０と、この
制御信号出力手段５０から出力される一部の制御信号す
なわちＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号および
ＷＥ信号およびＮＯＯＰ信号を入力されてこのＮＯＯＰ
信号によりＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号お
よびＷＥ信号の出力レベルをメモリアクセスに対して無
効となるように制御する制御信号制御手段６０とを備え
ている。
アクセスを中断することを可能とし、システムパフォー
マンスの劣化を最小限にする。 【構成】 ＣＬＫ信号およびサイクルの開始を示すＣＳ
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちＲＷ信号，ＸＡＬ信号，ＲＡ信号，ＳＥ信号，Ｙ
ＡＬ信号，ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号お
よびＷＥ信号を出力する制御信号出力手段５０と、この
制御信号出力手段５０から出力される一部の制御信号す
なわちＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号および
ＷＥ信号およびＮＯＯＰ信号を入力されてこのＮＯＯＰ
信号によりＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号お
よびＷＥ信号の出力レベルをメモリアクセスに対して無
効となるように制御する制御信号制御手段６０とを備え
ている。
Description
【０００１】
【産業上の利用分野】この発明は、ページアクセスモー
ドを有する半導体記憶装置に係り、特にページアクセス
の実行および非実行を制御可能とした半導体記憶装置に
関するものである。
ドを有する半導体記憶装置に係り、特にページアクセス
の実行および非実行を制御可能とした半導体記憶装置に
関するものである。
【０００２】
【従来の技術】最近のコンピューターシステムにおける
システムボード上のＭＰＵや制御用ＡＳＩＣは、連続的
な外部基本クロックをシステムクロックとして動作す
る。したがって、上記システムボード上で用いる半導体
記憶装置（以下「メモリ」と呼ぶ）にも連続的な外部基
本クロックをシステムクロックとして動作するものがあ
り、このような半導体記憶装置は、外部基本クロックお
よびサイクルの開始を示す信号によりメモリアクセスの
サイクルを制御される。
システムボード上のＭＰＵや制御用ＡＳＩＣは、連続的
な外部基本クロックをシステムクロックとして動作す
る。したがって、上記システムボード上で用いる半導体
記憶装置（以下「メモリ」と呼ぶ）にも連続的な外部基
本クロックをシステムクロックとして動作するものがあ
り、このような半導体記憶装置は、外部基本クロックお
よびサイクルの開始を示す信号によりメモリアクセスの
サイクルを制御される。
【０００３】以下、従来の半導体記憶装置について説明
する。図３は従来の半導体記憶装置の構成を示すブロッ
ク図、図４はページアクセスモードにおける従来の半導
体記憶装置の動作を説明するためのタイミング図であ
る。なお、図４はライトモード時の動作を示すものであ
る。図３において、１はセンスアンプ（ＳＡ）、２はト
ランスファーゲート、３はメモリセル、４はビット線、
５はカラムセレクトゲート、６はＩＯバス、７はカラム
セレクトゲートイネーブル信号線、８はワード線，、９
はロウアドレスバッファ、１０はカラムアドレスバッフ
ァ、１１はロウデコーダ、１２はセンスアンプ群、１３
はカラムデコーダ、１４はデータアンプ、１５はデータ
出力バッファ、１６はライトアンプ、１７はデータ入力
バッファ、１８はシーケンサ、１９はロウ系シーケン
サ、２０はカラム系シーケンサを示す。
する。図３は従来の半導体記憶装置の構成を示すブロッ
ク図、図４はページアクセスモードにおける従来の半導
体記憶装置の動作を説明するためのタイミング図であ
る。なお、図４はライトモード時の動作を示すものであ
る。図３において、１はセンスアンプ（ＳＡ）、２はト
ランスファーゲート、３はメモリセル、４はビット線、
５はカラムセレクトゲート、６はＩＯバス、７はカラム
セレクトゲートイネーブル信号線、８はワード線，、９
はロウアドレスバッファ、１０はカラムアドレスバッフ
ァ、１１はロウデコーダ、１２はセンスアンプ群、１３
はカラムデコーダ、１４はデータアンプ、１５はデータ
出力バッファ、１６はライトアンプ、１７はデータ入力
バッファ、１８はシーケンサ、１９はロウ系シーケン
サ、２０はカラム系シーケンサを示す。
【０００４】また、図３および図４において、ＣＬＫは
メモリアクセスの外部基本クロック、ＣＳは外部チップ
セレクト信号、Ｒ／Ｗは外部リード／ライト制御信号、
ＡＤＤ（ＡＤＤＲＥＳＳ）は外部アドレス、ＤＡＴＡは
外部データ、／ＲＡＳは内部ロウアドレスストローブ信
号、／ＣＡＳは内部カラムアドレスストローブ信号、Ｒ
Ｗは内部リード／ライト制御信号、ＸＡＬはロウアドレ
スラッチ信号、ＲＡはロウデコーダ活性化信号、ＷＬｉ
はワード線（ｉ番目）、ＳＥはセンスイネーブル信号、
ＹＡＬはカラムアドレスラッチ信号、ＲＥはカラムデコ
ーダ活性化信号、ＹＳＷｊはカラムセレクトゲートイネ
ーブル信号（ｊ番目）、ＤＥはデータアンプイネーブル
信号、ＤＬはデータラッチ信号、ＷＥはライトアンプイ
ネーブル信号を示す。
メモリアクセスの外部基本クロック、ＣＳは外部チップ
セレクト信号、Ｒ／Ｗは外部リード／ライト制御信号、
ＡＤＤ（ＡＤＤＲＥＳＳ）は外部アドレス、ＤＡＴＡは
外部データ、／ＲＡＳは内部ロウアドレスストローブ信
号、／ＣＡＳは内部カラムアドレスストローブ信号、Ｒ
Ｗは内部リード／ライト制御信号、ＸＡＬはロウアドレ
スラッチ信号、ＲＡはロウデコーダ活性化信号、ＷＬｉ
はワード線（ｉ番目）、ＳＥはセンスイネーブル信号、
ＹＡＬはカラムアドレスラッチ信号、ＲＥはカラムデコ
ーダ活性化信号、ＹＳＷｊはカラムセレクトゲートイネ
ーブル信号（ｊ番目）、ＤＥはデータアンプイネーブル
信号、ＤＬはデータラッチ信号、ＷＥはライトアンプイ
ネーブル信号を示す。
【０００５】また、図４において、Ｒは外部ロウアドレ
ス、Ｃ１，Ｃ２およびＣ３は外部カラムアドレス、Ｄ
１，Ｄ２およびＤ３は外部データを示す。このように構
成された従来の半導体記憶装置のアクセスタイミング
は、通常のリード／ライトサイクル（ページアクセスモ
ードではない。）においては、４基本クロック（第１ク
ロックから第４クロック）が１サイクルとなり、ページ
モードサイクルは、第２および第３クロックを複数回繰
り返すことで実行できる。（図４中では３回のページモ
ードサイクルを行なっている。）また、リード／ライト
の制御は外部リード／ライト制御信号Ｒ／Ｗで行ない、
Ｒ／Ｗ信号がハイレベルであればリードサイクルとな
り、ロウレベルであればライトサイクルとなる。
ス、Ｃ１，Ｃ２およびＣ３は外部カラムアドレス、Ｄ
１，Ｄ２およびＤ３は外部データを示す。このように構
成された従来の半導体記憶装置のアクセスタイミング
は、通常のリード／ライトサイクル（ページアクセスモ
ードではない。）においては、４基本クロック（第１ク
ロックから第４クロック）が１サイクルとなり、ページ
モードサイクルは、第２および第３クロックを複数回繰
り返すことで実行できる。（図４中では３回のページモ
ードサイクルを行なっている。）また、リード／ライト
の制御は外部リード／ライト制御信号Ｒ／Ｗで行ない、
Ｒ／Ｗ信号がハイレベルであればリードサイクルとな
り、ロウレベルであればライトサイクルとなる。
【０００６】また、アドレスは、ＡＤＤＲＥＳＳとし
て、第１クロックでロウアドレスを、第２クロックでカ
ラムアドレスをマルチプレクスして与える。また、デー
タはＤＡＴＡとして第２クロックで入力データを与え
る。次に、この従来の半導体記憶装置におけるページア
クセスモード時の内部動作を説明する。
て、第１クロックでロウアドレスを、第２クロックでカ
ラムアドレスをマルチプレクスして与える。また、デー
タはＤＡＴＡとして第２クロックで入力データを与え
る。次に、この従来の半導体記憶装置におけるページア
クセスモード時の内部動作を説明する。
【０００７】先ず、シーケンサ１８，カラム系シーケン
サ１９およびロウ系シーケンサ２０について説明する。
外部から与えたＣＬＫ信号およびＣＳ信号は、シーケン
サ１８により／ＲＡＳ信号および／ＣＡＳ信号に変換さ
れる。なお、これらの信号は、通常のダイナミックＲＡ
Ｍで用いる／ＲＡＳ信号，／ＣＡＳ信号と同等の信号で
ある。
サ１９およびロウ系シーケンサ２０について説明する。
外部から与えたＣＬＫ信号およびＣＳ信号は、シーケン
サ１８により／ＲＡＳ信号および／ＣＡＳ信号に変換さ
れる。なお、これらの信号は、通常のダイナミックＲＡ
Ｍで用いる／ＲＡＳ信号，／ＣＡＳ信号と同等の信号で
ある。
【０００８】／ＲＡＳ信号は、ロウ系シーケンサ１９に
供給され、ロウ系シーケンサ１９では、ロウ系を制御す
るＸＡＬ信号，ＲＡ信号およびＳＥ信号を発生し、ＸＡ
Ｌ信号信号はロウアドレスバッファ９に入力され、ＲＡ
信号はロウデコーダ１１に入力され、ＳＥ信号はセンス
アンプ群１２に入力される（図３参照）。また、／ＣＡ
Ｓ信号は、カラム系シーケンサ２０に供給され、カラム
系シーケンサ２０は、カラム系を制御するＹＡＬ信号，
ＲＥ信号およびＤＥ信号を発生するとともに、ＲＷ信号
と交えてリードモード時はＯＥ信号（図４には図示せ
ず）を発生し、また、ライトモード時はＤＬ信号および
ＷＥ信号を発生する（図４参照）。ＹＡＬ信号はカラム
アドレスバッファ１０に入力され、ＲＥ信号はカラムデ
コーダ１３に入力され、ＤＥ信号はデータアンプ１４に
入力される。また、リードモード時はＯＥ信号をデータ
出力バッファ１５に出力し、ライトモード時はＤＬ信号
をデータ入力バッファ１７に出力するとともに、ＷＥ信
号をライトアンプ１６に出力する。
供給され、ロウ系シーケンサ１９では、ロウ系を制御す
るＸＡＬ信号，ＲＡ信号およびＳＥ信号を発生し、ＸＡ
Ｌ信号信号はロウアドレスバッファ９に入力され、ＲＡ
信号はロウデコーダ１１に入力され、ＳＥ信号はセンス
アンプ群１２に入力される（図３参照）。また、／ＣＡ
Ｓ信号は、カラム系シーケンサ２０に供給され、カラム
系シーケンサ２０は、カラム系を制御するＹＡＬ信号，
ＲＥ信号およびＤＥ信号を発生するとともに、ＲＷ信号
と交えてリードモード時はＯＥ信号（図４には図示せ
ず）を発生し、また、ライトモード時はＤＬ信号および
ＷＥ信号を発生する（図４参照）。ＹＡＬ信号はカラム
アドレスバッファ１０に入力され、ＲＥ信号はカラムデ
コーダ１３に入力され、ＤＥ信号はデータアンプ１４に
入力される。また、リードモード時はＯＥ信号をデータ
出力バッファ１５に出力し、ライトモード時はＤＬ信号
をデータ入力バッファ１７に出力するとともに、ＷＥ信
号をライトアンプ１６に出力する。
【０００９】次に、ロウアドレスバッファ９，ロウデコ
ーダ１１，カラムデコーダ１３およびカラムアドレスバ
ッファ１０等について説明する。ロウ系では、ＸＡＬ信
号の上昇時に外部ロウアドレスＲが、ロウアドレスバッ
ファ９に取り込まれ、ＲＡ信号の上昇時にロウアドレス
バッファ９のロウアドレスをロウデコーダ１１でデコー
ドし、ロウアドレスに該当するワード線ＷＬｉを活性化
する。すると、ワード線ＷＬｉ上の全てのメモリセルデ
ータはそれぞれ該当するビット線に出力される。（図中
で第ｊカラムについて記述している。）このビット線４
に出力されたデータは、ＳＥ信号の上昇時にセンスアン
プ１が活性化されることにより増幅される。
ーダ１１，カラムデコーダ１３およびカラムアドレスバ
ッファ１０等について説明する。ロウ系では、ＸＡＬ信
号の上昇時に外部ロウアドレスＲが、ロウアドレスバッ
ファ９に取り込まれ、ＲＡ信号の上昇時にロウアドレス
バッファ９のロウアドレスをロウデコーダ１１でデコー
ドし、ロウアドレスに該当するワード線ＷＬｉを活性化
する。すると、ワード線ＷＬｉ上の全てのメモリセルデ
ータはそれぞれ該当するビット線に出力される。（図中
で第ｊカラムについて記述している。）このビット線４
に出力されたデータは、ＳＥ信号の上昇時にセンスアン
プ１が活性化されることにより増幅される。
【００１０】また、カラム系では、ＹＡＬ信号の上昇時
に外部カラムアドレスＣ１がカラムアドレスバッファ１
０に取り込まれ、ＲＥ信号の上昇時にカラムアドレスバ
ッファ１０のカラムアドレスをカラムデコーダ１３でデ
コードし、カラムアドレスに該当するカラムセレクトゲ
ートイネーブル信号ＹＳＷｊを活性化する。これによ
り、ビット線４上で増幅されたデータがＩＯバス６上に
出力される。次に、ＤＥ信号の上昇時にデータアンプ１
４が活性化され、ＩＯバス６上のデータが増幅される。
ここでリードモードであればＯＥ信号を活性化すればＩ
Ｏバス６上のデータが出力バッファ１５を介してデータ
端子ＤＡＴＡに出力される。
に外部カラムアドレスＣ１がカラムアドレスバッファ１
０に取り込まれ、ＲＥ信号の上昇時にカラムアドレスバ
ッファ１０のカラムアドレスをカラムデコーダ１３でデ
コードし、カラムアドレスに該当するカラムセレクトゲ
ートイネーブル信号ＹＳＷｊを活性化する。これによ
り、ビット線４上で増幅されたデータがＩＯバス６上に
出力される。次に、ＤＥ信号の上昇時にデータアンプ１
４が活性化され、ＩＯバス６上のデータが増幅される。
ここでリードモードであればＯＥ信号を活性化すればＩ
Ｏバス６上のデータが出力バッファ１５を介してデータ
端子ＤＡＴＡに出力される。
【００１１】図４に示すタイミング図は、ライトモード
について記述しており、ライトモードでは、ＹＡＬ信号
の上昇と同じタイミングでＤＬ信号が上昇し、外部デー
タＤ１がデータ入力バッファ１７に取り込まれる。この
入力データ（外部データＤ１）は、前述のカラム系動作
のＤＥ信号の上昇後のＷＥ信号の上昇時にライトアンプ
１６を介してＩＯバス６上に強制的に書き込まれる。そ
して、書き込み終了時には、カラム系制御信号（ＹＡＬ
信号，ＲＥ信号およびＤＥ信号）や入出力制御信号（Ｄ
Ｌ信号およびＷＥ信号）がリセットされる。
について記述しており、ライトモードでは、ＹＡＬ信号
の上昇と同じタイミングでＤＬ信号が上昇し、外部デー
タＤ１がデータ入力バッファ１７に取り込まれる。この
入力データ（外部データＤ１）は、前述のカラム系動作
のＤＥ信号の上昇後のＷＥ信号の上昇時にライトアンプ
１６を介してＩＯバス６上に強制的に書き込まれる。そ
して、書き込み終了時には、カラム系制御信号（ＹＡＬ
信号，ＲＥ信号およびＤＥ信号）や入出力制御信号（Ｄ
Ｌ信号およびＷＥ信号）がリセットされる。
【００１２】ページアクセスモードにおけるメモリアク
セスのサイクルでは、第２および第３クロックの繰り返
しに応じて／ＣＡＳ信号が繰り返されるとともに、カラ
ム系制御信号（ＹＡＬ信号，ＲＥ信号およびＤＥ信号）
や入力出力制御信号（ＤＬ信号およびＷＥ信号）も同様
に繰り返されることにより、上述、外部データＤ１と同
様にして、外部カラムアドレスＣ２，Ｃ３の外部データ
Ｄ２，Ｄ３を対象にしたライトサイクルが行われる。
セスのサイクルでは、第２および第３クロックの繰り返
しに応じて／ＣＡＳ信号が繰り返されるとともに、カラ
ム系制御信号（ＹＡＬ信号，ＲＥ信号およびＤＥ信号）
や入力出力制御信号（ＤＬ信号およびＷＥ信号）も同様
に繰り返されることにより、上述、外部データＤ１と同
様にして、外部カラムアドレスＣ２，Ｃ３の外部データ
Ｄ２，Ｄ３を対象にしたライトサイクルが行われる。
【００１３】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体記憶装置（／ＲＡＳ，／Ｃ
ＡＳ制御ではなく、外部基本クロックＣＬＫおよび外部
チップセレクト信号ＣＳによりメモリアクセスを制御さ
れるメモリ）におけるページアクセス（ページアクセス
モードにおけるメモリアクセス）は、連続して行なう必
要があり、ページアクセスモードのサイクル中（以下
「ページモードサイクル」という。）におけるページア
クセスの中断、すなわちヌープは不可能であった。
うに構成された従来の半導体記憶装置（／ＲＡＳ，／Ｃ
ＡＳ制御ではなく、外部基本クロックＣＬＫおよび外部
チップセレクト信号ＣＳによりメモリアクセスを制御さ
れるメモリ）におけるページアクセス（ページアクセス
モードにおけるメモリアクセス）は、連続して行なう必
要があり、ページアクセスモードのサイクル中（以下
「ページモードサイクル」という。）におけるページア
クセスの中断、すなわちヌープは不可能であった。
【００１４】その結果、システムパフォーマンスの制限
からページモードサイクルを３基本クロックで実行しよ
うとした時、メモリのページモードサイクルが２基本ク
ロック単位の動作となっているため、このシステムでは
４基本クロックを用いて１ページアドレス分のページア
クセスを行わなければならず（２基本クロックで目的の
ページアクセスを行ない、残りの２基本クロックではダ
ミーリードページアクセス等を行なう）、システムパフ
ォーマンスが非常に劣化するという問題があった。
からページモードサイクルを３基本クロックで実行しよ
うとした時、メモリのページモードサイクルが２基本ク
ロック単位の動作となっているため、このシステムでは
４基本クロックを用いて１ページアドレス分のページア
クセスを行わなければならず（２基本クロックで目的の
ページアクセスを行ない、残りの２基本クロックではダ
ミーリードページアクセス等を行なう）、システムパフ
ォーマンスが非常に劣化するという問題があった。
【００１５】この発明の目的は、上記問題点に鑑み、ペ
ージアクセスモードのサイクル中にメモリアクセスを中
断することを可能とし、システムパフォーマンスの劣化
を最小限にすることのできる半導体記憶装置を提供する
ことである。
ージアクセスモードのサイクル中にメモリアクセスを中
断することを可能とし、システムパフォーマンスの劣化
を最小限にすることのできる半導体記憶装置を提供する
ことである。
【００１６】
【課題を解決するための手段】この発明の半導体記憶装
置は、基本クロックおよびサイクルの開始を示す信号を
入力されページアクセスモードにおけるメモリアクセス
のサイクルを制御するための複数の制御信号を出力する
制御信号出力手段と、この制御信号出力手段から出力さ
れる一部の制御信号および外部ヌープ制御信号を入力さ
れてこの外部ヌープ制御信号により一部の制御信号の出
力レベルをメモリアクセスに対して無効となるように制
御する制御信号制御手段とを備えたものである。
置は、基本クロックおよびサイクルの開始を示す信号を
入力されページアクセスモードにおけるメモリアクセス
のサイクルを制御するための複数の制御信号を出力する
制御信号出力手段と、この制御信号出力手段から出力さ
れる一部の制御信号および外部ヌープ制御信号を入力さ
れてこの外部ヌープ制御信号により一部の制御信号の出
力レベルをメモリアクセスに対して無効となるように制
御する制御信号制御手段とを備えたものである。
【００１７】
【作用】この発明の構成によれば、制御信号出力手段に
より、ページアクセスモードにおけるメモリアクセスの
サイクルを制御するための複数の制御信号を出力させ、
制御信号制御手段により、外部ヌープ制御信号に基づい
て上記制御信号の一部の制御信号の出力レベルを制御
し、メモリアクセスに対して制御信号を無効とする。し
たがって、ページアクセスモードのサイクル中にメモリ
アクセスを中断することができ、ページアクセスを非連
続的に行なうことが可能となる。
より、ページアクセスモードにおけるメモリアクセスの
サイクルを制御するための複数の制御信号を出力させ、
制御信号制御手段により、外部ヌープ制御信号に基づい
て上記制御信号の一部の制御信号の出力レベルを制御
し、メモリアクセスに対して制御信号を無効とする。し
たがって、ページアクセスモードのサイクル中にメモリ
アクセスを中断することができ、ページアクセスを非連
続的に行なうことが可能となる。
【００１８】
【実施例】図１はこの発明の一実施例の半導体記憶装置
の構成を示すブロック図、図２はページアクセスモード
における図１に示す半導体記憶装置の動作を説明するた
めのタイミング図である。なお、図２はライトモード時
の動作を示すタイミング図である。
の構成を示すブロック図、図２はページアクセスモード
における図１に示す半導体記憶装置の動作を説明するた
めのタイミング図である。なお、図２はライトモード時
の動作を示すタイミング図である。
【００１９】図１において、１はセンスアンプ（Ｓ
Ａ）、２はトランスファーゲート、３はメモリセル、４
はビット線、５はカラムセレクトゲート、６はＩＯバ
ス、７はカラムセレクトゲートイネーブル信号線、８は
ワード線，、９はロウアドレスバッファ、１０はカラム
アドレスバッファ、１１はロウデコーダ、１２はセンス
アンプ群、１３はカラムデコーダ、１４はデータアン
プ、１５はデータ出力バッファ、１６はライトアンプ、
１７はデータ入力バッファ、１８はシーケンサ、１９は
ロウ系シーケンサ、２０はカラム系シーケンサ、２１は
ヌープフラグバッファ、２２はアンドゲート、２３はア
ンドゲート群を示す。また、５０はシーケンサ１８，ロ
ウ系シーケンサ１９およびカラム系シーケンサ２０から
なる制御信号出力手段、６０はヌープフラグバッファ２
１およびアンドゲート群２３から構成した制御信号制御
手段である。
Ａ）、２はトランスファーゲート、３はメモリセル、４
はビット線、５はカラムセレクトゲート、６はＩＯバ
ス、７はカラムセレクトゲートイネーブル信号線、８は
ワード線，、９はロウアドレスバッファ、１０はカラム
アドレスバッファ、１１はロウデコーダ、１２はセンス
アンプ群、１３はカラムデコーダ、１４はデータアン
プ、１５はデータ出力バッファ、１６はライトアンプ、
１７はデータ入力バッファ、１８はシーケンサ、１９は
ロウ系シーケンサ、２０はカラム系シーケンサ、２１は
ヌープフラグバッファ、２２はアンドゲート、２３はア
ンドゲート群を示す。また、５０はシーケンサ１８，ロ
ウ系シーケンサ１９およびカラム系シーケンサ２０から
なる制御信号出力手段、６０はヌープフラグバッファ２
１およびアンドゲート群２３から構成した制御信号制御
手段である。
【００２０】また、図１および図２において、ＣＬＫは
メモリアクセスの外部基本クロック、ＣＳはサイクルの
開始を示す外部チップセレクト信号、Ｒ／Ｗは外部リー
ド／ライト制御信号、ＮＯＯＰは外部ヌープ制御信号、
ＡＤＤ(ADDRESS) は外部アドレス、ＤＡＴＡは外部デー
タ、／ＲＡＳは内部ロウアドレスストローブ信号、／Ｃ
ＡＳは内部カラムアドレスストローブ信号、ＲＷは内部
リード／ライト制御信号、ＸＡＬはロウアドレスラッチ
信号、ＲＡはロウデコーダ活性化信号、ＷＬｉはワード
線（ｉ番目）、ＳＥはセンスイネーブル信号、ＹＡＬは
カラムアドレスラッチ信号、ＲＥはカラムデコーダ活性
化信号、ＹＳＷｊはカラムセレクトゲートイネーブル信
号（ｊ番目）、ＤＥはデータアンプイネーブル信号、Ｄ
Ｌはデータラッチ信号、ＷＥはライトアンプイネーブル
信号を示す。
メモリアクセスの外部基本クロック、ＣＳはサイクルの
開始を示す外部チップセレクト信号、Ｒ／Ｗは外部リー
ド／ライト制御信号、ＮＯＯＰは外部ヌープ制御信号、
ＡＤＤ(ADDRESS) は外部アドレス、ＤＡＴＡは外部デー
タ、／ＲＡＳは内部ロウアドレスストローブ信号、／Ｃ
ＡＳは内部カラムアドレスストローブ信号、ＲＷは内部
リード／ライト制御信号、ＸＡＬはロウアドレスラッチ
信号、ＲＡはロウデコーダ活性化信号、ＷＬｉはワード
線（ｉ番目）、ＳＥはセンスイネーブル信号、ＹＡＬは
カラムアドレスラッチ信号、ＲＥはカラムデコーダ活性
化信号、ＹＳＷｊはカラムセレクトゲートイネーブル信
号（ｊ番目）、ＤＥはデータアンプイネーブル信号、Ｄ
Ｌはデータラッチ信号、ＷＥはライトアンプイネーブル
信号を示す。
【００２１】また、図２において、Ｒは外部ロウアドレ
ス、Ｃ１およびＣ２は外部カラムアドレス、Ｄ１および
Ｄ２は外部データを示す。図１に示すように、半導体記
憶装置は、ＣＬＫ信号およびサイクルの開始を示すＣＳ
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちＸＡＬ信号，ＲＡ信号，ＳＥ信号，ＹＡＬ信号，
ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信
号を出力する制御信号出力手段５０と、この制御信号出
力手段５０から出力される一部の制御信号すなわちＲＥ
信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信号お
よびＮＯＯＰ信号を入力されてこのＮＯＯＰ信号により
ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信
号の出力レベルをメモリアクセスに対して無効となるよ
うに制御する制御信号制御手段６０とを備えている。
ス、Ｃ１およびＣ２は外部カラムアドレス、Ｄ１および
Ｄ２は外部データを示す。図１に示すように、半導体記
憶装置は、ＣＬＫ信号およびサイクルの開始を示すＣＳ
信号を入力され、ページアクセスモードにおけるメモリ
アクセスのサイクルを制御するための複数の制御信号す
なわちＸＡＬ信号，ＲＡ信号，ＳＥ信号，ＹＡＬ信号，
ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信
号を出力する制御信号出力手段５０と、この制御信号出
力手段５０から出力される一部の制御信号すなわちＲＥ
信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信号お
よびＮＯＯＰ信号を入力されてこのＮＯＯＰ信号により
ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信
号の出力レベルをメモリアクセスに対して無効となるよ
うに制御する制御信号制御手段６０とを備えている。
【００２２】このように構成した半導体記憶装置のアク
セスタイミングは、通常のリード／ライトサイクル（ペ
ージアクセスモードではない。）においては、４基本ク
ロック（第１クロックから第４クロック）が１サイクル
となり、ページモードサイクルは、第２および第３クロ
ックを複数回繰り返すことで実行できる。（図２中では
２回のページモードサイクルを行なっている。）また、
リード／ライトの制御は外部リード／ライト制御信号Ｒ
／Ｗで行ない、Ｒ／Ｗ信号がハイレベルであればリード
サイクルとなり、ロウレベルであればライトサイクルと
なる。
セスタイミングは、通常のリード／ライトサイクル（ペ
ージアクセスモードではない。）においては、４基本ク
ロック（第１クロックから第４クロック）が１サイクル
となり、ページモードサイクルは、第２および第３クロ
ックを複数回繰り返すことで実行できる。（図２中では
２回のページモードサイクルを行なっている。）また、
リード／ライトの制御は外部リード／ライト制御信号Ｒ
／Ｗで行ない、Ｒ／Ｗ信号がハイレベルであればリード
サイクルとなり、ロウレベルであればライトサイクルと
なる。
【００２３】また、アドレスはＡＤＤＲＥＳＳとして、
第１クロックでロウアドレスを、第２クロックでカラム
アドレスをマルチプレクスして与える。また、データは
ＤＡＴＡとしてに第２クロックで入力データを与える。
次に、この半導体記憶装置におけるページアクセスモー
ド時の内部動作を説明する。
第１クロックでロウアドレスを、第２クロックでカラム
アドレスをマルチプレクスして与える。また、データは
ＤＡＴＡとしてに第２クロックで入力データを与える。
次に、この半導体記憶装置におけるページアクセスモー
ド時の内部動作を説明する。
【００２４】外部から与えたＣＬＫ信号およびＣＳ信号
を、シーケンサ１８により／ＲＡＳ信号および／ＣＡＳ
信号に変換する。なお、これらの信号は、通常のダイナ
ミックＲＡＭで用いる／ＲＡＳ信号，／ＣＡＳ信号と同
等の信号である。／ＲＡＳ信号を供給されたロウ系シー
ケンサ１９では、ロウ系を制御するＸＡＬ信号，ＲＡ信
号およびＳＥ信号を発生する。そして、ＸＡＬ信号をロ
ウアドレスバッファ９に入力し、ＲＡ信号をロウデコー
ダ１１に入力し、ＳＥ信号をセンスアンプ群１２に入力
する（図１参照）。
を、シーケンサ１８により／ＲＡＳ信号および／ＣＡＳ
信号に変換する。なお、これらの信号は、通常のダイナ
ミックＲＡＭで用いる／ＲＡＳ信号，／ＣＡＳ信号と同
等の信号である。／ＲＡＳ信号を供給されたロウ系シー
ケンサ１９では、ロウ系を制御するＸＡＬ信号，ＲＡ信
号およびＳＥ信号を発生する。そして、ＸＡＬ信号をロ
ウアドレスバッファ９に入力し、ＲＡ信号をロウデコー
ダ１１に入力し、ＳＥ信号をセンスアンプ群１２に入力
する（図１参照）。
【００２５】また、／ＣＡＳ信号を供給されたカラム系
シーケンサ２０は、カラム系を制御するＹＡＬ信号，Ｒ
Ｅ信号およびＤＥ信号を発生するとともに、ＲＷ信号と
交えてリードモード時はＯＥ信号（図２には図示せず）
を発生し、また、ライトモード時はＤＬ信号およびＷＥ
信号を発生する（図２参照）。そして、このＹＡＬ信号
をヌープフラグバッファ２１およびカラムアドレスバッ
ファ１０に入力し、ＲＥ信号，ＤＥ信号，ＯＥ信号，Ｄ
Ｌ信号およびＷＥ信号をアンドゲート群２３内の各アン
ドゲート２２に出力する。
シーケンサ２０は、カラム系を制御するＹＡＬ信号，Ｒ
Ｅ信号およびＤＥ信号を発生するとともに、ＲＷ信号と
交えてリードモード時はＯＥ信号（図２には図示せず）
を発生し、また、ライトモード時はＤＬ信号およびＷＥ
信号を発生する（図２参照）。そして、このＹＡＬ信号
をヌープフラグバッファ２１およびカラムアドレスバッ
ファ１０に入力し、ＲＥ信号，ＤＥ信号，ＯＥ信号，Ｄ
Ｌ信号およびＷＥ信号をアンドゲート群２３内の各アン
ドゲート２２に出力する。
【００２６】但し、ＯＥ信号はリードモード時、ＤＬ信
号およびＷＥ信号はライトモード時に出力する。また、
ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信
号の出力レベルは／ＣＡＳサイクル単位でＮＯＯＰ信号
によって制御される。ロウ系では、ＸＡＬ信号の上昇時
に外部ロウアドレスＲを、ロウアドレスバッファ９に取
り込み、ＲＡ信号の上昇時にロウアドレスバッファ９の
ロウアドレスをロウデコーダ１１でデコードし、ロウア
ドレスに該当するワード線ＷＬｉを活性化する。する
と、ワード線ＷＬｉ上の全てのメモリセルデータはそれ
ぞれ該当するビット線に出力される。（図中で第ｊカラ
ムについて記述している。）このビット線４に出力され
たデータは、ＳＥ信号の上昇時にセンスアンプ１が活性
化されて増幅される。
号およびＷＥ信号はライトモード時に出力する。また、
ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およびＷＥ信
号の出力レベルは／ＣＡＳサイクル単位でＮＯＯＰ信号
によって制御される。ロウ系では、ＸＡＬ信号の上昇時
に外部ロウアドレスＲを、ロウアドレスバッファ９に取
り込み、ＲＡ信号の上昇時にロウアドレスバッファ９の
ロウアドレスをロウデコーダ１１でデコードし、ロウア
ドレスに該当するワード線ＷＬｉを活性化する。する
と、ワード線ＷＬｉ上の全てのメモリセルデータはそれ
ぞれ該当するビット線に出力される。（図中で第ｊカラ
ムについて記述している。）このビット線４に出力され
たデータは、ＳＥ信号の上昇時にセンスアンプ１が活性
化されて増幅される。
【００２７】また、カラム系では、ＹＡＬ信号の上昇時
に外部カラムアドレスＣ１をカラムアドレスバッファ１
０に取り込むとともに、外部ヌープ制御信号ＮＯＯＰの
データをヌープフラグバッファ２１に取り込む。この
際、ＮＯＯＰサイクルでない場合（ヌープフラグバッフ
ァ２１内のデータが１の場合）は、アンドゲート群２３
より、ＲＥ信号をカラムデコーダ１３に出力し、ＤＥ信
号をデータアンプ１４に出力し、ＯＥ信号をデータ出力
バッファ１５に出力し、ＤＬ信号をデータ入力バッファ
１７に出力し、ＷＥ信号をライトアンプ１６に出力す
る。
に外部カラムアドレスＣ１をカラムアドレスバッファ１
０に取り込むとともに、外部ヌープ制御信号ＮＯＯＰの
データをヌープフラグバッファ２１に取り込む。この
際、ＮＯＯＰサイクルでない場合（ヌープフラグバッフ
ァ２１内のデータが１の場合）は、アンドゲート群２３
より、ＲＥ信号をカラムデコーダ１３に出力し、ＤＥ信
号をデータアンプ１４に出力し、ＯＥ信号をデータ出力
バッファ１５に出力し、ＤＬ信号をデータ入力バッファ
１７に出力し、ＷＥ信号をライトアンプ１６に出力す
る。
【００２８】但し、ＯＥ信号はリードモード時、ＤＬ信
号およびＷＥ信号はライトモード時に出力する。そし
て、ＲＥ信号の上昇時にカラムアドレスバッファ１０の
カラムアドレスをカラムデコーダ１３でデコードし、該
当するカラムセレクトゲートイネーブル信号ＹＳＷｊを
活性化する。これにより、ビット線４上のデータがＩＯ
バス６上に出力される。次に、ＤＥ信号の上昇時にデー
タアンプ１４が活性化され、ＩＯバス６上のデータが増
幅される。ここでリードモードであれば、ＯＥ信号を活
性化することによりＩＯバス６上のデータが出力バッフ
ァ１５を介してデータ端子ＤＡＴＡに出力される。
号およびＷＥ信号はライトモード時に出力する。そし
て、ＲＥ信号の上昇時にカラムアドレスバッファ１０の
カラムアドレスをカラムデコーダ１３でデコードし、該
当するカラムセレクトゲートイネーブル信号ＹＳＷｊを
活性化する。これにより、ビット線４上のデータがＩＯ
バス６上に出力される。次に、ＤＥ信号の上昇時にデー
タアンプ１４が活性化され、ＩＯバス６上のデータが増
幅される。ここでリードモードであれば、ＯＥ信号を活
性化することによりＩＯバス６上のデータが出力バッフ
ァ１５を介してデータ端子ＤＡＴＡに出力される。
【００２９】図２に示すタイミング図は、ライトモード
について記述しており、ライトモードではＹＡＬ信号の
上昇と同じタイミングでＤＬ信号が上昇し、外部データ
Ｄ１がデータ入力バッファ１７に取り込まれる。この入
力データ（外部データＤ１）は、前述のカラム系動作の
ＤＥ信号の上昇後のＷＥ信号の上昇時にライトアンプ１
６を介してＩＯバス６上に強制的に書き込まれる。そし
て、書き込み終了時には、カラム系制御信号（ＹＡＬ信
号，ＲＥ信号およびＤＥ信号）や入出力制御信号（ＤＬ
信号およびＷＥ信号）がリセットされる。
について記述しており、ライトモードではＹＡＬ信号の
上昇と同じタイミングでＤＬ信号が上昇し、外部データ
Ｄ１がデータ入力バッファ１７に取り込まれる。この入
力データ（外部データＤ１）は、前述のカラム系動作の
ＤＥ信号の上昇後のＷＥ信号の上昇時にライトアンプ１
６を介してＩＯバス６上に強制的に書き込まれる。そし
て、書き込み終了時には、カラム系制御信号（ＹＡＬ信
号，ＲＥ信号およびＤＥ信号）や入出力制御信号（ＤＬ
信号およびＷＥ信号）がリセットされる。
【００３０】ページモードサイクルでは、第２および第
３クロックの繰り返しに応じて／ＣＡＳ信号が繰り返さ
れるとともに、カラム系制御信号（ＹＡＬ信号，ＲＥ信
号およびＤＥ信号）や入力出力制御信号（ＤＬ信号およ
びＷＥ信号）も同様に繰り返され、外部カラムアドレス
Ｃ２の外部データＤ２を対象にアクセスを行う。一方、
ＮＯＯＰサイクルの場合（すなわち、ヌープフラグバッ
ファ２１内のデータが０の場合であり、図２に示す外部
基本クロックＣＬＫでＮと記述したクロックサイクル）
には、制御信号制御手段６０を構成するアンドゲート群
２３は、ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およ
びＷＥ信号を発生しない（出力レベルを０とする。）。
これは、ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およ
びＷＥ信号は、アンドゲート２２によりカラム系シーケ
ンサ２０の出力信号と、ヌープフラグバッファ２１の値
との論理積により発生させているためである。また、／
ＣＡＳ信号もヌープフラグバッファ２１の値が０の時は
すぐにリセットされるようになっており、これによって
ＹＡＬ信号もリセットされることとなる。その結果、カ
ラムデコーダ１３，データアンプ１４，データ出力バッ
ファ１５，ライトアンプ１６およびデータ入力バッファ
１７は動作することがなく、ページアクセスが中断され
る。これにより、ページアドレスモードのサイクル中に
ページアクセスの実行および非実行を制御することがで
きる。
３クロックの繰り返しに応じて／ＣＡＳ信号が繰り返さ
れるとともに、カラム系制御信号（ＹＡＬ信号，ＲＥ信
号およびＤＥ信号）や入力出力制御信号（ＤＬ信号およ
びＷＥ信号）も同様に繰り返され、外部カラムアドレス
Ｃ２の外部データＤ２を対象にアクセスを行う。一方、
ＮＯＯＰサイクルの場合（すなわち、ヌープフラグバッ
ファ２１内のデータが０の場合であり、図２に示す外部
基本クロックＣＬＫでＮと記述したクロックサイクル）
には、制御信号制御手段６０を構成するアンドゲート群
２３は、ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およ
びＷＥ信号を発生しない（出力レベルを０とする。）。
これは、ＲＥ信号，ＤＥ信号，ＯＥ信号，ＤＬ信号およ
びＷＥ信号は、アンドゲート２２によりカラム系シーケ
ンサ２０の出力信号と、ヌープフラグバッファ２１の値
との論理積により発生させているためである。また、／
ＣＡＳ信号もヌープフラグバッファ２１の値が０の時は
すぐにリセットされるようになっており、これによって
ＹＡＬ信号もリセットされることとなる。その結果、カ
ラムデコーダ１３，データアンプ１４，データ出力バッ
ファ１５，ライトアンプ１６およびデータ入力バッファ
１７は動作することがなく、ページアクセスが中断され
る。これにより、ページアドレスモードのサイクル中に
ページアクセスの実行および非実行を制御することがで
きる。
【００３１】
【発明の効果】この発明の半導体記憶装置によれば、制
御信号出力手段により、ページアクセスモードにおける
メモリアクセスのサイクルを制御するための複数の制御
信号を出力させ、制御信号制御手段により、外部ヌープ
制御信号に基づいて上記制御信号の一部の制御信号の出
力レベルを制御し、メモリアクセスに対して制御信号を
無効とする。したがって、ページアクセスモードのサイ
クル中にメモリアクセスを中断することができ、ページ
アクセスを非連続的に行なうことが可能となる。
御信号出力手段により、ページアクセスモードにおける
メモリアクセスのサイクルを制御するための複数の制御
信号を出力させ、制御信号制御手段により、外部ヌープ
制御信号に基づいて上記制御信号の一部の制御信号の出
力レベルを制御し、メモリアクセスに対して制御信号を
無効とする。したがって、ページアクセスモードのサイ
クル中にメモリアクセスを中断することができ、ページ
アクセスを非連続的に行なうことが可能となる。
【００３２】その結果、メモリへのアクセススピードを
あげるために（ロウアドレスの変化を伴わないアクセス
において）ページアクセスモードのサイクルから抜けな
いでページアクセスを断続的に行なうことができる。ま
た、ページアクセスモードのサイクルのサイクルタイム
を基本クロックの２倍以外の時間にでも設定できるた
め、メモリの基本クロック周波数とシステムクロック周
波数が一致しない場合でもシステムパフォーマンスの劣
化を最小限にできる効果がある。
あげるために（ロウアドレスの変化を伴わないアクセス
において）ページアクセスモードのサイクルから抜けな
いでページアクセスを断続的に行なうことができる。ま
た、ページアクセスモードのサイクルのサイクルタイム
を基本クロックの２倍以外の時間にでも設定できるた
め、メモリの基本クロック周波数とシステムクロック周
波数が一致しない場合でもシステムパフォーマンスの劣
化を最小限にできる効果がある。
【図１】図１はこの発明の一実施例の半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図２はページアクセスモードにおける図１に示
す半導体記憶装置の動作を説明するためのタイミング図
である。
す半導体記憶装置の動作を説明するためのタイミング図
である。
【図３】図３は従来の半導体記憶装置の構成を示すブロ
ック図である。
ック図である。
【図４】図４はページアクセスモードにおける従来の半
導体記憶装置の動作を説明するためのタイミング図であ
る。
導体記憶装置の動作を説明するためのタイミング図であ
る。
50 制御信号出力手段 60 制御信号制御手段 CLK 基本クロック CS 外部チップセレクト信号（サイクルの開始を示す信
号） NOOP 外部ヌープ制御信号
号） NOOP 外部ヌープ制御信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 ページアクセスモードを有し、連続的な
基本クロックおよびサイクルの開始を示す信号によりメ
モリアクセスのサイクルを制御される半導体記憶装置で
あって、 前記基本クロックおよびサイクルの開始を示す信号を入
力され前記ページアクセスモードにおけるメモリアクセ
スのサイクルを制御するための複数の制御信号を出力す
る制御信号出力手段と、この制御信号出力手段から出力
される一部の制御信号および外部ヌープ制御信号を入力
されてこの外部ヌープ制御信号により前記一部の制御信
号の出力レベルを前記メモリアクセスに対して無効とな
るように制御する制御信号制御手段とを備えた半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181028A JPH0528751A (ja) | 1991-07-22 | 1991-07-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181028A JPH0528751A (ja) | 1991-07-22 | 1991-07-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528751A true JPH0528751A (ja) | 1993-02-05 |
Family
ID=16093509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181028A Pending JPH0528751A (ja) | 1991-07-22 | 1991-07-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681484B1 (en) | 1999-09-02 | 2004-01-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing electronic component |
| US10971310B2 (en) | 2016-12-05 | 2021-04-06 | Murata Manufacturing Co., Ltd | Electronic component |
-
1991
- 1991-07-22 JP JP3181028A patent/JPH0528751A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6681484B1 (en) | 1999-09-02 | 2004-01-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing electronic component |
| US6995332B2 (en) | 1999-09-02 | 2006-02-07 | Murata Manufacturing Co., Ltd. | Resistance welding method and structure of resistance welding part, and method for manufacturing electronic component and electronic component |
| US10971310B2 (en) | 2016-12-05 | 2021-04-06 | Murata Manufacturing Co., Ltd | Electronic component |
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