KR950003883B1

KR950003883B1 - 메모리제어논리장치

Info

Publication number: KR950003883B1
Application number: KR1019920007733A
Authority: KR
Inventors: 천영창
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1992-05-07
Filing date: 1992-05-07
Publication date: 1995-04-20
Also published as: KR930023839A

Abstract

내용 없음.

Description

메모리제어논리장치

제 1 도는 종래의 메모리를 제어하는 시스템 블록도.

제 2 도는 본 발명에 따른 메모리제어논리장치를 갖는 시스템 블럭도.

제 3 도는 제1 및 제 2 메모리수단에 지정되는 논리 어드레스형식.

제 4 도는 제 2 도에 따른 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 중앙처리장치 11,200 : 제어논리부

12 : 메모리 13,201 : 어드레스버퍼

14,28,30 : 명령어버퍼 15,29,31 : 데이타버퍼

20 : 디코더 21: 상태머신

22 : 제어신호발생기 23 : 카운터

24 : 제 1 래치 25 : 제 2 래치

26 : 제 1 메모리수단 27 : 제 2 메모리수단

본 발명은 컴퓨터 시스템에 있어서 메모리제어논리장치에 관한 것으로, 특히 액세스속도가 느린 메모리를 인터리브드 방식으로 구성하여 한 시스템 클럭에 하나의 명령어나 데이타를 인출할 수 있는 버스트모드의 메모리제어논리장치에 관한 것이다.

일반적으로 메모리제어논리장치는 중앙처리장치(Central Processing Unit, 이하 CPU라 함)의 제어신호와 어드레스에 의하여 메모리내에 기록된 명령어나 데이타를 인출(fetch)하기 위하여 제어하는 논리장치로서, 개인용 컴퓨터(Personal Computer), CAD/CAM을 위한 그래픽 시스템, 중형, 대형 컴퓨터나 근거리 통신망(Local Area Network, LAN) 또는 종합정보통신망(Inteqrated Services Digital Network, ISDN)과 같은 컴퓨터 통신시스템등에 이용된다. 또한 메모리제어논리장치는 전체시스템 성능에 영향을 끼치므로 고속처리능력을 위해서는 효율적으로 메모리를 액세스(Access)할 수 있도록 제어해야 한다.

제 1 도는 종래의 메모리를 제어하여 명령어나 데이타를 인출하는 시스템 블럭도로서, EPROM(Erasable Programmable Reael Only Memory) 메모리를 사용한 시스템에 적용한 예이다. 메모리에는 시스템 운영에 필요한 명령어나 데이타들이 기록되어 있다. CPU(10)는 프로그램 수행을 위해서는 명령어를 메모리(12)로부터 인출해야 한다. 이때 CPU(10)는 인출하고자 하는 메모리 영역에 해당되는 어드레스와 제어신호를 발생시킨다. 어드레스버퍼(13)는 어드레스를 래치하여 메모리(12)에 인가한다. 제어논리부(11)는 어드레스를 디코딩(Decoding)하고 제어신호를 입력으로 받아 어드레스버퍼(13), 명령어버퍼(14) 및 데이타버퍼(15)를 제어한다. 또한 메모리(12)의 칩선택신호와 출력인에이블신호를 발생한다. 그리고 메모리(12)의 출력 인에이블신호와 칩선택신호에 따라 어드레싱된 메모리(12) 영역의 명령어가 출력된다. 출력된 명령어는 제어논리부(11)의 제어신호에 따라 명령어버퍼(14)를 통해 CPU(10)에 입력된다.

이러한 명령어 인출을 수행하는데 있어서 제어논리부(11)는 CPU(10)의 시스템 클럭속도와 메모리(12)의 액세스 속도를 고려하여 명령어가 명령어버스상에서 유효(Valid)할때까지 메모리(12)의 출력인에이블신호와 칩선택신호를 계속 인가해야 하며, CPU(10)도 역시 어드레스와 제어신호는 해제(Release)해서는 안된다.

상술한 바와 같이 종래의 메모리를 제어하는 시스템은 한 시스템 클럭에 하나의 명령어를 인출하기 위해서는 CPU 시스템 클럭속도보다 두배 이상 빠른 메모리를 사용해야 하는 단점이 있으며 메모리의 액세스 속도가 제한되어 있기 때문에 시스템 클럭속도가 높아질수록 두개의 클럭 또는 네게의 클럭에 하나의 명령어를 인출하게 되어 그 만큼 시스템 성능은 절반 이하로 떨어진다는 문제점이 있다. 또한 시스템의 성능을 높이기 위해서는 액세스 속도가 빠른 메모리를 사용해야 한다. 그러나, 메모리의 액세스 속도가 빨라질수록 가격이 기하급수적으로 상승하여 시스템 원가에도 큰 영향을 미치게 된다.

따라서 본 발명의 목적은 액세스 속도가 느린 메모리를 인터리브드 방식으로 구성하여 한 시스템 클럭에 하나의 명령어를 인출할 수 있는 버스트 모드의 메모리 제어논리장치를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명은 중앙처리장치의 어드레스와 제어신호에 의해서 메모리내에 기록된 정보를 인출하기 위한 컴퓨터 시스템에 있어서, 상기 중앙처리장치의 어드레스와 제어신호를 디코딩하여 명령어 액세스 신호와 데이타 액세스 신호중 하나의 신호를 판단하여 결정된 액세스 신호를 출력시키기 위한 디코더와, 상기 디코더에서 결정된 액세스 신호에 따른 동작상태신호를 인가하기 위한 상태머신과, 세개의 프로그램가능 어레이 논리(Proqrammable Array Logic, PAL)로 구성된 제어신호발생기와, 하위어드레스를 적재(load)하고 매 액세스때마다 어드레스를 카운트하기 위한 카운터와, 상위어드레스를 래치하기 위한 제 1 래치와, 하위어드레스중 홀수번째 워드에 해당되는 어드레스를 래치하기 위한 제 2 래치와, 짝수번째 워드에 해당되는 명령어나 데이타가 기록된 제 1 메모리수단과, 홀수번째 워드에 해당되는 명령어나 데이타가 기록된 제 2 메모리수단을 포함함을 특징으로 한다.

이하, 본 발명은 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제 2 도는 본 발명에 따른 메모리제어논리장치를 갖는 시스템 블럭도이다. 먼저 중앙처리장치(10)는 축소 명령형 컴퓨팅(Reduced Instruction Set Computing, 이하 RISC라 함) 프로세서를 사용한다. RISC프로세서는 명령어가 간단하고, 모두 고정된 명령어 필드를 형성할 뿐만 아니라 비교적 어드레싱 모드가 간단하므로 이를 처리하기 위한 데이타 패스를 단순화시킬 수 있고, 그 결과 모든 명령어 수행속도를 향상시키고 하드웨어의 칩면적을 간소화시킨다. 본 시스템에서 CPU(10)는 32비트의 워드형이고, 3개의 버스 즉 어드레스버스, 명령어버스, 데이타버스를 갖는다. 또한 버스트모드로 메모리액세스 지원이 가능하도록 설계되어 있다. CPU(10)는 제 1 메모리수단(26)과 제 2 메모리수단(27)에 기록된 명령어나 데이타를 인출하기 위해 명령어나 데이타 영역에 해당되는 어드레스와 제어신호를 발생시킨다. CPU(10)에서 출력되는 제어신호에는 명령어 액세스 요구신호, 데이타 액세스 요구신호, 버스트 모드 명령어 액세스 요구신호, 버스트 모드 데이타 액세스 요구신호, 명령어 요구의 어드레스 공간영역신호, 데이타 액세스의 어드레스 공간 영역신호, 액세스 단위(워드, 바이트, 반워드)의 선택신호등이 있다. 상술한 제어신호들은 각각 디코더(20)와 상태머신(21)에 인가된다.

디코더(20)는 CPU(10)에서 발생한 어드레스와 제어신호를 디코딩하게 되는데 제어신호에 따라 명령어를 액세스할 것인가 데이타를 액세스할 것인가 결정하다. 만약 CPU(10)로부터 버스트모드 명령어 액세스 요구신호와 명령어요구의 어드레스 공간 영역신호가 인가되면, 명령어 액세스이고, 버스트 모드 데이타 액세스 요구신호와 명령어요구의 어드레스 공간영역 신호가 인가되면 데이타 액세스이다. 또한 디코더(20)는 명령어나 데이타 액세스의 결정에 따라 명령어 액세스 신호나 데이타 액세스 신호를 상태머신(21)에 인가한다.

상태머신(21)은 CPU(10)와 디코더(20)에서 출력되는 신호를 받아들여 액세스 신호가 유효할 경우 초기 액세스에 따른 각 상태신호를 제어신호발생기(22)에 인가한다.

제어신호발생기(22)는 명령어제어PAL, 데이타제어PAL, 하위어드레스제어PAL로 구성되어, 제1, 제 2 메모리수단(26,27) 액세스에 따른 전반적인 신호를 발생시킨다.

명령어제어PAL은 명령어 액세스에 따른 상태신호를 디코딩하여 어드레싱된 메모리영역의 명령어가 명령어 버스에 실리도록 명령어버퍼(28,30)의 출력인에이블신호를 제어하며, CPU(10)와의 핸드쉐이크(Handshake)신호인 명령어준비신호(Instruction Ready, IRDY)와 명령어 버스트 인식신호(Instruction Burst Acknowledqe, IBACK)를 초기액세스의 타이밍에 맞추어 CPU(1)에 인가한다. 명령어 버스트인식 신호는 제1, 제 2 메모리수단(26,27)과 명령어 버스 사이에서 버스트 모드 액세스가 계속된다는 신호이다. 명령어 준비신호는 각 명령어 액세스가 완료되어 명령어를 CPU(10)에 전송할 준비가 되었다는 신호이다.

데이타제어PAL은 명령어제어PAL과 동일하며, 제1, 제 2 메모리수단(26,27)에서 데이타 액세스에 따른 데이타버퍼(29,31)의 출력인에이블신호를 제어한다. 또한, 데이타준비신호(Data Ready, DRDY)와 데이타버스트인식신호(Data Burst Acknowledge, DBACK)를 발생하여 CPU(10)에 인가한다.

하위어드레스제어PAL은 초기액세스시, CPU(10)에서 출력된 어드레스를 소정의 페이지 영역내에서 버스트 모드가 지원되도록 카운터(23)를 제어하며 제 1 메모리수단(26)에 액세스시 홀수번째 워드에 해당되는 하위어드레스가 제 2 래치(25)에 일시적으로 래치되도록 타이밍을 제어한다.

카운터(23)는 초기하위 어드레스를 래치하고 소정의 페이지영역내에 해당되는 어드레스에 대해 카운트신호의 상승영역(Rising-edge)에서 트리거함으로써 어드레스를 증가시킨다. 이것은 다수의 명령어 또는 데이타를 인출할때마다 CPU(10)가 어드레스를 발생시키는 것이 아니라 초기어드레스만 발생시키고 카운터(23)에서 어드레스를 증가시키기 때문에 버스트 모드로 명령어나 데이타를 인출할 수 있다.

제 1 메모리수단(26)과 제 2 메모리수단(27)은 EPROM 메모리로 사용하고, 인터리브드 방식으로 구성된다. 인터리브드 방식이란 한 기억장치 모듈내의 접속된 메모리들에 연속적으로 어드레스를 지정하지 않고, 일정한 수의 배수만큼 거리를 두고 어드레스를 지정하는 방식이다.

본 장치의 메모리는 두개의 메모리모듈로 분할하여 짝수번째 워드에 해당되는 어드레스는 제 1 메모리수단(26)에 홀수번째 워드에 해당되는 어드레스는 제 2 메모리수단(27)에 지정하도록 구성한다.

제 3 도는 제 1 메모리수단(26)과 제 2 메모리수단(27)에 지정되는 논리어드레스형식이다.

CPU(10)는 바이트단위로 어드레스를 발생시키고, 32비트 프로세서의 처리능력을 갖고 있으므로 32비트가 한 워드에 해당된다. 또한 바이트단위로 나누면 4개의 바이트가 한 워드에 해당된다. 만약 각 워드에 최하위 바이트가 ×××0, ×××8이면 짝수번째 워드에 해당되므로 제 1 메모리수단(26)에 지정되고 최하위바이트가 ×××4, ×××C이면 홀수번째 워드에 해당되므로 제 2 메모리수단(27)에 지정된다. 그러므로 각 워드에 최하위 바이트 ×××0, ×××4, ×××8, ×××C만을 판단하여 소정의 페이지영역내에서 상위바이트에 관계없이 교번하며 인터리브드 방식으로 제 1 메모리수단(26)에 제 2 메모리수단(27)을 액세스할 수 있다.

예를들면 제 3 도를 참조하여 30000번째 바이트부터 어드레스가 발생하면 최상위 바이트에 해당되는 3은 제 1 래치(24)에 일시적으로 래치되고 초기어드레스인 3000번째 바이트에 해당되는 어드레스가 카운터에 적재(load)되면서 카운트를 시작한다. 3000~3003바이트까지 카운트하여 초기액세스 기준보면 0번째 워드로서 제 1 메모리수단(26)을 액세스한다. 제 1 메모리수단(16)이 액세스하는 동안 3004~3007바이트를 카운트하여 1번째 워드로서 제 2 래치(25)에 일시적으로 래치된다. 제 1 메모리수단(26) 액세스가 끝다면 제 2 래치(25)에 래치됐던 1번째 워드가 제 2 메모리수단(27)을 액세스한다. 어드레스의 마지막까지 카운터(23)에서 어드레스를 증가시키면서 제 1 메모리수단(26)와 제 2 메모리수단(27)을 교번하여 액세스 동작을 하게 된다.

제 4 도는 초기액세스가 짝수번째 워드의 어드레스인 경우에 명령어를 액세스하는 타이밍도이다. 제4(a)도는 시스템 클럭이고, 제4(b)도는 명령어 요구(Instruction Request, IREQ)신호로써 명령어 액세스를 요청할때 사용된다. 즉 제4(b)도 신호가 액티브(Active)이면 액세스하고자 하는 어드레스가 어드레스 버스상에 나타난다. 제4(c)도신호는 명령어 버스트요구(Instruction Burst Request, IBREQ)신호로써 버스트모드 명령어 액세스를 요청할때 사용된다. 제4(d)도신호는 명령어 액세스(Instruction Access, IACC)신호이고, 제4(e)도신호는 명령어 버스트요구지연(Instruction Burst Request Delay, IBREQD)신호로써 명령어 버스트요구신호가 시스템 클럭의 상승영역에서 액티브하도록 지연시켜 주는 신호이다. 제4(f)도~제4(i)도신호는 상태머신(21)의 제어신호이고, 제4(j)도신호는 명령어 버스트 인식신호이고, 제4(k)도신호는 현재 액세스가 초기 액세스임을 나타내는 신호이다. 제4(l)도신호는 초기액세스시 하위어드레스를 카운터(23)에 적재(load)하게 하는 신호이고, 제4(m)도신호는 초기액세스시 상위어드레스를 제 1 래치(24)에 래치하게 하는 신호이고, 제4(n)도신호는 메모리선택신호로써 초기액세스가 끝나고 버스트모드액세스가 시작되면 토글(toggle)하게 된다. 즉, 버스트모드액세스시 CPU(10)의 두번째 어드레스버스를 디코딩하여 로우레벨에서는 제 1 메모리수단이 선택되고 하이레벨에서는 제 2 메모리수단이 선택되도록 제어하는 신호이다. 제4(o)도신호는 카운트신호이고, 제4(p)도신호는 카운터(23)에서 발생한 홀수번째 어드레스를 제 2 래치(25)에서 래치하게 하는 신호이고, 제4(q)도신호는 현재 액세스가 버스트액세스임을 알리는 신호이고 제4(r)도신호와 제4(s)도신호는 제 1 메모리수단과 제 2 메모리수단을 논리적으로 분류한 단위신호이고, 제4(t)도신호는 명령어 준비신호이고, 제4(u)도신호는 메모리버퍼(28,30)의 출력인에이블신호이다.

상술한 신호중에서 상태머신 제어신호인제4(f)도~제4(i)도신호와 제4(k)도신호는 하이레벨(High Level)에서 액티브이고 그 외의 신호들은 로우레벨(Low Level)에서 액티브동작을 한다.

다음, 상술한 동작내용의 신호처리관계는 제 2 도와 제 4 도를 결부시켜 설명하기로 한다.

CPU(10)에서 명령어를 제 1 메모리수단(26)과 제 2 메모리수단(27)에서 인출하고자 할때 CPU(10)는 제4(b)도의 신호를 액티브시키고, 어드레스를 어드레스버스상에 출력시킨다. 버스트 액세스이므로 제4(c)도의 신호를 액세스시킨다. 다음, 디코더(20)에서 어드레스를 디코딩하여 제4(d)도의 신호에 의해 명령어 액세스가 시작되었음을 알려준다. 제4(e)도의 신호는 제4(c)도의 신호가 시스템클럭(2)의 상승영역에서 액티브하도록 제4(c)도의 신호를 지연시킨다. 상태머신(21)은 상태머신 제어신호인 제4(f)도~제(i)도의 신호를 생성한다.

다음 제4(l)도의 신호가 액티브되면 카운터(23)는 CPU(10)의 하위어드레스를 래치시킨다. 제4(m)도의 신호는 CPU(10)의 상위어드레스를 제 1 래치(24)에 래치시킨다. 제4(n)도의 신호는 로우레벨상태이므로 제 1 메모리수단(26)이 선택되도록 내정되어 있고 제4(q)도의 신호에 의해 버스트모드가 시작됨을 알린다.

다음 제4(o)도의 신호가 카운트되면서 제 1 메모리수단(26)을 액세스하게 되는데 시스템 클럭(6)에서 초기액세스 동작이 일어난다. 초기액세스 동작기 전에 제4(p)도의 신호에 의해 홀수번째 워드에 해당되는 하위어드레스가 제 2 래치(25)에 일시적으로 래치한다. 그러면 초기액세스 동작이 완료되면 시스템 클럭(6)에서 카운트가 하강영역으로 떨어지면서 제 2 메모리수단(27)을 액세스한다. 제 4(t)도의 신호와 제4(u)도의 신호가 액티브상태이므로 명령어버퍼(28,30)를 통해 어드레싱된 영역의 명령어가 CPU(10)에 인가된다.

초기액세스시에는 시스템 클럭(2)에서 버스트모드 명령어 요구신호가 발생하여 시스템 클럭(6)에서 액세스 동작이 일어났으므로 4개의 시스템 클럭이 소요되지만 초기액세스가 끝난 버스트모드 액세스시에는 시스템 클럭(7)에서 제 2 메모리수단(27) 액세스 동작이 일어나고 액세스 클럭(8)에서 제 1 메모리수단(26) 액세스 동작이 일어나 연속적으로 한 시스템 클럭에 하나의 메모리 액세스 동작을 하게 된다. 즉, 한 시스템 클럭에 하나의 명령어 인출이 이루어진다.

상술한 바와 같이 본 발명은 컴퓨터 시스템의 메모리제어논리장치에 있어서, 메모리를 두개의 인터리브 방식으로 구성하고 한 시스템 클럭에 하나의 명령어를 인출할 수 있는 버스크 모드로 메모리를 액세스함으로써 액세스 속도가 느린 저가격의 메모리를 사용하면서도 고성능의 컴퓨터 시스템을 설계하고 제작할 수 있는 효과가 있다.

Claims

중앙처리장치(10)의 어드레스와 제어신호에 의해서 메모리내에 기록된 정보를 인출하기 위한 컴퓨터 시스템에 있어서, 짝수번째 워드에 해당되는 명령어나 데이타가 기록된 제 1 메모리수단(26) ; 홀수번째 워드에 해당되는 명령어나 데이타 기록된 제 2 메모리수단(27) ; 상기 중앙처리장치(10)의 어드레스를 각각 상위어드레스와 하위어드레스로 래치시키고, 소정의 페이지영역내에서 하위어드레스를 카운트하여 어드레스를 증가시키므로써 상기 제 1 메모리수단(26)과 상기 제 2 메모리수단(27)에 어드레스를 인가시키기 위한 어드레스버퍼수단(201) ; 상기 중앙처리장치(10)의 어드레스를 디코딩하고, 제어신호를 입력으로 받아 명령어나 데이타의 액세스신호에 따른 동작상태를 결정하고 상기 제 1 메모리수단(26)과 상기 제 2 메모리수단(27)과 상기 어드레스버퍼수단(201)을 제어하기 위한 제어논리부(200)을 포함함을 특징으로 하는 메모리제어논리장치.
제 1 항에 있어서, 상기 제 1 메모리수단(26)과 상기 제 2 메모리수단(27)은 인터리브드방식으로 구성되어, 각각 명령어나 데이타를 상기 중앙처리장치(10)로 출력됨을 특징으로 하는 메모리제어논리장치.
제 1 항에 있어서, 상기 어드레스버퍼수단(201)은 상기 중앙처리장치(10)으로부터 공급되는 하위어드레스를 적재(load)하여 매액세스시 어드레스를 증가시키기 위한 카운터(23)와, 상기 중앙처리장치(10)로부터 공급되는 상위어드레스를 래치하기 위한 제 1 래치(24)와, 상기 카운터(23)에 적재되는 하위어드레스중 홀수번째 워드에 해당되는 하위어드레스를 래치하기 위한 제 2 래치(25)로 구성됨을 특징으로 하는 메모리제어논리장치.
제 1 항에 있어서, 상기 제어논리부(200)는 상기 중앙처리장치(10)로부터 공급되는 어드레스와 제어신호를 디코딩하기 위한 디코더(20)와, 상기 디코더에서 출력되는 액세스신호에 따른 동작상태를 결정하는 상태머신(21)과 상기 제 1 메모리수단(26)과 제 2 메모리수단(27)과 상기 어드레스 버퍼(201)를 제어하기 위한 제어신호발생기(22)로 구성됨을 특징으로 하는 메모리제어논리장치.
제 4 항에 있어서, 상기 중앙처리장치(10)로부터 공급되는 하위어드레스를 적재(load)하여 매 액세스시 어드레스를 증가시키기 위한 카운터(23)와, 상기 중앙처리장치(10)로부터 공급되는 상위어드레스를 래치하기 위한 제 1 래치(24)와, 상기 카운터(23)에 적재되는 하위어드레스중 홀수번째 워드에 해당되는 하위어드레스를 래치하기 위한 제 2 래치(25)로 구성됨을 특징으로 하는 메모리제어논리장치.
제 4 항에 있어서, 상기 제어신호발생기(22)는 명령어 액세스를 위한 명령어제어 프로그램 가능 어레이논리(PAL)와, 데이타 액세스를 위한 데이타 제어 프로그램 가능 어레이논리(PAL)와, 하위어드레스를 제어하기 위한 하위어드레스 제어 프로그램 가능 어레이논리(PAL)로 구성됨을 특징으로 하는 메모리제어논리장치.
인터리브드방식으로 구성된 복수개의 메모리에 대하여 한 시스템 클럭에 하나의 명령어나 데이타들 인출할 수 있는 버스트모드로 제어하기 위한 메모리제어논리장치에 있어서, 상위어드레스와 하위어드레스를 래치시키고, 소정의 페이지 영역내에서 하위어드레스를 카운트하여 어드레스를 증가시킴으로써 상기 수개의 메모리에 어드레스를 인가하기 위한 어드레스버퍼수단 ; 상기 복수개의 메모리선택과 상기 어드레스버퍼수단을 제어하기 위한 제어논리부를 포함함을 특징으로 하는 메모리제어논리장치.
제 7 항에 있어서, 상기 어드레스버퍼수단은 상위어드레스를 래치시키기 위한 래치수단과 하위어드레스를 래치시키고 카운트하기 위한 카운터수단과 턴워드에 해당되는 하위어드레스가 하나의 메모리에 인가되는 동안 다음번의 워드에 해당되는 하위어드레스를 래치시키기 위한 래치수단으로 구성됨을 특징으로 하는 메모리제어논리장치.
제 8 항에 있어서, 상기 제어논리는 프로그램 가능 어레이논리(PAL)로 구성됨을 특징으로 하는 메모리제어논리장치.