JP2812154B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に指定された列(または行)のデータを連続して読出
しできる手段を備えた半導体記憶装置に関する。
特に指定された列(または行)のデータを連続して読出
しできる手段を備えた半導体記憶装置に関する。
【0002】
【従来の技術】従来のこの種の半導体記憶装置の極めて
一般的な例を図5に示す。
一般的な例を図5に示す。
【0003】この半導体記憶装置は、行,列マトリクス
状に配置された複数のメモリセルMCを備え選択された
列の各メモリセルの記憶データを読出すメモリセル・マ
トリクス1bと、列アドレス信号A0〜Anによりメモ
リセル・マトリクス1bの所定の列を選択する列デコー
ダ2bと、行アドレス信号B0〜Bmに従って行選択信
号を発生する行デコーダと、メモリセル・マトリクス1
bの各行とそれぞれ対応して設けられた複数のセンス増
幅器を備えメモリセル・マトリクス1bから読出された
一列分のデータをそれぞれ増幅して出力しかつこれら増
幅されたデータの一つを上記の行選択信号により選択す
るセンス増幅・行選択回路4と、メモリセル・マトリク
ス1bの各行とそれぞれ対応して設けられた複数のレジ
スタを順次縦続接続し転送された前記センス増幅・行選
択回路4の各行と対応する出力データをそれぞれ対応す
るレジスタに取込みクロック信号SCに従って順次後段
側へシフトして所定のレジスタから順次出力するシフト
レジスタ6aと、センス増幅・行選択回路4の各行と対
応する出力データを転送制御信号TGに従ってシフトレ
ジスタ6aに転送するデータ転送回路5と、切換信号S
Wに従って、RAMモードのときはセンス増幅・行選択
回路4の行選択信号により選択されたデータを、シリア
ルモードのときはシフトレジスタ6aからのデータをそ
れぞれ選択して出力する入出力切換回路8と、書込み制
御信号WEがインアクティブレベルのとき入出力切換回
路8からのデータを外部へ出力(OUT)する入出力バ
ッファ回路9とを有する構成となっている。なお、この
半導体記憶装置は、書込み制御信号WEをアクティブレ
ベルとすることにより、上述したデータの読出しの径路
とは逆の径路で、入力されたデータ(IN)をメモリセ
ル・マトリクス1bの所定のメモリセルに書込むことが
できる。
状に配置された複数のメモリセルMCを備え選択された
列の各メモリセルの記憶データを読出すメモリセル・マ
トリクス1bと、列アドレス信号A0〜Anによりメモ
リセル・マトリクス1bの所定の列を選択する列デコー
ダ2bと、行アドレス信号B0〜Bmに従って行選択信
号を発生する行デコーダと、メモリセル・マトリクス1
bの各行とそれぞれ対応して設けられた複数のセンス増
幅器を備えメモリセル・マトリクス1bから読出された
一列分のデータをそれぞれ増幅して出力しかつこれら増
幅されたデータの一つを上記の行選択信号により選択す
るセンス増幅・行選択回路4と、メモリセル・マトリク
ス1bの各行とそれぞれ対応して設けられた複数のレジ
スタを順次縦続接続し転送された前記センス増幅・行選
択回路4の各行と対応する出力データをそれぞれ対応す
るレジスタに取込みクロック信号SCに従って順次後段
側へシフトして所定のレジスタから順次出力するシフト
レジスタ6aと、センス増幅・行選択回路4の各行と対
応する出力データを転送制御信号TGに従ってシフトレ
ジスタ6aに転送するデータ転送回路5と、切換信号S
Wに従って、RAMモードのときはセンス増幅・行選択
回路4の行選択信号により選択されたデータを、シリア
ルモードのときはシフトレジスタ6aからのデータをそ
れぞれ選択して出力する入出力切換回路8と、書込み制
御信号WEがインアクティブレベルのとき入出力切換回
路8からのデータを外部へ出力(OUT)する入出力バ
ッファ回路9とを有する構成となっている。なお、この
半導体記憶装置は、書込み制御信号WEをアクティブレ
ベルとすることにより、上述したデータの読出しの径路
とは逆の径路で、入力されたデータ(IN)をメモリセ
ル・マトリクス1bの所定のメモリセルに書込むことが
できる。
【0004】次に、この半導体記憶装置のシリアルモー
ドの動作について説明する。
ドの動作について説明する。
【0005】まず、メモリセル・マトリクス1bのアド
レス信号A0〜Anによって選択された一列分のデータ
が読出されてセンス増幅・行選択回路4で増幅され、デ
ータ転送回路5によって転送制御信号TGのアクティブ
レベルのタイミングでシフトレジスタ6aの各レジスタ
に転送される。シフトレジスタ6aは転送されたデータ
を各レジスタにそれぞれ取込んだ後、これらデータをク
ロック信号SCに同期して順次後段側へシフトさせる。
そして最後段のレジスタからビットシリアルにデータが
出力され、入出力切換回路8及び入力バッファ回路9を
通して外部へ出力される。
レス信号A0〜Anによって選択された一列分のデータ
が読出されてセンス増幅・行選択回路4で増幅され、デ
ータ転送回路5によって転送制御信号TGのアクティブ
レベルのタイミングでシフトレジスタ6aの各レジスタ
に転送される。シフトレジスタ6aは転送されたデータ
を各レジスタにそれぞれ取込んだ後、これらデータをク
ロック信号SCに同期して順次後段側へシフトさせる。
そして最後段のレジスタからビットシリアルにデータが
出力され、入出力切換回路8及び入力バッファ回路9を
通して外部へ出力される。
【0006】図6はこの半導体記憶装置のメモリセル・
マトリクス1bから読出されたデータがシフトレジスタ
6aからビットシリアルに読出される様子を説明するた
めの、4行,4列の場合の回路図である。
マトリクス1bから読出されたデータがシフトレジスタ
6aからビットシリアルに読出される様子を説明するた
めの、4行,4列の場合の回路図である。
【0007】列デコーダ2bにより、メモリセル・マト
リクス1bのメモリセルMC1〜MC4のデータが読出
され、シフトレジスタ6aの各レジスタRG1〜RG4
それぞれに対応データが転送され取り込まれたとする。
レジスタRG1の保持データ(MC1のデータ)はクロ
ック信号SCの一発目のパルスで出力(OUT)され、
以下、クロック信号SCが1パルス入力されるごとにレ
ジスタRG2〜RG4のデータがRG1〜RG3にシフ
トされ、レジスタRG1からメモリセルMC2,MC
3,M4のデータが順次出力(OUT)される。
リクス1bのメモリセルMC1〜MC4のデータが読出
され、シフトレジスタ6aの各レジスタRG1〜RG4
それぞれに対応データが転送され取り込まれたとする。
レジスタRG1の保持データ(MC1のデータ)はクロ
ック信号SCの一発目のパルスで出力(OUT)され、
以下、クロック信号SCが1パルス入力されるごとにレ
ジスタRG2〜RG4のデータがRG1〜RG3にシフ
トされ、レジスタRG1からメモリセルMC2,MC
3,M4のデータが順次出力(OUT)される。
【0008】この半導体記憶装置において、一列Mビッ
トのデータを読出すのに要する時間Trは、メモリセル
・マトリクス1bから読出されセンス増幅・行選択回路
4により増幅されるまでの時間をTra、センス増幅・
行選択回路4からシフトレジスタ6aまでの転送時間を
Tt、シフトレジスタ6aへのクロック信号SCの周期
をTsとすると、 Tr=Tra+Tt+M・Ts となる。また、連続N列のデータを読出す場合には(読
出時間Tr(N))、シフトレジスタ6aにより一列分
のデータのシリアル出力を行っている間に、メモリセル
・マトリクス1bから次の一列分のデータを読出しセン
ス増幅・行選択回路4で増幅しておくことができるの
で、 Tr(N)=Tra+N・(Tt+M・Ts) となる。
トのデータを読出すのに要する時間Trは、メモリセル
・マトリクス1bから読出されセンス増幅・行選択回路
4により増幅されるまでの時間をTra、センス増幅・
行選択回路4からシフトレジスタ6aまでの転送時間を
Tt、シフトレジスタ6aへのクロック信号SCの周期
をTsとすると、 Tr=Tra+Tt+M・Ts となる。また、連続N列のデータを読出す場合には(読
出時間Tr(N))、シフトレジスタ6aにより一列分
のデータのシリアル出力を行っている間に、メモリセル
・マトリクス1bから次の一列分のデータを読出しセン
ス増幅・行選択回路4で増幅しておくことができるの
で、 Tr(N)=Tra+N・(Tt+M・Ts) となる。
【0009】この場合、センス増幅・行選択回路4から
シフトレジスタ6aにデータを転送している間(時間T
t)はシフトレジスタ6aによるデータの出力は行えな
いので、Mビット×N列のデータを切れ目なく出力する
ことはできない。この欠点を解消するため、シフトレジ
スタを2列設けてこれらシフトレジスタのデータを交互
に出力する構成の半導体記憶装置が考えられた(例え
ば、特公平3−61276号公報参照)。シフトレジス
タを2列設けた半導体記憶装置の例を図7に示す。
シフトレジスタ6aにデータを転送している間(時間T
t)はシフトレジスタ6aによるデータの出力は行えな
いので、Mビット×N列のデータを切れ目なく出力する
ことはできない。この欠点を解消するため、シフトレジ
スタを2列設けてこれらシフトレジスタのデータを交互
に出力する構成の半導体記憶装置が考えられた(例え
ば、特公平3−61276号公報参照)。シフトレジス
タを2列設けた半導体記憶装置の例を図7に示す。
【0010】この半導体記憶装置(第2の例)では、2
列のシフトレジスタ6a,6bが設けられ、一方のシフ
トレジスタ(例えば6a)がデータの出力を行っている
間に他方のシフトレジスタ(6b)へのデータ転送が行
なわれる。従って、一方のシフトレジスタ(6a)の一
列分のデータ出力が終ると直ちに他方のシフトレジスタ
(6b)による次の一列分のデータ出力を行うことがで
き、Mビット×N列のデータを切れ目なく出力すること
ができる。
列のシフトレジスタ6a,6bが設けられ、一方のシフ
トレジスタ(例えば6a)がデータの出力を行っている
間に他方のシフトレジスタ(6b)へのデータ転送が行
なわれる。従って、一方のシフトレジスタ(6a)の一
列分のデータ出力が終ると直ちに他方のシフトレジスタ
(6b)による次の一列分のデータ出力を行うことがで
き、Mビット×N列のデータを切れ目なく出力すること
ができる。
【0011】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、共にシフトレジスタ6a,6bの最後段
(図6のRG1相当)からデータを出力する構成となっ
ているので、必要とするデータが読出された一列のデー
タのうちの途中から始まるような場合、その所望のデー
タがシフトレジスタの最後段にシフトされるまでの時間
が無駄となり高速性が失なわれるという欠点があり、ま
た、常に一列の読み書きの開始点に必要とするデータの
開始点を一致させようとすると、メモリの使用効率が低
下すると共に、システムのプログラミングや周辺ハード
ウェアに大きな制約と負担をかけるという問題点があっ
た。
記憶装置は、共にシフトレジスタ6a,6bの最後段
(図6のRG1相当)からデータを出力する構成となっ
ているので、必要とするデータが読出された一列のデー
タのうちの途中から始まるような場合、その所望のデー
タがシフトレジスタの最後段にシフトされるまでの時間
が無駄となり高速性が失なわれるという欠点があり、ま
た、常に一列の読み書きの開始点に必要とするデータの
開始点を一致させようとすると、メモリの使用効率が低
下すると共に、システムのプログラミングや周辺ハード
ウェアに大きな制約と負担をかけるという問題点があっ
た。
【0012】本発明の目的は、高速性を保つと共にメモ
リの使用効率を上げることができ、システムのプログラ
ミングや周辺ハードウェアに対する制約や負担を軽減す
ることができる半導体記憶装置を提供することにある。
リの使用効率を上げることができ、システムのプログラ
ミングや周辺ハードウェアに対する制約や負担を軽減す
ることができる半導体記憶装置を提供することにある。
【0013】
【課題を解決するための手段】本発明の半導体記憶装置
は、行,列マトリクス状に配置された複数のメモリセル
の各列(または行)を行(列)単位で複数グループにそ
れぞれ分割しこれら各グループに分割された列(行)か
らそれぞれ成る複数のメモリブロックを備えこれら複数
のメモリブロックそれぞれの選択された列(行)の各メ
モリセルの記憶データを読出すメモリセル・マトリクス
と、列(行)アドレス信号と行(列)アドレス信号の所
定のビットとにより前記メモリセル・マトリクスの各メ
モリブロックの所定の列(行)を選択する列(行)デコ
ーダと、前記メモリセル・マトリクスの複数のメモリブ
ロックそれぞれの一列(行)の各メモリセルとそれぞれ
対応して設けられた複数のレジスタをリング状に順次縦
続接続し前記メモリセル・マトリクスから読出されたデ
ータを対応する前記レジスタに取込みクロック信号に従
って順次後段側へシフトすると共にこれら複数のレジス
タそれぞれからその保持データを出力する循環型のシフ
トレジスタと、行(列)アドレス信号に従って前記シフ
トレジスタの複数のレジスタのうちの1つを選択してそ
の出力データを順次出力する行(列)選択回路とを有し
ている。また、複数のメモリブロックが第1番から第N
番までのメモリブロックで構成されてデータの読出し順
が前記第1番から第N番への方向であり、列(行)デコ
ーダを、行(列)アドレス信号により選択されたレジス
タと対応するメモリセルを含むメモリブロックから第N
番のメモリブロックまでは列(行)アドレス信号の指定
する列(行)を、第1番から前記行(列)アドレス信号
により選択されたレジスタと対応するメモリセルを含む
メモリブロックの1番前のメモリブロックまでは前記列
(行)アドレス信号の指定する列(行)の次の列(行)
を選択するようにした構成を有している。
は、行,列マトリクス状に配置された複数のメモリセル
の各列(または行)を行(列)単位で複数グループにそ
れぞれ分割しこれら各グループに分割された列(行)か
らそれぞれ成る複数のメモリブロックを備えこれら複数
のメモリブロックそれぞれの選択された列(行)の各メ
モリセルの記憶データを読出すメモリセル・マトリクス
と、列(行)アドレス信号と行(列)アドレス信号の所
定のビットとにより前記メモリセル・マトリクスの各メ
モリブロックの所定の列(行)を選択する列(行)デコ
ーダと、前記メモリセル・マトリクスの複数のメモリブ
ロックそれぞれの一列(行)の各メモリセルとそれぞれ
対応して設けられた複数のレジスタをリング状に順次縦
続接続し前記メモリセル・マトリクスから読出されたデ
ータを対応する前記レジスタに取込みクロック信号に従
って順次後段側へシフトすると共にこれら複数のレジス
タそれぞれからその保持データを出力する循環型のシフ
トレジスタと、行(列)アドレス信号に従って前記シフ
トレジスタの複数のレジスタのうちの1つを選択してそ
の出力データを順次出力する行(列)選択回路とを有し
ている。また、複数のメモリブロックが第1番から第N
番までのメモリブロックで構成されてデータの読出し順
が前記第1番から第N番への方向であり、列(行)デコ
ーダを、行(列)アドレス信号により選択されたレジス
タと対応するメモリセルを含むメモリブロックから第N
番のメモリブロックまでは列(行)アドレス信号の指定
する列(行)を、第1番から前記行(列)アドレス信号
により選択されたレジスタと対応するメモリセルを含む
メモリブロックの1番前のメモリブロックまでは前記列
(行)アドレス信号の指定する列(行)の次の列(行)
を選択するようにした構成を有している。
【0014】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0015】図1は本発明の第1の実施例を示すブロッ
ク図である。
ク図である。
【0016】この実施例が図5に示された従来の半導体
記憶装置と相違する点は、メモリセル・マトリクス1
を、行,列マトリクス状に配置された複数のメモリセル
MCの各列を所定数ずつの複数(この実施例では
“2”)グループに分割しこれら分割された列から成る
複数(2つ)のメモリブロック11,12を備えこれら
メモリブロックそれぞれの選択された列の各メモリセル
の記憶データを読出す構成とし、シフトレジスタ6を循
環型のシフトレジスタとし、このシフトレジスタ6の複
数のレジスタのうちの1つを行アドレス信号B0〜Bm
により選択しこの選択されたレジスタからデータを読出
し入出力切換回路8に伝達する行選択回路7を設け、列
デコーダ2を、列アドレス信号A0〜Anと行アドレス
信号B0〜Bmのうちの所定のビットBmとにより、行
アドレス信号B0〜Bmにより選択されたシフトレジス
タ6のレジスタと対応するメモリセルMCを含むメモリ
ブロック(11,12)から読出し方向に対しその後方
となるメモリブロックまでは列アドレス信号A0〜An
の指定する列を、読出し方向に対し上記レジスタと対応
するメモリセルMCを含むメモリブロックの前方となる
メモリブロックでは列アドレス信号A0〜Anの指定列
の次の列を選択するようにした点にある。なお、データ
の書込みは、データの読出し径路とは逆の径路で行なわ
れる構成となっている。
記憶装置と相違する点は、メモリセル・マトリクス1
を、行,列マトリクス状に配置された複数のメモリセル
MCの各列を所定数ずつの複数(この実施例では
“2”)グループに分割しこれら分割された列から成る
複数(2つ)のメモリブロック11,12を備えこれら
メモリブロックそれぞれの選択された列の各メモリセル
の記憶データを読出す構成とし、シフトレジスタ6を循
環型のシフトレジスタとし、このシフトレジスタ6の複
数のレジスタのうちの1つを行アドレス信号B0〜Bm
により選択しこの選択されたレジスタからデータを読出
し入出力切換回路8に伝達する行選択回路7を設け、列
デコーダ2を、列アドレス信号A0〜Anと行アドレス
信号B0〜Bmのうちの所定のビットBmとにより、行
アドレス信号B0〜Bmにより選択されたシフトレジス
タ6のレジスタと対応するメモリセルMCを含むメモリ
ブロック(11,12)から読出し方向に対しその後方
となるメモリブロックまでは列アドレス信号A0〜An
の指定する列を、読出し方向に対し上記レジスタと対応
するメモリセルMCを含むメモリブロックの前方となる
メモリブロックでは列アドレス信号A0〜Anの指定列
の次の列を選択するようにした点にある。なお、データ
の書込みは、データの読出し径路とは逆の径路で行なわ
れる構成となっている。
【0017】次にこの実施例のシリアルモードの動作に
ついて説明する。
ついて説明する。
【0018】行アドレス信号Bmが“1”であり行選択
回路7はメモリブロック12内のメモリセルMCと対応
するシフトレジスタ6のレジスタを選択したとする。列
デコーダ2は、行アドレス信号Bmが“1”であるの
で、メモリブロック12に対しては列アドレス信号A0
〜Anで指定された列を選択し、メモリブロック11に
対しては列アドレス信号A0〜Anで指定された列の次
の列を選択する。これらメモリブロック11,12の選
択された列のデータはセンス増幅・行選択回路4及びデ
ータ転送回路5を通してシフトレジスタ6の各レジスタ
に転送され取り込まれる。行選択回路7は、行アドレス
信号B0〜Bmにより、シフトレジスタ6の読出し開始
点(メモリブロック12側と対応)のレジスタを選択し
て入出力切換回路8と接続している。シフトレジスタ6
は循環型となっているので、シフトレジスタ6に取込ま
れたデータが上記の選択されたレジスタを通してビット
シリアルに出力される。
回路7はメモリブロック12内のメモリセルMCと対応
するシフトレジスタ6のレジスタを選択したとする。列
デコーダ2は、行アドレス信号Bmが“1”であるの
で、メモリブロック12に対しては列アドレス信号A0
〜Anで指定された列を選択し、メモリブロック11に
対しては列アドレス信号A0〜Anで指定された列の次
の列を選択する。これらメモリブロック11,12の選
択された列のデータはセンス増幅・行選択回路4及びデ
ータ転送回路5を通してシフトレジスタ6の各レジスタ
に転送され取り込まれる。行選択回路7は、行アドレス
信号B0〜Bmにより、シフトレジスタ6の読出し開始
点(メモリブロック12側と対応)のレジスタを選択し
て入出力切換回路8と接続している。シフトレジスタ6
は循環型となっているので、シフトレジスタ6に取込ま
れたデータが上記の選択されたレジスタを通してビット
シリアルに出力される。
【0019】図2はこの実施例のメモリセル・マトリク
ス1から読出されたデータがシフトレジスタ6からビッ
トシリアルに出力される様子を説明するための4行,4
列の場合の回路図である。
ス1から読出されたデータがシフトレジスタ6からビッ
トシリアルに出力される様子を説明するための4行,4
列の場合の回路図である。
【0020】行アドレス信号B0,B1が(0,1)で
あるとすると、この行アドレス信号によりシフトレジス
タ6のレジスタRG3が選択される。また列アドレス信
号A0,A1はメモリセルMC1〜MC4の列を指定す
るものとする。
あるとすると、この行アドレス信号によりシフトレジス
タ6のレジスタRG3が選択される。また列アドレス信
号A0,A1はメモリセルMC1〜MC4の列を指定す
るものとする。
【0021】列デコーダ2は、行アドレス信号B1が
“1”であるので、メモリブロック12に対し、列アド
レス信号A0,A1の指定する列のメモリセルMC3,
MC4を選択する。また、メモリブロック11に対して
は、次の列のメモリセルMC5,MC6が選択される。
これらメモリセルMC3〜MC6のデータはシフトレジ
スタ6のレジスタRG3,RG4,RG1,RG2に取
込まれ、クロック信号SCに同期して、この順で順序選
択されたレジスタRG3を通して出力される。
“1”であるので、メモリブロック12に対し、列アド
レス信号A0,A1の指定する列のメモリセルMC3,
MC4を選択する。また、メモリブロック11に対して
は、次の列のメモリセルMC5,MC6が選択される。
これらメモリセルMC3〜MC6のデータはシフトレジ
スタ6のレジスタRG3,RG4,RG1,RG2に取
込まれ、クロック信号SCに同期して、この順で順序選
択されたレジスタRG3を通して出力される。
【0022】従って、必要とするデータが一列の途中か
ら始まるような場合でも、従来例のように所望のデータ
をシフトレジスタの最後段までシフトした後取り出すと
いうことをしなくて済むので、高速性が失なわれること
はない。また、必要とするデータの開始点を一列の任意
の点に設定できるので、メモリの使用効率を上げること
ができ、またシステムのプログラミングや周辺ハードウ
ェアに対する制約や負担を軽減することができる。
ら始まるような場合でも、従来例のように所望のデータ
をシフトレジスタの最後段までシフトした後取り出すと
いうことをしなくて済むので、高速性が失なわれること
はない。また、必要とするデータの開始点を一列の任意
の点に設定できるので、メモリの使用効率を上げること
ができ、またシステムのプログラミングや周辺ハードウ
ェアに対する制約や負担を軽減することができる。
【0023】図3は本発明の第2の実施例を示すブロッ
ク図である。
ク図である。
【0024】この実施例はメモリセル・マトリクス1a
が3つのメモリブロック11a,12a,13から構成
された例である。メモリブロックが3つとなっているの
で、これらメモリブロックの列アドレス信号A0〜An
の指定列か次の列かを決定するため行アドレス信号の2
ビットB(m−1),Bmを使用している。
が3つのメモリブロック11a,12a,13から構成
された例である。メモリブロックが3つとなっているの
で、これらメモリブロックの列アドレス信号A0〜An
の指定列か次の列かを決定するため行アドレス信号の2
ビットB(m−1),Bmを使用している。
【0025】図4はこの実施例のメモリセル・マトリク
ス1aから読出されたデータがシフトレジスタ6からビ
ットシリアルに出力される様子を説明するための6行,
4列の場合の回路図である。
ス1aから読出されたデータがシフトレジスタ6からビ
ットシリアルに出力される様子を説明するための6行,
4列の場合の回路図である。
【0026】例えば、列アドレス信号A0,A1が
(0,0)(MC1の列を指定)、行アドレス信号B0
〜B2が(0,1,0)((0,0,0)のときMC1
の行を選択)であったとする。
(0,0)(MC1の列を指定)、行アドレス信号B0
〜B2が(0,1,0)((0,0,0)のときMC1
の行を選択)であったとする。
【0027】行選択回路7は行アドレス信号B0〜B2
に従ってシフトレジスタ6のレジスタRG3を選択す
る。また、列デコーダ2aは行アドレス信号B1,B2
が(1,0)であることからメモリブロック12a内の
メモリセルと対応するレジスタが選択されたことを判断
し、メモリブロック12a,13のメモリセルMC3〜
MC6を選択し、メモリブロック11aに対しては次の
列のメモリセルMC7,MC8を選択する。
に従ってシフトレジスタ6のレジスタRG3を選択す
る。また、列デコーダ2aは行アドレス信号B1,B2
が(1,0)であることからメモリブロック12a内の
メモリセルと対応するレジスタが選択されたことを判断
し、メモリブロック12a,13のメモリセルMC3〜
MC6を選択し、メモリブロック11aに対しては次の
列のメモリセルMC7,MC8を選択する。
【0028】そしてこれらの選択されたメモリセルMC
3〜MC8のデータはシフトレジスタ6のレジスタRG
3〜RG6,RG1,RG2にそれぞれ対応して取り込
まれ、レジスタRG3を通して、クロック信号SCに同
期してこの順にビットシリアルに出力される。
3〜MC8のデータはシフトレジスタ6のレジスタRG
3〜RG6,RG1,RG2にそれぞれ対応して取り込
まれ、レジスタRG3を通して、クロック信号SCに同
期してこの順にビットシリアルに出力される。
【0029】その他の基本的動作及び効果は第1の実施
例と同様である。
例と同様である。
【0030】これら実施例は、図5に示された半導体記
憶装置に本発明を適用したものであるが、図7に示され
た半導体記憶装置にも本発明を適用することができる。
この場合、2列のシフトレジスタ6a,6bに対しそれ
ぞれ行選択回路を設ける必要がある。また、これら実施
例において、行と列とを入れ換えることもできる。
憶装置に本発明を適用したものであるが、図7に示され
た半導体記憶装置にも本発明を適用することができる。
この場合、2列のシフトレジスタ6a,6bに対しそれ
ぞれ行選択回路を設ける必要がある。また、これら実施
例において、行と列とを入れ換えることもできる。
【0031】
【発明の効果】以上説明したように本発明は、メモリセ
ル・マトリクスを列方向に複数のメモリブロックに分割
し、シフトレジスタを循環型としてこのシフトレジスタ
のレジスタの1つを選択する行選択回路を設け、列デコ
ーダを、列アドレス信号と行アドレス信号の所定のビッ
トとにより、選択されたレジスタと対応するメモリセル
を含むメモリブロックと読出し方向に対しこのメモリセ
ルブロックの後方となるメモリブロックは列アドレス信
号の指定する列を、このメモリブロックより前方となる
メモリブロックは列アドレス信号の指定する列の次の列
を選択する回路とすることにより、必要とするデータの
先頭データのレジスタを選択して直ちに出力することが
できるので高速性を保つことができ、また、必要とする
データの先頭データを一列の任意の点に設定できるの
で、メモリの使用効率を上げることができ、かつシステ
ムのプログラミングや周辺ハードウェアに対する制約や
負担を軽減することができる効果がある。
ル・マトリクスを列方向に複数のメモリブロックに分割
し、シフトレジスタを循環型としてこのシフトレジスタ
のレジスタの1つを選択する行選択回路を設け、列デコ
ーダを、列アドレス信号と行アドレス信号の所定のビッ
トとにより、選択されたレジスタと対応するメモリセル
を含むメモリブロックと読出し方向に対しこのメモリセ
ルブロックの後方となるメモリブロックは列アドレス信
号の指定する列を、このメモリブロックより前方となる
メモリブロックは列アドレス信号の指定する列の次の列
を選択する回路とすることにより、必要とするデータの
先頭データのレジスタを選択して直ちに出力することが
できるので高速性を保つことができ、また、必要とする
データの先頭データを一列の任意の点に設定できるの
で、メモリの使用効率を上げることができ、かつシステ
ムのプログラミングや周辺ハードウェアに対する制約や
負担を軽減することができる効果がある。
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】図1に示された実施例のメモリセル・マトリク
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための4行,4列の
場合の回路図である。
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための4行,4列の
場合の回路図である。
【図3】本発明の第2の実施例を示すブロック図であ
る。
る。
【図4】図3に示された実施例のメモリセル・マトリク
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための6行,4列の
場合の回路図である。
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための6行,4列の
場合の回路図である。
【図5】従来の半導体記憶装置の第1の例のブロック図
である。
である。
【図6】図5に示された半導体記憶装置のメモリセル・
マトリクスから読出されたデータがシフトレジスタから
ビットシリアルに出力される様子を説明するための4
行,4列の場合の回路図である。
マトリクスから読出されたデータがシフトレジスタから
ビットシリアルに出力される様子を説明するための4
行,4列の場合の回路図である。
【図7】従来の半導体記憶装置の第2の例のブロック図
である。
である。
1,1a,1b メモリセル・マトリクス 2,2a,2b 列デコーダ 3 行デコーダ 4 センス増幅・行選択回路 5 データ転送回路 6,6a,6b シフトレジスタ 7 行選択回路 8,8a 入出力切換回路 9 入出力バッファ回路 MC,MC1〜MC24 メモリセル RG1〜RG6 レジスタ
Claims (3)
- 【請求項1】 行,列マトリクス状に配置された複数の
メモリセルの各列(または行)を行(列)単位で複数グ
ループにそれぞれ分割しこれら各グループに分割された
列(行)からそれぞれ成る複数のメモリブロックを備え
これら複数のメモリブロックそれぞれの選択された列
(行)の各メモリセルの記憶データを読出すメモリセル
・マトリクスと、列(行)アドレス信号と行(列)アド
レス信号の所定のビットとにより前記メモリセル・マト
リクスの各メモリブロックの所定の列(行)を選択する
列(行)デコーダと、前記メモリセル・マトリクスの複
数のメモリブロックそれぞれの一列(行)の各メモリセ
ルとそれぞれ対応して設けられた複数のレジスタをリン
グ状に順次縦続接続し前記メモリセル・マトリクスから
読出されたデータを対応する前記レジスタに取込みクロ
ック信号に従って順次後段側へシフトすると共にこれら
複数のレジスタそれぞれからその保持データを出力する
循環型のシフトレジスタと、行(列)アドレス信号に従
って前記シフトレジスタの複数のレジスタのうちの1つ
を選択してその出力データを順次出力する行(列)選択
回路とを有することを特徴とする半導体記憶装置。 - 【請求項2】 複数のメモリブロックが第1番から第N
番までのメモリブロックで構成されてデータの読出し順
が前記第1番から第N番への方向であり、列(行)デコ
ーダを、行(列)アドレス信号により選択されたレジス
タと対応するメモリセルを含むメモリブロックから第N
番のメモリブロックまでは列(行)アドレス信号の指定
する列(行)を、第1番から前記行(列)アドレス信号
により選択されたレジスタと対応するメモリセルを含む
メモリブロックの1番前のメモリブロックまでは前記列
(行)アドレス信号の指定する列(行)の次の列(行)
を選択するようにした請求項1記載の半導体記憶装置。 - 【請求項3】 メモリセル・マトリクスの各メモリブロ
ックのメモリセルから読出されたデータが行(列)選択
信号から出力される径路とは逆の径路で、入力されたデ
ータを前記メモリセル・マトリクスの各メモリブロック
のメモリセルに書込むようにした請求項1記載の半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5184292A JP2812154B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5184292A JP2812154B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745065A JPH0745065A (ja) | 1995-02-14 |
JP2812154B2 true JP2812154B2 (ja) | 1998-10-22 |
Family
ID=16150782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5184292A Expired - Fee Related JP2812154B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2812154B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3431740B2 (ja) * | 1995-11-13 | 2003-07-28 | シャープ株式会社 | 半導体記憶装置 |
JPH11203860A (ja) * | 1998-01-07 | 1999-07-30 | Nec Corp | 半導体記憶装置 |
JP4671512B2 (ja) * | 2001-02-01 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体メモリ |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63225995A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
JP3154506B2 (ja) * | 1991-05-10 | 2001-04-09 | 株式会社日立製作所 | 半導体装置 |
-
1993
- 1993-07-27 JP JP5184292A patent/JP2812154B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0745065A (ja) | 1995-02-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980707 |
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